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技術 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置

出願人 シャープ株式会社
発明者 広兼順司
出願日 2003年3月3日 (17年8ヶ月経過) 出願番号 2003-056328
公開日 2004年9月24日 (16年1ヶ月経過) 公開番号 2004-266166
状態 特許登録済
技術分野 リードオンリーメモリ(EAROMを除く) デジタルマーク記録担体 リードオンリーメモリ ICの設計・製造(配線設計等) 半導体メモリ
主要キーワード 表面汚染層 カード状基板 選択的エッチング除去 直線帯状 ヒューズ型 接続幅 素材選択 マスキングプロセス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2004年9月24日)のものです。
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図面 (20)

課題

素子の設計に大きな自由度を有し、大容量化が可能な不揮発性記憶素子を提供する。また、この不揮発性記憶素子を用いた利便性に優れた不揮発性記憶回路不揮発性記憶カード、及びそれらを用いた記憶再生装置を提供する。

解決手段

本発明の不揮発性記憶素子は、絶縁膜4を間に挟んで絶縁された第1導電体3と第2導電体5とを有し、第1導電体3と第2導電体5とが、第1導電体3と第2導電体5との間に形成された電位差によって溶断される第3導電体6により電気的に接続されている。従って、不揮発性記憶素子の集積密度を増大させることができ、不揮発性記憶素子の大容量化を図れる。さらに、第1導電体3及び第2導電体5と、第3導電体6とを、異なる幅、厚さ及び材料で形成することで、不揮発性記憶素子の記録動作の安定化及び低消費電力化が可能となる。

概要

背景

従来の不揮発性記憶素子として、例えば図23に示すような、導電体パターン100の一部のパターン幅を狭くした切断部101を有するヒューズ素子が知られている(例えば、特許文献1参照)。

概要

素子の設計に大きな自由度を有し、大容量化が可能な不揮発性記憶素子を提供する。また、この不揮発性記憶素子を用いた利便性に優れた不揮発性記憶回路不揮発性記憶カード、及びそれらを用いた記憶再生装置を提供する。本発明の不揮発性記憶素子は、絶縁膜4を間に挟んで絶縁された第1導電体3と第2導電体5とを有し、第1導電体3と第2導電体5とが、第1導電体3と第2導電体5との間に形成された電位差によって溶断される第3導電体6により電気的に接続されている。従って、不揮発性記憶素子の集積密度を増大させることができ、不揮発性記憶素子の大容量化をれる。さらに、第1導電体3及び第2導電体5と、第3導電体6とを、異なる幅、厚さ及び材料で形成することで、不揮発性記憶素子の記録動作の安定化及び低消費電力化が可能となる。

目的

本発明は、上記問題点を解決するためになされたもので、その目的は、素子の設計において大きな自由度を有し、大容量化が可能な不揮発性記憶素子を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを有し、第1導電体と第2導電体とが、該第1導電体と該第2導電体との間に形成された電位差によって溶断される第3導電体により電気的に接続されていることを特徴とする不揮発性記憶素子

請求項2

絶縁膜を間に挟んで絶縁された複数の第1導電体と複数の第2導電体と、第1導電体と第2導電体との間に与えた電位差によって溶断する第3導電体とを有し、該第1導電体と該第2導電体とがマトリクス状に互いに交差するように配置されており、第1導電体、絶縁膜および第2導電体からなる3層構造における、該第1導電体と該第2導電体との各交差位置において、該第1導電体及び該第2導電体の各外表面の少なくとも一部同士が、上記第3導電体により電気的に接続されていることを特徴とする不揮発性記憶素子。

請求項3

上記各交差位置の少なくとも1箇所における第3導電体の切断により、情報が記録されていることを特徴とする請求項2に記載の不揮発性記憶素子。

請求項4

上記第3導電体の幅が、上記第1導電体の幅、及び、上記第2導電体の幅よりも狭いことを特徴とする請求項1または2に記載の不揮発性記憶素子。

請求項5

上記第3導電体の膜厚が、上記第1導電体の膜厚、及び、上記第2導電体の膜厚よりも薄いことを特徴とする請求項1または2に記載の不揮発性記憶素子。

請求項6

上記第3導電体の融点が、上記第1導電体の融点、及び、上記第2導電体の融点よりも低いことを特徴とする請求項1または請求項2に記載の不揮発性記憶素子。

請求項7

上記第1導電体は、直線帯状であって互いに並列的に配置されており、上記第2導電体もまた、直線帯状であって互いに並列的に配置されていることを特徴とする請求項2に記載の不揮発性記憶素子。

請求項8

上記第1導電体と第2導電体の各外表面を上記第3導電体により接続する箇所は、各交差位置毎に少なくとも2箇所有ることを特徴とする請求項2に記載の不揮発性記憶素子。

請求項9

請求項2に記載の不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴とする不揮発性記憶回路

請求項10

複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴とする請求項9に記載の不揮発性記憶回路。

請求項11

上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Si層、基板上に設けられた多結晶Si層、もしくは、基板上に設けられた非晶質Si層を局所的に温度上昇させることにより作製された多結晶Si層のいずれかであることを特徴とする請求項9に記載の不揮発性記憶回路。

請求項12

請求項2に記載の不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴とする不揮発性記憶回路。

請求項13

請求項9に記載の不揮発性記憶回路が、複数積層されて設けられていることを特徴とする不揮発性記憶回路。

請求項14

複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴とする請求項13に記載の不揮発性記憶回路。

請求項15

外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第1の選択信号と、選択された不揮発性記憶回路の活性化すべき第1導電体および第2導電体を選択する第2の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴とする請求項13に記載の不揮発性記憶回路。

請求項16

請求項9ないし15の何れか1項に記載の上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴とする不揮発性記憶カード

請求項17

請求項1から請求項8のいずれか1項に記載の不揮発性記憶素子、もしくは、請求項9から請求項15のいずれか1項に記載の不揮発性記憶回路、もしくは、請求項16に記載の不揮発性記憶カードに対して、情報の記録再生を行うことを特徴とする記録再生装置

技術分野

0001

本発明は、不揮発性記憶素子に関するものである。

0002

従来の不揮発性記憶素子として、例えば図23に示すような、導電体パターン100の一部のパターン幅を狭くした切断部101を有するヒューズ素子が知られている(例えば、特許文献1参照)。

0003

図23に示すヒューズ素子は、一様な膜厚を有する導電体パターン100と切断部101とを有しており、記録情報に対応して、導電体パターン100よりも狭い幅を有する切断部101の両端に電位差を形成し、切断部101を溶断することが可能な電流Iを流すことにより、情報の記録が行われる。

0004

また、切断部101が溶断されているか否かによる導通の有無を確認することにより、情報の再生が行われる。

背景技術

0005

【特許文献1】
特開2002−197884号公報(2002年7月12日公開

0006

ところが、上記従来の構成では、以下に記す要因により、個々の不揮発性記憶素子(ヒューズ素子)の寸法が大きくなり、単位面積あたりに形成し得る素子数が制限されるため、記憶容量が小さくなるという問題を有している。

0007

第1の理由としては、導電体パターン100において、正極性電圧印加する部分と負極性の電圧を印加する部分とが2次元的な広がりを持つからである。

0008

第2の理由としては、導電体パターン100がパターニングし得る最小線幅より広くなるからである。

0009

例えば、図23に示すヒューズ素子においては、該素子が平面的に設けられているため、導電体パターン100の膜厚と切断部101の膜厚とが等しくなっている。ここで、導電体パターン100の溶断を発生させず、切断部101のみで溶断を発生させるためには、上述のように切断部101の幅を導電体パターン100の幅よりも狭くして、切断部101における電気抵抗を高くすることが必要である。その結果、切断部101のみの温度が上昇し、導電体パターン100において溶断が発生せず、切断部101のみを溶断することが可能となる。

0010

ところで、導電体等のパターン寸法に関して実現可能な最小線幅は、パターニングプロセスにより決定されるものであり、パターニング装置能力にもよるが、0.1μmから0.5μm程度の最小線幅を実現することが可能である。

0011

ここで、図21に示すヒューズ素子においては、切断部101の幅を最小線幅より狭くすることはできないので、この最小線幅を切断部101のパターン幅とすることが必要となる。一方、導電体パターン100の幅は、電流Iが流れた際に、導電体パターンの溶断が発生しないように、切断部101の幅よりも広い幅であることが必要である。従って、ヒューズ素子の配線である導電体パターン100の幅を、パターニングプロセスにより形成可能な最小線幅より広くせざるを得ないために、記憶容量の増大が阻害されることになる。

0012

また、図23に示すヒューズ素子においては、導電体パターン100と切断部101とが、同一材質であり、かつ、同一膜厚の材料で構成されている。そのため、これらのパターン幅のみを調整することで溶断発生の有無を制御することが必要となるので、ヒューズ素子設計の自由度が少ないという問題が存在する。

発明が解決しようとする課題

0013

本発明は、上記問題点を解決するためになされたもので、その目的は、素子の設計において大きな自由度を有し、大容量化が可能な不揮発性記憶素子を提供することにある。さらに、本発明の目的は、該不揮発性記憶素子を用いた利便性に優れた不揮発性記憶回路不揮発性記憶カード、および、それらを用いた記録再生装置を提供することにある。

0014

上記の課題を解決する本発明の不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カード、及び、記録装置は以下のようなものである。

0015

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを有し、第1導電体と第2導電体とが、該第1導電体と該第2導電体との間に形成された電位差によって溶断される第3導電体により電気的に接続されていることを特徴としている。

0016

上記の構成により、絶縁膜を介して設けられた第1導電体と第2導電体とを第3導電体で接続し、該第3導電体を溶断部とすることで、各導電体を平面的ではなく、立体的に配置することができる。これによって、第1導電体と第2導電体とを平面的に配置する構成と比較して、個々の不揮発性記憶素子の占有面積を小さくすることができる。従って、不揮発性記憶素子の単位面積あたりの記憶容量を増大させることができるので、本発明は、記憶容量の大きなヒューズ型の不揮発性記憶素子を提供することができる。

0017

また、情報記録のために溶断される部分が、第3導電体として、第1導電体および第2導電体とは別に設けられていることによって、従来の導電体パターン及び切断部の平面的な配置と比較して、第3導電体の素材選択や、パターン幅選択、あるいは膜厚選択の自由度が増すと共に、各導電体のパターン幅が互いに及ぼしあう制約緩和される。また、第1導電体および第2導電体に積層構造を取らせたことにより、第1導電体および第2導電体の膜厚設定の自由度も増す。そのため、個々の不揮発性記憶素子の設計において自由度を高めることができる。

0018

さらに、各導電体(第1導電体、第2導電体、第3導電体)によって、材質や膜厚を適宜変更することもできるため、個々の不揮発性記憶素子について記憶容量をより増大させることも可能となる。また、例えば、第1導電体及び第2導電体より融点が低く溶断し易い材料で、第3導電体を形成することができるので、不揮発性記憶素子の消費電力下げる等の設計も容易になる。

0019

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された複数の第1導電体と複数の第2導電体と、第1導電体と第2導電体との間に与えた電位差によって溶断する第3導電体とを有し、該第1導電体と該第2導電体とがマトリクス状に互いに交差するように配置されており、第1導電体、絶縁膜および第2導電体からなる3層構造における、該第1導電体と該第2導電体との各交差位置において、該第1導電体及び該第2導電体の各外表面の少なくとも一部同士が、上記第3導電体により電気的に接続されていることを特徴としている。

0020

上記の構成により、複数の第1導電体と複数の第2導電体とから、それぞれ1つずつ第1導電体と第2導電体とを選択して電位差を与えることにより、その交差位置に存在する第3導電体に対し、記録再生を実施することが可能となる。

0021

すなわち、選択された1つの第1導電体と、選択された1つの第2導電体とにより、溶断したい(情報を記録したい)第3導電体を特定し選択すること、または、第3導電体の断接状態を検出すること(情報の再生)が可能となる。従って、第1導電体と第2導電体とを特定することにより、記録再生を行うべき位置情報を特定することのできる不揮発性記憶素子を形成することが可能となる。

0022

情報を記録する場合には、選択した第1導電体と第2導電体とに電位差を与えることにより、第3導電体を溶断することが可能な電流を流せばよい。また、情報を再生する場合には、選択した第1導電体と第2導電体とに、第3導電体を溶断することのない程度の電位差を与えることにより、第3導電体の導通の有無を確認すればよい。例えば、第1導電体に対して電圧を印加することにより、第3導電体が溶断されていない第2導電体には、第1導電体に印加した電圧に対応した電位が誘起され、第3導電体が溶断された第2導電体には、第1導電体に印加した電圧に対応した電位が誘起されない。従って、第1導電体に電圧を印加し、個々の第2導電体の電位を調べることにより、第3導電体の溶断の有無、すなわち、記録情報を判別することが可能となる。

0023

このように、上記不揮発性記憶素子の構成では、各交差位置に、1つの単位記憶素子が形成されているとみなすことができる。すると、各交差位置では、第1導電体と第2導電体とに積層構造を取らせているので、単位記憶素子の占有面積を小さくすることができる。この結果、複数の単位記憶素子を集積した不揮発性記憶素子の単位面積あたりの記憶容量を上げることができる。

0024

しかも、既に説明したとおり、第3導電体の素材選択には自由度が有り、かつ第3導電体の形成を第1導電体及び第2導電体の形成と別工程で行うため、第3導電体のパターン幅が、第1導電体及び第2導電体のパターン幅から受ける制約を緩和することができる。すなわち、各導電体のパターン幅をできるだけ細く設定して、さらに記憶容量を上げたり、低消費電力化を図ったりしやすくなる。

0025

このように、単位記憶素子の占有面積を小さくできる上に、各導電体の設計に自由度が有るので、大容量で低消費電力の不揮発性記憶素子を実現することができる。

0026

また、例えば、帯状の第1導電体の配列上に絶縁膜を積層し、その上に帯状の第2導電体の配列を積層したとすると、第2導電体をマスクとした絶縁膜のエッチングを行うことにより、第1導電体と第2導電体との接続部分を、その交差位置において露出させることが、絶縁膜のパターニングと同時に可能となる。この結果、不揮発性記憶素子形成プロセスの簡略化による低コスト化が実現する。

0027

さらに、この場合、上記不揮発性記憶素子は、第1導電体、第2導電体、及び、第3導電体それぞれについて、同一形状のパターンを同一間隔で、屈曲部を有することなく、規則正しく配列することが可能である。従って、パターニングプロセスの最適化を行うことにより、より狭い幅の最小線幅を形成することが可能であり、記憶容量の大きな不揮発性記憶素子を形成することができる。

0028

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記各交差位置の少なくとも1箇所における第3導電体の切断により、情報が記録されていることを特徴としている。

0029

これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができる。

0030

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第3導電体の幅が、上記第1導電体の幅、及び、上記第2導電体の幅よりも狭いことを特徴としている。

0031

上記の構成により、上記の効果に加えて、配線パターンである第1導電体の幅と第2導電体の幅に対して、溶断部である第3導電体の幅を狭くすることにより、第3導電体の抵抗を大きくすることが可能となる。従って、第1導電体と第2導電体との間に電位差を形成すると、第1導電体と第2導電体とを接続する第3導電体に電流が流れ、抵抗の大きい第3導電体のみにおいて温度を上昇させることができる。この結果、第3導電体のみを安定して溶断することが可能となるので、不揮発性記憶素子の記録動作を安定化することができる。

0032

なお、ここで言う導電体の幅とは、各導電体において電流の流れる方向と直交する方向の長さのことを意味する。すなわち、各導電体によって形成される配線の幅と言うこともできる。

0033

また、第1導電体の幅と該第2導電体の幅とを、概ね等しくすると、第1導電体と第2導電体の断線を抑制し、かつ、最大の記憶容量を得ることができるという効果が有る。第1導電体の幅と第2導電体の幅とが、概ね等しくない場合、より細い導電体において、断線不良が発生し易くなる。したがって、両者の幅を、断線不良が発生しない程度の幅で、概ね等しくすることにより、断線を抑制するとともに、最大の記憶容量を実現することができる。

0034

なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。

0035

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第3導電体の膜厚が、上記第1導電体の膜厚、及び、上記第2導電体の膜厚よりも薄いことを特徴としている。

0036

上記の構成により、上記の効果に加えて、配線パターンである第1導電体の膜厚と第2導電体の膜厚に対して、切断部である第3導電体の膜厚を薄くすることにより、第3導電体の抵抗を大きくすることが可能となる。従って、第1導電体と第2導電体との間に電位差を形成すると、第1導電体と第2導電体とを接続する第3導電体に電流が流れ、抵抗の大きい第3導電体のみにおいて温度を上昇させることができる。この結果、第3導電体のみを安定して溶断することが可能となるので、不揮発性記憶素子の記録動作を安定化することができる。

0037

なお、ここで言う導電体の膜厚とは、各導電体が積層される方向の厚さのことを意味する。

0038

また、上記第1導電体の膜厚と上記第2導電体の膜厚とを、概ね等しくすると、第1導電体と第2導電体の断線を抑制し、かつ、最大の記憶容量を得ることができるという効果が有る。

0039

なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。特に、本発明として記載した構成を、第3導電体の幅に関して前記発明として記載した構成と組み合わせることにより、第3導電体のみの溶断をさらに安定化させることができる。

0040

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第3導電体の融点が、上記第1導電体の融点、及び、上記第2導電体の融点よりも低いことを特徴としている。

0041

上記の構成により、上記の効果に加えて、より融点の低い材料を用いた第3導電体において、溶断が発生しやすくなるので、第3導電体のみを安定して溶断することが可能となる。また、第3導電体を溶断するために、第1導電体及び第2導電体の間に設ける電位差を小さくすることもできる。この結果、安定した記録再生及び/または低消費電力を実現する不揮発性記憶素子を提供することができる。

0042

なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。特に、本発明として記載した構成を、第3導電体の幅または膜厚に関して前記発明として記載した各構成と組み合わせることにより、本発明の効果をさらに増大させることができる。

0043

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第1導電体が、直線帯状であって互いに並列的に配置されており、
上記第2導電体もまた、直線帯状であって互いに並列的に配置されていることを特徴としている。

0044

上記の構成により、上記の効果に加えて、不揮発性記憶素子の記憶容量をさらに大きくすることができる。すなわち、第1導電体、及び、第2導電体が、いずれも、直線帯状の導電体で構成され、屈曲部を有さないことにより、単位面積当たりにおける交差位置の数を、屈曲部を持つ構成に比べて増やすことができる。すなわち、交差位置に設けることが可能な第3導電体の数を増やすことができるので、不揮発性記憶素子の記憶容量をさらに増大させることができる。

0045

本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第1導電体と第2導電体の各外表面を上記第3導電体により接続する箇所は、各交差位置毎に少なくとも2箇所有ることを特徴としている。

0046

上記の構成により、上記の効果に加えて、不揮発性記憶素子の断線不良を低減することが可能となる。

0047

すなわち、上記第1導電体と第2導電体とが、一箇所のみで、上記第3導電体により接続されている場合、形成プロセスにおいて存在する塵埃等に起因する第3導電体の断線等が発生すると、その第3導電体に対して記録を行うことができないので、不揮発性記憶素子自体が不良品になってしまう。これにより、該不揮発性記憶素子は初期不良の素子数が増加することになる。

0048

これに対して、上記第1導電体と第2導電体とが各交差位置毎に2箇所以上の部分で、該第3導電体により接続されている場合、一方の第3導電体が断線を発生した場合においても、他方の第3導電体が、第1導電体と第2導電体とを接続しているので、断線による初期不良素子を大幅に低減することができる。

0049

なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。

0050

本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。

0051

上記の構成により、回路入出力端子から入力されるアドレス情報、及び、記録情報に基づいて、記録再生制御回路が、第1導電体、及び、第2導電体を選択し、選択された第1導電体と第2導電体とを接続する第3導電体を選択し、情報の記録再生を実施することが可能となる。

0052

すなわち、本発明の不揮発性記憶回路においては、それぞれの第1導電体、及び、第2導電体を直接選択することなく、回路入出力端子に対して、アドレス情報と記録情報だけを入力することにより、第1導電体、及び、第2導電体が選択され、第3導電体に対する記録再生が行われる。従って、不揮発性記憶回路としての利便性が格段に改善される。

0053

なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。

0054

本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。

0055

上記の構成により、上記の効果に加えて、欠陥による記憶容量の低下を抑制することが可能となる。

0056

広い面積に渡って本発明の不揮発性記憶素子を構成する場合、長い配線長を有する第1導電体、及び、第2導電体を設けることが必要となる。ここで、長い配線長の一箇所が欠陥により断線すると、断線した導電体に接続された複数の第3導電体は、もはや、記憶素子として作動しなくなる。この場合、一箇所の欠陥により、多数の記憶素子が失われることになる。

0057

これに対して、本発明の不揮発性記憶回路は、不揮発性記憶回路上に、複数の不揮発性記憶素子を有しており、該不揮発性記憶素子毎に記録再生制御回路を設けたので、個々の不揮発性記憶素子における配線長が、相対的に短くなる。これにより、一箇所の断線により失われる記憶素子の数を低減することが可能となる。

0058

また、複数の不揮発性記憶素子に対して、唯一の記録再生制御回路を設けることも可能であるが、この場合、記憶再生制御回路から離れた位置に設けられる不揮発性記憶素子への配線長が長くなり、一箇所の欠陥により、多数の記憶素子が失われるおそれが高くなる問題が発生する。さらに、唯一の記録再生制御回路から複数の不揮発性記憶素子に対し配線するので、1本当たりの配線の幅を細くせざるを得ない。

0059

従って、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有する構成とすることで、それぞれの記録再生制御回路に対して、配線の幅を相対的に広げることができる。すなわち、広い幅の配線により、アドレス情報や記録情報を入力し、記録再生制御回路の近くに配置された不揮発性記憶素子に対する記録再生を実施することができるので、配線欠陥による記憶素子の損失を低減することが可能となる。

0060

本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Si層、基板上に設けられた多結晶Si層、もしくは、基板上に設けられた非晶質Si層を局所的に温度上昇させることにより作製された多結晶Si層のいずれかであることを特徴としている。

0061

上記の構成により、上記の効果に加えて、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することが可能となる。

0062

記録再生制御回路は、アドレス情報に応じて、第1導電体、及び、第2導電体を選択し、情報の記録再生のための電圧を、第1導電体、及び、第2導電体へと印加する回路であり、一般的に、Si単結晶基板上に形成された半導体回路で構成される。しかしながら、Si単結晶基板が高価であるため、Si単結晶基板上に形成された不揮発性記憶回路も高価なものとなってしまう。

0063

本発明の不揮発性記憶回路は、その記録再生制御回路として、プラスチック等の基板上に設けられた非晶質Si層、もしくは、多結晶Si層に形成された半導体回路を用いることが可能である。この場合、不揮発性記憶回路の低価格化が実現する。

0064

また、本発明の不揮発性記憶回路の記憶再生制御回路として、上記非晶質Si層を局所的に温度上昇させることにより形成された多結晶Si層に設けられた半導体回路を用いることが可能である。もし、非晶質Si層上に形成された半導体回路を用いるとすると、該非晶質Siにおける電子移動度が小さいため、記録再生制御回路の動作速度が低くなり、記録再生速度の低下を招く。しかしながら、上記多結晶Siは、大きな電子移動度を有しており、非晶質Siよりも高速な記録再生を実現することができる。従って、本発明の不揮発性記憶回路を、低価格で、記憶容量が大きく、かつ、高速記録再生可能な不揮発性記憶回路とすることができる。

0065

なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。

0066

本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。

0067

上記の構成により、上記の効果に加えて、不揮発性記憶回路の記憶容量をさらに増大させることが可能となる。

0068

本発明の不揮発性記憶回路においては、上記記録再生制御回路上に、絶縁膜を介して、不揮発性記憶素子を立体的に設けたので、基板上の面を有効に活用することが可能となる。この結果、不揮発性記憶回路の記憶容量を増大させること、または、不揮発性記憶回路を小型化することができる。

0069

なお、記録再生制御回路と不揮発性記憶素子との電気的配線干渉を避けるため、該記録再生制御回路と不揮発性記憶素子の第1導電体、及び、第2導電体をビアホール等により垂直配線接続することが好ましい。

0070

また、複数の不揮発性記憶素子のそれぞれに対して、記録再生制御回路を有する場合においても、各記録再生制御回路の上に絶縁膜を形成し、該絶縁膜上に、対応する不揮発性記憶素子を設けることによって、同様な効果が得られる。

0071

なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。

0072

本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。

0073

上記の構成により、上記の効果に加えて、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができる。

0074

なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。

0075

本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。

0076

上記の構成により、上記の効果に加えて、積層された複数の不揮発性記憶回路が有するそれぞれの回路入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となる。すなわち、それぞれの不揮発性記憶回路の回路入出力端子が、積層方向に重ならないことにより、それぞれの回路入出力端子を全て露出させることができる。従って、露出した全ての回路入出力端子に対して、例えば記録再生装置内に設けられた接続ピンを接触させることにより、それぞれの不揮発性記憶回路に対する記録再生を行うことが可能となり、高速な記録再生動作を実現することができる。

0077

本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第1の選択信号と、選択された不揮発性記憶回路の活性化すべき第1導電体および第2導電体を選択する第2の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴としている。

0078

上記の構成により、複数の不揮発性記憶回路で構成された大容量の不揮発性記憶回路に対して、情報の記録再生を行うのに必要な簡便な情報の入出力を、簡単な構成で行うことが可能となる。

0079

すなわち、同じ外部入出力端子を介して、第1の選択信号、第2の選択信号および情報信号が記憶回路選択回路に入力され、これによって記録再生すべき不揮発性記憶回路中の記録再生すべき第3導電体を選択して、情報を記録することができる。従って、例えば、記録再生装置は、各不揮発性記憶回路が備えている回路入出力端子に個別にアクセスして、記録再生すべき第3導電体を選択する信号や、記録再生信号の授受を行う構成を必要としない。

0080

従って、本発明の不揮発性記憶回路によれば、上記の効果に加えて、複数の不揮発性記憶回路が積層された不揮発性記憶回路において、外部入出力端子の数を低減することができる。すなわち、情報の記録再生を行うための入出力回路を簡素化することが可能となり、利便性に優れた不揮発性記憶回路を提供することができる。

0081

なお、第1の選択信号によって選択された不揮発性記憶回路の記録再生制御回路が、第2の選択信号によって選択された第1導電体および第2導電体に対し、第3導電体が溶断するのに必要な電圧を情報信号に基づいて生成して印加し、記録を行う。

0082

また、情報再生を行う際にも、同様に、第1の選択信号によって選択された不揮発性記憶回路から、第2の選択信号によって選択された第3導電体の溶断の有無を検出した情報信号が回路入出力端子から取り出され、記憶回路選択回路により、外部入出力端子へと出力することが可能である。

0083

なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。

0084

本発明に係る不揮発性記憶カードは、上記の課題を解決するために、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。

0085

上記の構成により、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することが可能である。

0086

なお、本発明中に記載した不揮発性記憶回路の構成を、前記発明として記載した不揮発性記憶回路の各構成と、必要に応じて任意に組み合わせてもよい。

0087

本発明に係る記録再生装置は、上記の課題を解決するために、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。

0088

上記の構成により、可動部を持たない信頼性に優れた大容量記録再生装置を実現することが可能である。従来の大容量記録再生装置は、ハードディスク光ディスクのように、ディスク回転機構ヘッドアクセス機構等の可動部が必要なので、ヘッドクラッシュ等の駆動機構故障により、装置の信頼性に問題が存在した。

0089

これに対して、本発明の記録再生装置は、不揮発性記憶素子の第1導電体および第2導電体に記録用の電圧または再生用の電圧を印加することで、記録再生を行うことができるので、記録再生に固定的なコネクタ等を適用することができる。したがって、可動部を有さず、極めて信頼性の高い記録再生装置を実現することができる。

0090

また、従来の記録再生装置として、半導体回路で構成された記憶素子(フラッシュメモリー等)を用いた記録再生装置があるが、複雑な半導体回路をSi基板上に形成することが必要であり、記憶素子が高価なものとなり、動画等の情報を長時間にわたり記憶する素子としては不適格であった。

0091

これに対して、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第1導電体と第2導電体の交差点において、第1導電体と第2導電体とを接続する第3導電体を有するという、極めて簡単な構成により、情報の記録再生が可能であり、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。また、該不揮発性記憶素子、及び、該不揮発性記憶回路を積層して配置することにより、さらに大容量の不揮発性記憶素子を提供することが可能である。

0092

従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することが可能となる。

課題を解決するための手段

0093

また、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置を携帯可能な記録再生装置とすることにより、動画等の大容量の情報を安価な不揮発性記憶素子に、低消費電力で記憶することが可能な、携帯性に優れた記録再生装置を実現することができる。

0094

以下、本発明の不揮発性記憶素子、不揮発性記憶回路、及び、不揮発性記憶カードについて、図面を参照しながら詳細に説明する。

0095

(本発明の技術的思想
本発明の不揮発性記憶素子は、例えば図2に示すように、絶縁膜(4)を間に挟んで絶縁された第1導電体(3)と第2導電体(5)とを有し、第1導電体(3)と第2導電体(5)とが、該第1導電体(3)と該第2導電体(5)との間に形成された電位差によって溶断される第3導電体(6)により接続されている、情報を記録することを特徴としている。

0096

すなわち、本発明の不揮発性記憶素子においては、第1に、第1導電体と第2導電体とに絶縁状態の積層構造を取らせたことにより、不揮発性記憶素子の占有面積を縮小し、第2に、第3導電体を上記積層構造とは別に設けることにより、不揮発性記憶素子の設計の自由度を高めることが、重要な狙いである。

0097

不揮発性記憶素子の設計の自由度を高めることができるのは、第3導電体の素材選択の自由度が増すからであり、また、各導電体のパターン幅または膜厚が互いに及ぼしあう制約が緩和されるからである。

0098

このように、本発明によれば、情報記録のために第3導電体が溶断される確実性増したり、より低い電圧印加で第3導電体を溶断させたり、各導電体の材質や膜厚を適宜選択することによって、一定の大きさの不揮発性記憶素子において記憶容量を増大させたりすることが可能となる。

0099

(不揮発性記憶素子の構成例1)
図1は、本発明の不揮発性記憶素子の平面図を示しており、図2は、図1におけるA−A’断面の一部を説明する図である。

0100

本発明の不揮発性記憶素子は、図2に示すように、後述する記録再生制御回路が設けられた基板1上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜2、第1導電体3、絶縁膜4、第2導電体5が順次積層され、第1導電体3と第2導電体5とを、電気的に接続する第3導電体6が設けられている。

0101

ここで、第1導電体3と第2導電体5との間に、電位差を形成することにより、第1導電体3と第2導電体5とを電気的に接続する部分の第3導電体6に、上記電位差に応じた電流が流れ、該接続部分の第3導電体6の温度が上昇する。上記電位差が十分に大きければ、該温度上昇により、第3導電体6の接続部分において、第3導電体6が溶断し、第1導電体3と第2導電体5との電気的接続が断たれる。

0102

本発明の不揮発性記憶素子は、上記第3導電体6による電気的な接続の有無により情報を記録再生するものである。

0103

この場合、第3導電体6の溶断に関わるファクタは、第3導電体6の抵抗値であり、その抵抗値は第3導電体6の材質と、線幅または厚みとによって決まる。また、第3導電体6の材質によって決まる融点が、第1導電体3及び第2導電体5と比較して低い方が、溶断し易いため、消費電力の点で有利である。

0104

図1は、上記不揮発性記憶素子の一実施例を示すものであり、複数の直線帯状の第1導電体3(X1,X2,・・・,X8)が、互いに平行に配置され、第1導電体3と直交する方向に、複数の直線帯状の第2導電体5(Y1,Y2,・・・,Y10)が配置されている。すなわち、第1導電体3と第2導電体5とは、間に設けられた絶縁膜4により非接触状態を維持して直交するように配置されている。

0105

そして、第1導電体3と第2導電体5とが交差する部分(交差位置)に、第1導電体3と第2導電体5とを電気的に接続する第3導電体6が設けられている。具体的には、第3導電体6は、上記交差位置における3層構造において、第1導電体3と第2導電体5との外表面の少なくとも一部同士を接続している。

0106

上記の構成において、例えば、特定の第1導電体X4と特定の第2導電体Y3との間に、電位差を形成し、第1導電体X4から第2導電体Y3へ電流を流すとした場合、第1導電体X4と第2導電体Y3との交差位置に形成された第3導電体6が溶断され、情報が第3導電体6の溶断という形で記録される。

0107

また、上記第1導電体X4、もしくは、上記第2導電体Y3のいずれかに、上記電位差が形成されないように電圧を印加し、他方の導電体に誘起される電位を測定することにより、第3導電体6の溶断の有無を、記録情報として再生することができる。

0108

すなわち、本発明の不揮発性記憶素子においては、選択された1つの第1導電体3と、選択された1つの第2導電体5との間に電位差を設け、該第1導電体3と該第2導電体5とを接続する第3導電体6を溶断することにより、情報の記録が実現する。また、該第1導電体3、もしくは、該第2導電体5のいずれか一方の導電体に、上記第3導電体6における溶断が発生しない程度の電圧を印加し、他方の導電体の電位を検出することにより、第3導電体6の溶断の有無を判断し、情報の再生が実現する。

0109

(不揮発性記憶素子の製造方法)
次に、図3、及び、図4を用いて、本発明の不揮発性記憶素子の形成方法について説明する。

0110

図3の(a),(b),(c)は、第1導電体3、第2導電体5の形成方法を説明する断面図である。図3の(a),(b)は、図1のA−A’に垂直な方向(第2導電体5の延伸方向)の断面で見たある時点の製造工程を示しており、図3の(c)は、図1のA−A’断面で見た別の時点の製造工程を示している。従って、第1導電体3の様子が、図3の(a),(b)と、図3の(c)とで異なっている。

0111

まず、図3(a)に示すように、後述する記録再生制御回路が設けられた基板1上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜2を設けた後、第1導電体3がダマシン法により形成される。

0112

次に、図3(b)に示すように、第1導電体3と第2導電体5とを電気的に絶縁する絶縁膜4が形成される。

0113

最後に、図3(c)に示すように、第2導電体5がダマシン法により形成される。

0114

ここで、第1導電体3、及び、第2導電体5としては、電気抵抗の小さいAlやAl合金(AlTi,AlCu等)、もしくは、CuやCu合金(CuTi,CuAl等)を用いることが可能である。

0115

また絶縁膜2,4としては、Si酸化膜(例えば、SiO2),Si窒化膜(例えば、Si3N4),Ta酸化膜(例えば、Ta2O3)等の無機系絶縁膜を用いても良いし、光硬化性樹脂熱硬化性樹脂等の有機系絶縁膜を用いることも可能である。

0116

また、第1導電体3及び第2導電体5をダマシン法により形成する際、絶縁体7,8として、上記絶縁膜2,4と同様な材料を用いることが可能である。

0117

また、ここでは、第1導電体3、及び、第2導電体5をダマシン法により形成する方法について説明したが、マスキングプロセスとエッチングプロセスを用いて導電性材料をパターニングすることにより第1導電体3、及び、第2導電体5を形成することも可能である。

0118

ただし、この方法によると、パターニングにより凹凸状に形成された第1導電体上に、絶縁膜および第2導電体が形成され、さらに、第2導電体がパターニングされるため、不揮発性記憶素子の表面には、第1導電体と第2導電体のパターン形状に対応した凹凸が形成されることになる。このような凹凸の増加に伴い、第1導電体と第2導電体との短絡不良や、第2導電体の断線不良等が発生し易くなる。

0119

これに対して、ダマシン法により第1導電体3及び第2導電体5を設けることにより、第1導電体3と第2導電体5が平面的に形成されるため、このような短絡不良や断線不良の発生を抑えることが可能となる。従って、第1導電体3、及び、第2導電体5は、ダマシン法により形成されることが望ましい。

0120

次に、図4の(a),(b),(c)は、図3(c)に示す製造工程の後に、第3導電体6を形成する方法を説明する図である。図4の(a),(b),(c)は、いずれも、図1のA−A’断面で見た製造工程を示している。

0121

まず、図4(a)においては、第2導電体5をマスクとして、絶縁体8、及び、不要な絶縁膜4の選択的エッチング除去を行う。ここで、絶縁膜4の選択的エッチング除去は、少なくとも、第1導電体3が露出するまで行われる必要がある。また、第1導電体3同士の間に存在する絶縁体7(図3(b)参照)も併せてエッチング除去すれば、第3導電体6による第1導電体3と第2導電体5との電気的な接続を、確実なものとすることができる。

0122

例えば、第1導電体3及び第2導電体5としてCuを用い、絶縁体8及び絶縁膜4としてSiO2を用いた場合、CF4ガスプラズマを用いたドライエッチングを行うことにより、Cuのエッチングは行われず、SiO2のエッチングのみが進行するため、第2導電体5をマスクとした絶縁体8及び絶縁膜4の選択的エッチング除去が実現する。

0123

また、絶縁体8及び絶縁膜4として有機系絶縁膜を用いた場合、O2ガスプラズマを用いたアッシングを行うことにより、Cuのエッチングは行われず、有機系絶縁膜のアッシング除去のみが進行するため、第2導電体5をマスクとした絶縁体8及び絶縁膜4の選択的エッチング除去が実現する。

0124

ここで、絶縁体8として有機系絶縁膜を用い、絶縁膜4としてSiO2を用いた場合、絶縁体8の除去と絶縁膜4の除去において、異なる反応ガスを用いることが必要となり、プロセスが複雑化することになる。したがって、絶縁体8と絶縁膜4とは、同じ材料を用いるか、もしくは、同じ反応ガスによりエッチング除去可能な材料を用いることが望ましい。

0125

以上のように、本発明の不揮発性記憶素子においては、追加的なパターニングプロセスを用いることなく、第1導電体3と第2導電体5とを露出させることが可能であり、簡略な形成プロセスとすることができる。

0126

次に、図4(b)に示すように、露出した第1導電体3と第2導電体5とを覆うように、第3導電体6を形成した後、図1に示す第3導電体6の形成パターンに対応したフォトレジストパターン9を形成する。

0127

ここで、図4(a)までのプロセスにより、第1導電体3と第2導電体5との表面は、エッチングガス等により汚染されているため、第3導電体6を形成する前に、Arガス等の不活性ガスを用いてスパッタエッチングを行い、該表面汚染層を除去することにより、第1導電体3及び第2導電体5と第3導電体6との電気的接続をより確実なものとすることができる。

0128

最後に、図4(c)に示すように、上記フォトレジストパターン9をマスクとして、不要な第3導電体6をエッチング除去した後、フォトレジストパターン9を除去することにより、絶縁膜3を介して設けられた第1導電体3と第2導電体5とが、第3導電体6により接続された不揮発性記憶素子が完成する。

0129

ここで、第3導電体6として、第1導電体3及び第2導電体5と同一の材料を用いてもよい。例えば、全ての導電体について、Cuを用いた場合、第3導電体6の膜厚を第1導電体3及び第2導電体5の膜厚より薄くし、また、第3導電体6のパターン幅(幅)を第1導電体3及び第2導電体5のパターン幅より狭くして、第3導電体6における抵抗値を大きくするように不揮発性記憶素子を設計すればよい。なお、上記各導電体の膜厚、及び、各導電体のパターン幅(幅)とは、上述の定義の通りであるが、ここで、特に上記第3導電体5のパターン幅とは、第2導電体5の延伸方向と平行方向の幅のことを意味する。

0130

これによって、第3導電体6において溶断が発生しやすくすることが可能となり、安定した記録を実現することができる。上記不揮発性記憶素子においては、第3導電体6は、第1導電体3および第2導電体5とは、異なる製造工程によって形成され、また、第1導電体3および第2導電体5は順次積層される構造であるため、各導電体3,5,6の膜厚や幅を種々に設定することが容易に可能となる。

0131

第3導電体6の材料としては、上述のように第1導電体3及び第3導電体5と同一の材料を用いてもよいが、第1導電体3及び第2導電体5の材料よりも、融点の低い材料を用いることが望ましい。上記の構成によって、第3導電体6において、より確実に溶断を発生させることができる。

0132

例えば、第1導電体3及び第2導電体5としてCuを用い、第3導電体6としてAlを用いた場合、Cuの融点が1085℃であり、Alの融点が660℃であるため、確実に、第3導電体6における溶断を発生させることができる。さらに、Alからなる第3導電体6の膜厚を第1導電体3及び第2導電体5に対して薄くし、また、第3導電体6のパターン幅を第1導電体3及び第2導電体5に対して狭くすることにより、より確実な記録を実現することができる。

0133

また、第1導電体3及び第2導電体5としてCuのような高融点の導電性材料を用いた場合、第3導電体6としては、Al以外の低融点材料として、Zn,Sn,Bi等を用いることが可能である。さらに、これらの合金、すなわち、AlZn合金,AlSn合金,AlBi合金,ZnSn合金等を用いることも可能である。さらに、後述するように、Zn,Sn,Biの各融点はAlの融点より低いので、第1導電体3及び第2導電体5にAlを用い、第3導電体6にZn,Sn,Biのいずれかを用いることもできる。

0134

(不揮発性記憶素子の記録再生方法
次に、図5図6図7、及び、図8を用いて、本発明の不揮発性記憶素子に対する記録再生方法について説明する。

0135

図5は、図1に示す不揮発性記憶素子を、回路図として示したものであり、非接触状態にあるN本の第1導電体3(以降、第1導電体X1〜XNと言い換えて説明する)とM本の第2導電体5(以降、第2導電体Y1〜YMと言い換えて説明する)とが、交差位置において、第3導電体6(以降、第3導電体Rijと言い換えて説明する)により接続されている。

0136

図6は、不揮発性記憶素子に対する記録動作を実現する記録回路を示している。ここでは、第1導電体Xiと第2導電体Yjにより選択された第3導電体Rijに対する記録動作について説明する。

0137

後述する記録再生制御回路に含まれる素子選択用トランジスタ(Tri,Trj)のソース(S)は、それぞれ、電源電圧(+V)に接続される。次に、素子選択用トランジスタ(以降、単にTriまたはTrjと略称する)のゲート(G)に印加されるゲート電圧(Vgi,Vgj)により、Tri,Trjのオンオフが選択され、Triに接続された第1導電体XiとTrjに接続された第2導電体Yjの電位が決定される。そして、第1導電体Xiと第2導電体Yjの電位差に基づき、第3導電体Rijに流れる電流が制御される。

0138

なお、第3導電体Rijが接続された第1導電体Xiには接地抵抗Riが接続され、第2導電体Yjが接続されたTrjのドレイン(D)には、接地抵抗Rjが接続されている。

0139

こうして、第3導電体Rijに電流を流し、第3導電体Rijを切断することにより情報が記録される。図7は、第3導電体Rijが溶断されることにより、情報が記録された状態を示している。

0140

下記の表1は、図6に示す回路におけるトランジスタ(Tri,Trj)の状態と、第1導電体Xiと第2導電体Yjにおける電位との関係を示している。

0141

【表1】

0142

状態1においては、Tri,TrjがともにON状態であり、Xi電位とYj電位がともに+Vとなるため、第3導電体Rijには電流が流れず、第3導電体Rijの溶断は発生しない。

0143

状態2においては、TriがON、TrjがOFFとなり、Xi電位が+V、Yi電位が接地電位(0V)となって電位差Vが発生する。これによって、第3導電体RijとYjに対する接地抵抗Rjとを通過する電流と、Xiに対する接地抵抗Riを通過する電流とが流れることになる。ここで、RijとRjとの直列抵抗よりもRiを十分大きくしておくことにより、第1導電体Xiから第2導電体Yjへ向かって第3導電体Rijに、より大きな電流が流れ、第3導電体Rijが溶断される。

0144

状態3においては、TriがOFF、TrjがONとなり、Xi電位が+V’、Yj電位が+Vとなる。ここで、Xi電位(+V’)は、Yj電位(+V)を第3導電体RijとRiとで分圧した電位である。この場合、Xiに対する接地抵抗Riが、Yjに対する接地抵抗Rjよりも十分大きく成されているため、第3導電体Rijに流れる電流が小さくなる。この結果、第3導電体Rijの溶断は発生しない。

0145

状態4においては、Tri,TrjがともにOFF状態であり、Xi電位とYj電位がともに接地電位(0V)となるため、第3導電体Rijには電流が流れず、第3導電体Rijの溶断は発生しない。

0146

このように、特定の第1導電体Xiを駆動するトランジスタTriをON状態とし、それ以外の第1導電体3を駆動するトランジスタをOFF状態とし、第2導電体(Y1,Y2,・・・,YM)を駆動するトランジスタを、記録情報に従って、ON状態、もしくは、OFF状態とすることにより、特定の第1導電体Xiに接続されたM個の第3導電体6の溶断の有無を制御すること、すなわち、情報を記録することが可能となる。

0147

上記不揮発性記憶素子は、図6図7に示す状態を判別することにより、記録された情報を再生することが可能である。例えば、特定の第2導電体Yjを駆動するトランジスタTrjをON状態として、第1導電体X1〜XNを駆動するトランジスタTriを順次OFF状態としながら、第1導電体Xiの電位を順次測定することにより、特定の第2導電体Yjと第1導電体X1〜XNとの交差位置に設けられたN個の第3導電体6の状態、すなわち、記録情報を再生することが可能である。

0148

図6の場合、第3導電体Rijが接続状態にあるので、表1の状態3に示すように、第1導電体Xiの電位は+V’となる。一方、図7の場合、第3導電体Rijが溶断状態にあるので、第1導電体Xiの電位は接地電位(0V)となる。このように、第3導電体6の溶断の有無により、第1導電体2に誘起される電位が異なる。

0149

従って、第2導電体5に電圧を印加し、第1導電体3の電位を検出することにより、第3導電体6の溶断の有無、すなわち、記録された情報を再生することが可能となる。

0150

なお、上記の説明では、記録時に第2導電体Y1〜YMを順次選択すると共に、再生時に第1導電体X1〜XNを順次選択する例を説明したが、第1導電体X1〜XNおよび第2導電体Y1〜YMのいずれを順次選択するかについては、適宜変更可能である。

0151

また、図6及び図7に示すトランジスタや接地抵抗は、後述する不揮発性記憶回路の記録再生制御回路(例えば図8)の一部であるXデコーダ19内およびYデコーダ20により駆動されるデータ入力回路22内に設けることが可能である。

0152

(不揮発性記憶回路の構成)
次に、本発明の不揮発性記憶素子10を用いた不揮発性記憶回路11について、図8に示す概略ブロック図を用いて説明する。

0153

不揮発性記憶回路11は、半導体層(図示せず)上に設けられており、アドレス信号A0〜Ai(i:自然数)を受けるアドレス入力端子12と、外部から入力される、外部クロックCLK、Xアドレスストローブ信号XAS、Yアドレスストローブ信号YAS、ライトイネーブル信号WE、および素子セレクト信号CS等を受ける制御信号入力端子13と、外部から電源電位VCCおよび接地電位VSSをそれぞれ受ける電源端子14と、データD0〜Dj(j:自然数)の入出力を行うデータ入出力端子15とを備えている。

0154

不揮発性記憶回路11は、さらに、アドレス入力端子12からアドレス信号A0〜Aiを受けて、XアドレスXAおよびYアドレスYAを示す内部アドレス信号に変換するアドレスバッファ16と、制御信号入力端子13から制御信号群を受けてそれぞれに対応する内部制御信号を生成する制御信号バッファ17と、制御信号バッファ17から内部制御信号群を受けて不揮発性記憶回路11全体の内部動作を制御する制御回路18とを備えている。

0155

不揮発性記憶回路11は、さらに、行列状に配置された複数の第1導電体3及び第2導電体5と、第1導電体3と第2導電体5とを接続する第3導電体6を有する不揮発性記憶素子10を備えている。

0156

不揮発性記憶回路11は、さらに、アドレスバッファ16が生成するXアドレスXAに従って不揮発性記憶素子10の第1導電体3の選択を実行するXデコーダ19と、アドレスバッファ16が出力するYアドレスYAに応じて第2導電体5の選択を実行するYデコーダ20と、後述するセンス回路21及びデータ入力回路22とを備えている。

0157

Xデコーダ19は、第1導電体3の選択時において、アドレスバッファ16が出力するXアドレスXAに応じて、不揮発性記憶素子10中の第1導電体3のうちの少なくとも1本を記録再生のために選択的に活性化する。具体的には、記録再生方法について説明した図6において示した第1導電体Xiに接続されたトランジスタTriと接地抵抗Riとが、少なくともXデコーダ19内に設けられている。

0158

Yデコーダ20は、第2導電体5の選択時において、アドレスバッファ16が出力するYアドレスYAに応じて、不揮発性記憶素子10中の第2導電体5のうちの少なくとも1本を記録再生のために選択的に活性化する。具体的には、記録再生方法について説明した図6において示した第2導電体Yjに接続されたトランジスタTrjと接地抵抗Rjとが、少なくともYデコーダ20内に設けられている。

0159

不揮発性記憶回路11は、さらに、データ入出力端子15との間でデータ授受を実行するためのデータ出力バッファ23およびデータ入力バッファ24を備えている。データ出力バッファ23およびデータ入力バッファ24は、制御回路18が生成するクロック信号に同期したタイミングでデータ入出力を実行する。

0160

データ入力バッファ24から送出されたデータは、データ入力回路22へと入力される。データ入力回路22は、Xデコーダ19とYデコーダ20の選択結果に対応して、第3導電体6に印加する電圧を入力されたデータに基づいて制御して、第3導電体6の溶断の実行、すなわち、不揮発性記憶素子の各交差位置に対する記録を行う。

0161

また、センス回路21は、Xデコーダ19とYデコーダ20の選択結果に対応して、個々の不揮発性記憶素子の記録状態、すなわち、第3導電体6の溶断の有無を検出し、記録データの再生を行う。例えば、Yデコーダ20により選択された第2導電体Yjに電圧を印加して、第1導電体X1〜XNに誘起される電圧をセンス回路21により順次測定することにより、記録情報を再生することが可能である。そして、センス回路21で検出された再生信号は、データ出力バッファ23へと送出される。

0162

不揮発性記憶回路11は、さらに、電源端子13に入力された外部電源電位VCCおよび外部接地電位VSSに応じて、不揮発性記憶回路11内部で使用される電源電位+V、および、接地電位を生成する電源回路25を備えている。電源電位+Vおよび接地電位は、不揮発性記憶回路11内部の各回路に供給される。

0163

なお、上記不揮発性記憶回路において、アドレス入力端子12、制御信号入力端子13、電源端子14、及び、データ入出力端子15を含んで構成された部分が回路入出力端子である。また、アドレスバッファ16、制御信号バッファ17、制御回路18、Xデコーダ19、Yデコーダ20、センス回路21、データ入力回路22、データ出力バッファ23、データ入力バッファ24、及び、電源回路25等の半導体回路を含んで構成された部分が記録再生制御回路である。

0164

従って、本発明の不揮発性記憶回路は、例えばSi基板、ガラス基板などの半導体層上において、複数の第1導電体及び複数の第2導電体が、それぞれ、上述の記録再生制御回路に接続され、かつ、この記録再生制御回路が上述の回路入出力端子に接続された構成であると言える。

0165

本発明の上記不揮発性記憶回路を用いることにより、アドレスに対応して、本発明の不揮発性記憶素子に対する、情報の記録再生を実現することが可能となる。

0166

(不揮発性記憶素子の構成例2)
次に、図9、及び、図10は、本発明の不揮発性記憶素子の他の構成を示す平面図と断面図である。

0167

図1、及び、図2に示す不揮発性記憶素子においては、第1導電体3と第2導電体5との各交差位置において、第1導電体3と第2導電体5とが、一箇所のみで第3導電体6によって接続されていた。これに対し、図9、及び、図10に示す不揮発性記憶素子においては、第1導電体3と第2導電体5との各交差位置において、第1導電体3と第2導電体5とが、2箇所で、第3導電体6によって接続されている。

0168

このような構成の、不揮発性記憶素子は、図3、及び、図4に示す製造方法において、第3導電体6をエッチングする際のマスクであるフォトレジストパターン9を、図9に示す第3導電体6に対応するパターンとすることにより形成することができる。

0169

この構成においては、第1導電体3と第2導電体5とが、第2導電体5の両側で、第3導電体6により電気的に接続されていることにより、個々の不揮発性記憶素子の初期不良の数を低減することが可能となる。すなわち、不揮発性記憶素子の形成時に、塵埃等の欠陥が存在し、ある交差位置の一方の接続箇所における第3導電体6に電気的な接続が維持されないような事態が発生した場合においても、他方の接続箇所における第3導電体6において電気的な接続が維持されることにより、1箇所の接続不良のために不揮発性記憶素子全体が不良となることを回避することができる。

0170

なお、図9に示す構成の不揮発性記憶素子において、各交差位置において第2導電体5の両側に対して1箇所ずつ合計2箇所の接続箇所を設けるのみならず、片側に対して2箇所以上の接続箇所を設けてもよい。

0171

(不揮発性記憶回路の構成例1)
次に、本発明の不揮発性記憶回路のさらに具体的な実施形態について、図11から図20を用いて説明する。

0172

図11は、本発明の不揮発性記憶回路の一部を示す斜視図であり、アドレス入力端子12、制御信号入力端子13、電源端子14、及び、データ入出力端子15等で構成された回路入出力端子27と、アドレスバッファ16、制御信号バッファ17、制御回路18、Xデコーダ19、Yデコーダ20、センス回路21、データ入力回路22、データ出力バッファ23、データ入力バッファ24、及び、電源回路25等の半導体回路により構成された記録再生制御回路28とが、単結晶シリコンウエハーからなるSi基板26(半導体層)上に形成された構成となっている。

0173

図12は、図11に示すSi基板26上に形成された上記記録再生制御回路28の上に、本発明の不揮発性記憶素子29(図8に示す不揮発性記憶素子10に相当)を設けた構成の不揮発性記憶回路の斜視図である。ここで、記録再生制御回路28のXデコーダ19、及び、データ入力回路22等の入出力配線と、不揮発性記憶素子29の複数の第1導電体3、及び複数の第2導電体5とは、それぞれ、図示しない絶縁膜を介して、立体配線技術を用いて配線されている。

0174

ここで、上記記録再生制御回路28と上記不揮発性記憶素子29とを重ならないように設け、水平配線により配線することも可能である。しかし、この場合、Si基板26上に、記録再生制御回路28を形成する領域と不揮発性記憶素子29を形成する領域とを別々に設けることが必要となり、記憶容量が減少することになる。大きな記憶容量を実現するためには、図11、及び、図12に示すように、記録再生制御回路28と不揮発性記憶素子29とを重ねて配置し、図示しない絶縁膜を介して、立体配線技術を用いて配線することが望ましい。

0175

なお、図示しない上記絶縁膜は、記録再生制御回路28と不揮発性記憶素子29との電気的な干渉を避けるために設けるものであり、記録再生制御回路28と不揮発性記憶素子29との間で、絶縁不良が発生しないように設けられることが望ましい。

0176

また、上記説明においては、記録再生制御回路28として、Si基板上に設けた半導体回路により構成された記録再生制御回路28を用いたが、これに限られるものではない。

0177

例えば、図13、及び、図14に示すように、Si基板以外の基板30、例えば、ガラス基板やプラスチック基板上に半導体回路からなる記録再生制御回路33と回路入出力端子31とを設け、図11、及び、図12と同様にして、上記記録再生制御回路33上に、不揮発性記憶素子29を重ねて配置し、立体配線技術を用いて配線することが可能である。

0178

ここで、基板30としてガラス基板やプラスチック基板を用いる場合、半導体回路からなる上記記録再生制御回路33は、基板30上にスパッタリング法CVD法により形成された非晶質Si薄膜32(半導体層)を用いて構成することが可能である。非晶質Si薄膜には、半導体回路を形成することが可能である必要があり、その膜厚を50nm〜200nmとすることが望ましい。なお、左記の上限値、下限値はおよその目安である。

0179

しかし、半導体回路として非晶質Si薄膜を用いた場合、非晶質Si薄膜の電子移動度が小さいため、高速での記録再生制御が困難となる。本発明の不揮発性記憶回路に対して、映像情報等の情報を記録再生するためには、その記憶容量のみならず、高速での記録再生を実現することが重要な課題となる。

0180

従って、本発明の不揮発性記憶素子10に用いる記録再生制御回路33としては、上記非晶質Si薄膜32に対して、レーザビーム等のエネルギービーム照射して、上記非晶質Si薄膜32を多結晶化した領域に、上記記録再生制御回路33を設けることが望ましい。上記非晶質Si薄膜32が多結晶化されることにより、半導体回路における電子移動度が大きくなる。従って、記録再生制御回路の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。

0181

また、本実施例によれば、高価なSi基板を用いず、安価なガラス基板やプラスチック基板を使用することができるため、低価格な不揮発性記憶回路を提供することが可能である。さらに、プラスチック基板を用いることにより、割れによる破損を防止することが可能であり、ガラス基板に比べて、携帯性に優れた不揮発性記憶回路を提供することが可能である。

0182

(不揮発性記憶回路の構成例2)
次に、図15、及び、図16は、一つの基板30上に、複数の記録再生制御回路34と、それぞれの記録再生制御回路34に対応する複数の不揮発性記憶素子35とが設けられた構成を示している。ここで、基板30としては、図11、及び、図12に示すSi基板であっても良いが、不揮発性記憶回路の低価格化を実現するためには、図13、及び、図14と同様に、Si基板以外の基板を用いることが望ましい。

0183

また、図13、及び、図14の場合と同様に、レーザアニール処理により多結晶化された多結晶Siを用いて、記録再生制御回路34を形成することにより、記録再生制御回路の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。

0184

図15、及び、図16に示す不揮発性記憶回路においては、回路入出力端子31と、それぞれの記録再生制御回路34とが接続され、アドレス情報やデータ情報の授受が行われる。また、複数の上記記録再生制御回路34のそれぞれに対して、不揮発性記憶素子35が重ねて配置され、立体配線技術を用いて配線されている。

0185

図13、及び、図14に示す不揮発性記憶回路においては、基板上に一つの不揮発性記憶素子29が設けられた構成となっている。従って、不揮発性記憶素子29を構成する複数の第1導電体3及び複数の第2導電体5は、不揮発性記憶素子29の長さとほぼ同程度の長さを有することになる。ここで、複数の上記第1導電体3、もしくは、複数の上記第2導電体5の一箇所に、欠陥による断線、もしくは、短絡が発生した場合、断線の発生した導電体に接続された個々の不揮発性記憶素子(個々の交差位置に対応;単位記憶素子と呼ぶ)は、すべて欠陥素子となってしまう。すなわち、一箇所の欠陥が、極めて多くの欠陥素子を発生させることになる。

0186

これに対して、図15、及び、図16に示す不揮発性記憶回路においては、複数の不揮発性記憶素子35を、複数の記録再生制御回路34にそれぞれ接続することにより、欠陥素子の数を低減することが可能である。例えば、基板30のサイズが変わらないとすれば、図16の場合、図14の場合と比較して、不揮発性記憶素子35の1つ分の容量は小さくなるものの、それぞれの不揮発性記憶素子35が有する第1導電体3及び第2導電体5の長さを短くすることができる。このように、第1導電体3及び第2導電体5の長さが短くなると、一箇所の欠陥に起因する断線、もしくは、短絡により発生する欠陥素子の数を低減することが可能となる。

0187

(不揮発性記憶カードの構成例1)
図11から図16に示す本発明の不揮発性記憶回路を、回路基板上に配置し、回路入出力端子27,31を用いて、記録再生情報の入出力が可能な不揮発性記憶回路として用いることも可能であるが、大容量であり、かつ、低価格であるという特徴を生かして、可換型の不揮発性記憶回路とすることが可能である。

0188

すなわち、図17に示すように、本発明の不揮発性記憶回路を、カード状基板36の上に設け、不揮発性記憶カードとすることにより、大容量であり、かつ、低価格な記憶媒体を提供することができる。

0189

例えば、図17に示す不揮発性記憶カードは、回路入出力端子31に対して電気的に接触可能な接続ピンを有する記録再生装置に着脱可能に装着され、該記録再生装置が有する接続ピンを通じて、該不揮発性記憶カードと記録再生装置との間で、情報の記録再生が行われる。

0190

図17は、カード状基板36の上に、図12図14、もしくは、図16に示す不揮発性記憶回路を接着剤により貼り付けた構成であるが、カード状基板36の上に、直接、記録再生制御回路33,34、及び、不揮発性記憶素子29,35を設けることも可能である。

0191

(不揮発性記憶カードの構成例2)
次に、図18は、複数の不揮発性記憶回路がカード状基板36の上に積層された構成の不揮発性記憶カードを示している。ここでは、複数の不揮発性記憶回路の回路入出力端子31が積層方向に重ならないように、それぞれの不揮発性記憶回路が階段状に積層され、接着剤により張り合わせられている。

0192

該不揮発性記憶カードに対する記録再生は、記録再生装置に設けられた接続ピンを、露出した回路入出力端子31に対して同時にまたは選択的に電気的に接触させ、記録再生情報の入出力を行うことにより実現される。

0193

このように、複数の不揮発性記憶回路を積層して設けることにより、さらに大容量の記憶容量を有する不揮発性記憶カードを提供することが可能となる。

0194

しかしながら、上記不揮発性記憶カードにおいては、複数の回路入出力端子31のそれぞれに対して、アドレス情報や記録再生情報を入出力することが必要であり、記録再生装置の接続ピンの数が、不揮発性記憶回路の積層数に応じて増加し、かつ、記録再生装置の記録再生制御システムが複雑になるという問題が発生する。

0195

(不揮発性記憶カードの構成例3)
そこで、本構成例3では、入出力端子の数を増やすことなく、複数の不揮発記憶回路を積層することが可能な不揮発性記憶カードについて説明する。図19及び図20は、この不揮発性記憶カードについて説明する図である。

0196

本構成例3の不揮発性記憶カードは、図19に示すように、カード状基板36の上に、不揮発性記憶素子29と、図示しない記録再生制御回路と、外部入出力端子41と、上記外部入出力端子41に接続された記憶回路選択回路38とを有する第1の不揮発性記憶回路37が、接着剤によりカード状基板36の上に貼り付けられている。さらに、図20に示すように、上記第1の不揮発性記憶回路37及び記憶回路選択回路38の上に、複数の第2の不揮発性記憶回路39が、順次積層された構造となっている。

0197

上記複数の第2の不揮発性記憶回路39は、それぞれ、入出力端子40を有しており、該入出力端子40は、それぞれ、該不揮発性記憶回路39を貫通する孔を通じて、第1の不揮発性記憶回路37が有する記憶回路選択回路38に接続されている。

0198

記憶回路選択回路38は、外部入出力端子41から入力されたアドレス情報(第1の選択信号)に基づき、不揮発性記憶回路37,39から特定の不揮発性記憶回路を選択し、特定の不揮発性記憶回路に対する記録再生を実施することが可能である。

0199

さらに、記憶回路選択回路38には、上記外部出力端子41からもう一つのアドレス情報(第2の選択信号)が入力され、上記の選択された特定の不揮発性記憶回路において、活性化すべき(ONすべき)第1導電体3および第2導電体5を選択し、不揮発性記憶素子に対して記録再生を実施することが可能である。

0200

ここでは、第1の不揮発性記憶回路37として、外部入出力端子41と記憶回路選択回路38と不揮発性記憶素子29とを有する構成について記載しているが、第1の不揮発性記憶回路37として、外部入出力端子41と記憶回路選択回路38とのみを有する構成とすることも可能である。

0201

図21図22は、図20に示す不揮発性記憶カードの記録再生を実施する不揮発性記憶回路の概略ブロック図を示している。

0202

図21は、第1の不揮発性記憶回路37を示し、アドレス信号A0〜Ai(i:自然数)(第1の選択信号及び第2の選択信号)を受けるアドレス入力端子50と、外部から入力される、外部クロックCLK、Xアドレスストローブ信号XAS、Yアドレスストローブ信号YAS、ライトイネーブル信号WE、及び素子セレクト信号CS等を受ける制御信号入力端子51と、外部から電源電位VCC及び接地電位VSSをそれぞれ受ける電源端子52と、データD0〜Dj(j:自然数)(記録再生の情報信号)の入出力を行なうデータ入出力端子53とからなる上記外部入出力端子41とが設けられている。

0203

次に、外部入出力端子41は、記憶回路選択回路38へと接続されており、記憶回路選択回路38は、入力されたアドレス信号情報に応じて、選択すべき不揮発性記憶回路37または39を決定する。

0204

一方、図21及び図22に示すように、それぞれの不揮発性記憶回路37,39は、個々に、記憶回路選択回路38から送出されるアドレス信号A0〜Ai(i:自然数)を受けるアドレス入力端子60と、外部クロックCLK、Xアドレスストローブ信号XAS、Yアドレスストローブ信号YAS、ライトイネーブル信号WE、及び素子セレクト信号CS等を受ける制御信号入力端子61と、電源電位VCC及び接地電位VSSをそれぞれ受ける電源端子62と、データD0〜Dj(j:自然数)の入出力を行なうデータ入出力端子63とからなる上記入出力端子40を備えており、記憶回路選択回路38により決定された不揮発性記憶回路37,39の入出力端子40と外部入出力端子41との接続が、記憶回路選択回路38により行われる。

0205

上記入出力端子40から、それぞれの不揮発性記憶回路10への記録再生動作については、図8の場合と同様にして行われる。

0206

上記構成の不揮発性記憶カードにおいては、複数の不揮発性記憶回路が積層され、大容量の記憶容量を実現可能であるとともに、不揮発性記憶カードが有する外部入出力端子の数を必要最小限(記憶回路選択回路38の外部入出力端子41の数)とすることが可能である。従って、記録再生装置の入出力システムを簡略化でき、低価格な記録再生装置を提供することができる。

0207

また、上記実施形態においては、アドレスバッファ16、電源回路25、制御信号バッファ17、制御回路18、データ入力バッファ24、データ出力バッファ23が、それぞれの不揮発性記憶回路37,39に設けられた構成について説明したが、これらの回路(不揮発性記憶素子10のドライバ回路)を記憶回路選択回路38にまとめて設けると、個々の不揮発性記憶回路に含まれる記録再生制御回路の規模が小さくなり、不揮発性記憶回路の形成プロセスの簡略化と低コスト化を実現することができる。

0208

【実施例】
〔実施例1〕
本発明の実施例1として、図1及び図2に示す構成の不揮発性記憶素子を作製した。

0209

実施例1の不揮発性記憶素子は、半導体回路が設けられた単結晶Siからなる基板1上に、膜厚100nmのSiO2からなる絶縁膜2が形成され、その上に、幅が0.3μmであり、膜厚が100nmのAl配線からなる第1導電体3と第2導電体5とが、膜厚が100nmのSiO2からなる絶縁膜4を介して積層されている。そして、第1導電体3と第2導電体5とを、1箇所(各交差部分の片側)で電気的に接続する第3導電体6が設けられている。

0210

第3導電体5としては、Al薄膜を用い、その膜厚を50nmとし、その接続幅(第2導電体5の延伸方向と平行方向の幅)を0.2μmとした。

0211

次に、一本の第1導電体X4に、2.5Vの電圧を印加し、一本の第2導電体Y3を抵抗を介して接地することにより、第1導電体X4から第2導電体Y3へと電流を流した。その結果、第1導電体X4と第2導電体Y3とを接続する第3導電体6のみを溶断することができた。また、同様にして、第1導電体X7から第2導電体Y3へと電流を流すことにより、第1導電体X7と第2導電体Y3とを接続する第3導電体6のみを溶断することができた。

0212

次に、第2導電体Y3に、1.5Vの電圧を印加することにより、第2導電体Y3に接続された第3導電体5に、溶断の発生していない第1導電体X1,X2,X3,X5,X6,X8には、約1.5Vの電圧が誘起され、第3導電体5に溶断の発生している第1導電体X4,X7には、電圧が誘起されなかった。

0213

以上のことから、実施例1の不揮発性記憶素子においては、選択された1つの第1導電体3と、選択された1つの第2導電体5との間に電位差を設け、該第1導電体3と該第2導電体5とを接続する第3導電体6を溶断することにより、情報を記録することが可能であることが確認された。さらに、上記第1導電体3、もしくは、上記第2導電体5のいずれか一方の導電体に、上記第3導電体6における溶断が発生しない程度の電圧を印加し、他方の導電体の電位を検出することにより、上記第3導電体6における溶断の有無を判断し、情報を再生することが可能であることが確認された。

0214

次に、上記実施例と同じ構成の不揮発性記憶素子における第3導電体6の寸法を変更して、溶断の発生の有無を調査した結果、第3導電体6の幅を狭くし、第3導電体6の膜厚を薄くする程、第3導電体5の溶断に必要な電圧が小さくなることが確認された。また、第3導電体6の幅と膜厚を、第1導電体3及び第2導電体5と同一にすると、第3導電体6の溶断に必要となる電圧が高くなりすぎ、第1導電体3もしくは第2導電体5における溶断の発生が確認された。

0215

従って、第3導電体6の幅及び膜厚を、少なくとも、第1導電体2もしくは第2導電体4の幅及び膜厚よりも小さくすれば、第1導電体3、及び、第2導電体5に溶断を発生させることなく、第3導電体6のみを溶断することが可能であると言える。

0216

また、低消費電力を実現するためには、低電圧での第3導電体6の溶断が望ましい。そのためには、第3導電体6の幅を0.25μm以下または第3導電体6の膜厚を60nm以下とすることが望ましく、第3導電体6の幅および膜厚を、それぞれ0.25μm以下及び60nm以下とすることがさらに望ましい。

0217

一方、第3導電体6の幅及び膜厚を小さくし過ぎると、塵埃等の欠陥により発生するピンホールに起因して、未記録状態の第3導電体6において断線が発生することになる。未記録状態における初期断線を避けるためには、第3導電体6の幅を0.1μm以上または第3導電体6の膜厚を10nm以上とすることが望ましく、第3導電体6の幅及び膜厚を、それぞれ0.1μm以上及び10nm以上とすることがさらに望ましい。この場合でも、1%から2%の初期断線が存在するが、不揮発性記憶回路のトータル記憶容量を著しく低下させることはない。

0218

さらに、未記録状態における第3導電体6の断線を完全に避けるためには、第3導電体6の幅0.18μm以上または第3導電体6の膜厚を20nm以上とすることが望ましく、第3導電体6の幅及び膜厚を、それぞれ0.18μm以上及び20nm以上とすることがさらに望ましい。

0219

〔実施例2〕
本発明の実施例2として、図9及び図10に示す構成の不揮発性記憶素子を作製した。

0220

実施例2の不揮発性記憶素子は、実施例と同様に、幅が0.3μmであり、膜厚が100nmのAl配線からなる第1導電体3と第2導電体5とが、膜厚が100nmのSiO2からなる絶縁膜3を介して積層され、第1導電体3と第2導電体5とが、第3導電体6により2箇所(各交差部分の両側)で電気的に接続されている。

0221

第3導電体6は、第1導電体3及び第2導電体5と同じAlを用い、膜厚を15nmとし、第1導電体2及び第2導電体4の端部と接触する部分の幅を0.1μmとした。

0222

次に、一本の第1導電体X5に、2Vの電圧を印加し、一本の第2導電体Y3を抵抗を介して接地することにより、第1導電体X5から第2導電体Y3へと電流を流した。これによって、第1導電体X5と第2導電体Y3とを接続する第3導電体5のみを溶断することができた。また、同様にして、第1導電体X7から第2導電体Y3へと電流を流すことにより、第1導電体X7と第2導電体Y3とを接続する第3導電体6のみを溶断することができた。

0223

次に、第2導電体Y3に、2Vの電圧を印加することにより、交差する位置の第3導電体6に溶断の発生していない第1導電体X1,X2,X3,X4,X6,X8には、約2Vの電圧が誘起され、交差する位置の第3導電体5に溶断の発生している第1導電体X5,X7には、電圧が誘起されなかった。

0224

以上のことから、実施例2の不揮発性記憶素子においても、選択された1つの第1導電体3と、選択された1つの第2導電体5との間に電位差を設け、該第1導電体3と該第2導電体5とを接続する上記第3導電体6を溶断することにより、情報を記録することが可能であり、さらに、上記第1導電体3、もしくは、上記第2導電体5のいずれか一方の導電体に、上記第3導電体6における溶断が発生しない程度の電圧を印加し、他方の導電体の電位を検出することにより、上記第3導電体6における溶断の有無を判断し、情報を再生することが可能であることがわかる。

0225

第1導電体3と第2導電体5とを、片側1箇所のみで接続した実施例1において、未記録状態における初期断線を完全に避けるためには、第3導電体6の幅を0.18μm以上とし、第3導電体の膜厚を20nm以上とすることが望ましいことを説明した。これに対して、第1導電体2及び第2導電体5の両側の端部を接続した実施例2においては、第3導電体5の幅を0.15μmとし、膜厚を15nmとした場合においても、未記録状態における初期断線を完全に避けることができた。これは、第2導電体5の両側で接続することにより、片側で初期断線が発生しても、他方で接続が維持されたことにより、初期断線を抑制することができたことによるものである。

0226

このように、第2実施例においては、第1導電体3と第2導電体5とが、第2導電体5の両側2箇所で、電気的に接続されていることにより、初期断線による不揮発性記憶素子の初期不良を低減することができる。また、第3導電体6の膜厚を薄くすることが可能となり、第3導電体6の形成プロセス(成膜、エッチング)を簡略化できる。

0227

〔実施例3〕
本発明の実施例3として、実施例1と同一の構成の不揮発性記憶素子を、第1導電体3及び第2導電体5を構成する材料の融点よりも、融点の低い材料で形成された第3導電体6を用いて作製した。

0228

ここでは、第1導電体3及び第2導電体5として、融点が660℃のAlを用い、第3導電体5として、Al,Zn,Sn,Bi,AlZn合金,AlSn合金を用いた実施例について説明する。Zn,Sn,Bi,AlZn合金,AlSn合金の融点は、それぞれ、420℃,232℃,274℃,510℃,320℃であった。

0229

第1導電体3及び第2導電体5は、実施例1と同じく、その幅を0.3μmとし、その膜厚を100nmとした。また、各第3導電体6については、その幅を0.2μmとし、その膜厚を40nmとした。

0230

一本の第1導電体X4に、実施例1よりも低い1.8Vの電圧を印加し、一本の第2導電体Y3を抵抗を介して接地することにより、第1導電体X4から第2導電体Y3へと電流を流した。このときの第3導電体6の溶断発生について調べた結果、第3導電体6としてAlを用いた場合、実施例1と比較して印加する電圧が低いため、第3導電体6の溶断が発生しなかった。これに対して、第3導電体6としてZn,Sn,Bi,AlZn合金,AlSn合金を用いた場合、実施例1と比較して、印加する電圧が低いにもかかわらず、第3導電体6の溶断が発生した。

0231

従って、第3導電体6として、第1導電体3及び第2導電体5の融点よりも低い融点を有する材料を用いることにより、より低電圧での溶断、すなわち、記録が可能であることが確認された。

0232

また、同様な実験を、AlBi合金,ZnSn合金を用いて行った結果、同様に、低電圧での溶断が可能であることが確認された。

0233

次に、第1導電体3及び第2導電体5として、幅が0.3μmであり、膜厚が100nmのCu配線を用いた場合について、同様な検討を行った。

0234

第3導電体6としては、幅が0.2μmであり、膜厚が40nmであるAl,Zn,Sn,Bi,AlZn合金,AlSn合金を用い、第3導電体6において、確実に溶断が発生する印加電圧を調べた結果、第3導電体6の融点が低いほど、低電圧での溶断が実現可能であることを確認した。

発明を実施するための最良の形態

0235

本発明は上述した各実施形態および実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態および実施例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態および実施例についても本発明の技術的範囲に含まれる。

0236

本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを有し、第1導電体と第2導電体とが、該第1導電体と該第2導電体との間に形成された電位差によって溶断される第3導電体により電気的に接続されていることを特徴としている。

0237

それゆえ、各導電体を平面的ではなく、立体的に配置することができるので、第1導電体と第2導電体とを平面的に配置する構成と比較して、個々の不揮発性記憶素子の占有面積を小さくすることができる。従って、不揮発性記憶素子の単位面積あたりの記憶容量を増大させることができるので、記憶容量の大きなヒューズ型の不揮発性記憶素子を提供することができる。

0238

また、情報記録のために溶断される部分が第3導電体として、第1導電体および第2導電体とは別に設けられていることによって、第3導電体の素材選択や、パターン幅選択、あるいは膜厚選択の自由度が増すと共に、各導電体のパターン幅が互いに及ぼしあう制約が緩和される。また、第1導電体および第2導電体に積層構造を取らせたことにより、第1導電体および第2導電体の膜厚設定の自由度も増す。

0239

これにより、記憶容量をより増大させる設計や、不揮発性記憶素子の消費電力を下げる等の設計も容易になるという種々の効果を併せて奏する。

0240

また、本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された複数の第1導電体と複数の第2導電体と、第1導電体と第2導電体との間に与えた電位差によって溶断する第3導電体とを有し、該第1導電体と該第2導電体とがマトリクス状に互いに交差するように配置されており、第1導電体、絶縁膜および第2導電体からなる3層構造における、該第1導電体と該第2導電体との各交差位置において、該第1導電体及び該第2導電体の各外表面の少なくとも一部同士が、上記第3導電体により電気的に接続されていることを特徴としている。

0241

それゆえ、第1導電体と第2導電体とを特定することにより、記録再生を行うべき位置情報を特定することができるので、各交差位置に、1つの単位記憶素子が形成されているとみなせる。各交差位置では、第1導電体と第2導電体とに積層構造を取らせているので、単位記憶素子の占有面積を小さくすることができる。したがって、不揮発性記憶素子の記憶容量を上げることができる。

0242

また、第3導電体の素材選択や、各導電体のパターン幅または膜厚の設定に自由度が有るので、不揮発性記憶素子のさらなる大容量化と低消費電力化とを図ることができるという効果を併せて奏する。

0243

また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記各交差位置の少なくとも1箇所における第3導電体の切断により、情報が記録されていることを特徴としている。

0244

これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができる。

0245

また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第3導電体の幅が、上記第1導電体の幅、及び、上記第2導電体の幅よりも狭いことを特徴としている。

0246

それゆえ、配線パターンである第1導電体の幅と第2導電体の幅に対して、溶断部である第3導電体の幅を狭くして、第3導電体の抵抗を大きくすることが可能となる。従って、第1導電体と第2導電体との間に電位差を形成することにより、第1導電体と第2導電体とを接続する第3導電体に電流が流れ、抵抗の大きい第3導電体のみにおいて温度が上昇し、第3導電体のみを安定して溶断することが可能となり、不揮発性記憶素子の記録動作を安定化することができるというさらなる効果を奏する。

0247

また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第3導電体の膜厚が、上記第1導電体の膜厚、及び、上記第2導電体の膜厚よりも薄いことを特徴としている。

0248

それゆえ、配線パターンである第1導電体の膜厚と第2導電体の膜厚に対して、切断部である第3導電体の膜厚を薄くして、第3導電体の抵抗を大きくすることが可能となる。従って、第1導電体と第2導電体との間に電位差を形成することにより、第1導電体と第2導電体とを接続する第3導電体に電流が流れ、抵抗の大きい第3導電体のみにおいて温度が上昇し、第3導電体のみを安定して溶断することが可能となり、不揮発性記憶素子の記録動作を安定化することができるというさらなる効果を奏する。

0249

また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第3導電体の融点が、上記第1導電体の融点、及び、上記第2導電体の融点よりも低いことを特徴としている。

0250

それゆえ、より融点の低い材料を用いた第3導電体において、溶断が発生しやすくなり、第3導電体のみを安定して溶断することが可能となる。また、第3導電体を溶断するために、第1導電体及び第2導電体の間に設ける電位差を小さくすることもできる。この結果、安定した記録再生及び/または低消費電力を実現する不揮発性記憶素子を提供することができるというさらなる効果を奏する。

0251

また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、
上記第1導電体が、直線帯状であって互いに並列的に配置されており、上記第2導電体もまた、直線帯状であって互いに並列的に配置されていることを特徴としている。

0252

それゆえ、第1導電体及び第2導電体が、いずれも、直線帯状の導電体で構成され、屈曲部を有さないことにより、単位面積当たりにおける交差位置の数を、屈曲部を持つ構成に比べて増やすことができる。すなわち、交差位置に設けることが可能な第3導電体の数を増やすことができるので、不揮発性記憶素子の記憶容量をさらに増大させることができるというさらなる効果を奏する。

0253

また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第1導電体と第2導電体の各外表面を上記第3導電体により接続する箇所は、各交差位置毎に少なくとも2箇所有ることを特徴としている。

0254

それゆえ、上記第1導電体と第2導電体とが各交差位置毎に2箇所以上の部分で、該接続体により接続されていれば、一方の接続体が断線を発生した場合においても、他方の接続体が、第1導電体と第2導電体とを接続しているため、断線による初期不良素子を大幅に低減することができるというさらなる効果を奏する。

0255

また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記の不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。

0256

それゆえ、回路入出力端子から入力されるアドレス情報、及び、記録情報に基づいて、記録再生制御回路が、第1導電体、及び、第2導電体を選択し、その結果として選択された第3導電体に対し、情報の記録再生を実施することが可能となる。

0257

すなわち、本発明の不揮発性記憶回路においては、それぞれの第1導電体、及び、第2導電体を直接選択することなく、回路入出力端子に対して、アドレス情報と記録情報だけを入力することにより、記録再生を行うことができるので、不揮発性記憶回路としての利便性が格段に改善されるというさらなる効果を奏する。

0258

また、本発明に係る不揮発性記憶回路は、以上のように、上記構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。

0259

それゆえ、上記の効果に加えて、不揮発性記憶回路が、複数の不揮発性記憶素子に分割されることにより、個々の不揮発性記憶素子における配線長が、相対的に短くなり、一箇所の断線により失われる記録素子の数を低減することが可能となる。

0260

さらに、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有する構成とすることで、それぞれの記録再生制御回路に対して、配線の幅を相対的に広げることができる。従って、配線欠陥による記憶素子の損失を低減することも可能となるというさらなる効果を併せて奏する。

0261

また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Si層、基板上に設けられた多結晶Si層、もしくは、基板上に設けられた非晶質Si層を局所的に温度上昇させることにより作製された多結晶Si層のいずれかであることを特徴としている。

0262

それゆえ、上記の効果に加えて、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することが可能となるというさらなる効果を奏する。

0263

また、上記の効果に加えて、半導体層として上記多結晶Si層を用いることにより、高速記録再生可能な不揮発性記憶回路とすることができるというさらなる効果を併せて奏する。

0264

また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。

0265

それゆえ、上記記録再生制御回路上に、不揮発性記憶素子を立体的に設けることにより、基板上の面を有効に活用することが可能となり、不揮発性記憶回路の記憶容量をさらに増大させることができるという効果を奏する。

0266

さらに、複数の不揮発性記憶素子のそれぞれに対して、記録再生制御回路を有する場合においても、該記録再生制御回路の上に絶縁膜を形成し、該絶縁膜上に、対応する不揮発性記憶素子を設けることによっても、同様に、不揮発性記憶回路の記憶容量を増大させることができるというさらなる効果を奏する。

0267

また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。

0268

それゆえ、上記の効果に加えて、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができるというさらなる効果を奏する。

0269

また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。

0270

それゆえ、上記の効果に加えて、積層された複数の不揮発性記憶回路のそれぞれの素子入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となるので、高速な記録再生動作を実現することができるというさらなる効果を奏する。

0271

また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第1の選択信号と、選択された不揮発性記憶回路の活性化すべき第1導電体および第2導電体を選択する第2の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴としている。

0272

それゆえ、同じ外部入出力端子を介して、第1の選択信号、第2の選択信号および情報信号が記憶回路選択回路に入力され、これによって記録再生すべき不揮発性記憶回路中の記録再生すべき第3導電体を選択して、情報を記録することができる。従って、複数の不揮発性記憶回路が積層された不揮発性記憶回路において、外部入出力端子の数を低減することができる。すなわち、情報の記録再生を行うための入出力回路を簡素化することが可能となり、利便性に優れた不揮発性記憶回路を提供することができるというさらなる効果を奏する。

0273

また、本発明に係る不揮発性記憶カードは、以上のように、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。

0274

それゆえ、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することが可能であるという効果を奏する。

0275

また、本発明に係る記録再生装置は、以上のように、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。

発明の効果

0276

それゆえ、従来のハードディスク装置光ディスク装置に必要な、ディスク回転機構やヘッドアクセス機構等の可動部を有さず、記録再生に固定的なコネクタ等を適用することができるので、極めて信頼性の高い記録再生装置を実現することができるという効果を奏する。

図面の簡単な説明

0277

さらに、従来の記録再生装置として、半導体回路で構成された記憶素子(フラッシュメモリー等)を用いた記録再生装置があるが、複雑な半導体回路をSi基板上に形成することが必要であり、記録素子が高価なものとなり、動画等の情報を長時間にわたり記憶する素子としては不適格であった。これに対して、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第1導電体と第2導電体の交差点において、第1導電体の端部と第2導電体の端部とを接続する第3導電体を有するという、極めて簡単な構成により、情報の記録再生が可能であり、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。また、該不揮発性記憶素子、及び、該不揮発性記憶回路を積層して配置することにより、さらに大容量の不揮発性記憶素子を提供することが可能である。従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することが可能となるというさらなる効果を併せて奏する。

図1
本発明の不揮発性記憶素子の平面構成例を示す説明図である。
図2
図1に示す不揮発性記憶素子の断面の構成を、図1のA−A’線に沿って示す説明図である。
図3
(a)〜(c)は、本発明の不揮発性記憶素子の形成方法を示す工程説明図である。
図4
(a)〜(c)は、図3(a)〜(c)の工程に後続する工程を示す工程説明図である。
図5
本発明の不揮発性記憶素子の等価回路図である。
図6
本発明の不揮発性記憶素子の記録再生に使用する半導体回路の回路図である。
図7
上記半導体回路の記録状態を示す回路図である。
図8
本発明の不揮発性記憶回路の構成を示す概略ブロック図である。
図9
本発明の不揮発性記憶素子の他の平面構成例を示す説明図である。
図10
図9に示す不揮発性記憶素子の断面の構成を、図9のA−A’線に沿って示す説明図である。
図11
本発明の不揮発性記憶回路における基板面の構成を説明する模式的な斜視図である。
図12
本発明の不揮発性記憶回路の全体構成を示す模式的な斜視図である。
図13
本発明の不揮発性記憶回路における基板面の他の構成を説明する模式的な斜視図である。
図14
本発明の不揮発性記憶回路の他の全体構成を示す模式的な斜視図である。
図15
本発明の不揮発性記憶回路における基板面のさらに他の構成を説明する模式的な斜視図である。
図16
本発明の不揮発性記憶回路のさらに他の全体構成を示す模式的な斜視図である。
図17
本発明の不揮発性記憶カードの一構成例を示す模式的な斜視図である。
図18
本発明の不揮発性記憶カードの他の構成例を示す模式的な斜視図である。
図19
本発明の不揮発性記憶カードのさらに他の構成例の一部を示す模式的な斜視図である。
図20
本発明の不揮発性記憶カードのさらに他の全体構成を示す模式的な斜視図である。
図21
図20に示す不揮発性記憶カードの最下層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
図22
図20に示す不揮発性記憶カードの下から2層目以上の層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
図23
従来の不揮発性記憶素子の平面構成を示す説明図である。
【符号の説明】
1 基板
3 第1導電体
4絶縁膜
5 第2導電体
6 第3導電体
7、8絶縁体
9フォトレジストパターン
10、29 不揮発性記憶素子
11、37、39 不揮発性記憶回路
26 Si基板(半導体層)
27、31回路入出力端子
28、33、34記録再生制御回路
30 基板
32 非晶質Si薄膜(半導体層)
36カード状基板
38記憶回路選択回路
41 外部入出力端子

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