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技術 インダクタ素子のシミュレーション方法及びその等価回路

出願人 ルネサスエレクトロニクス株式会社
発明者 冨留宮正之
出願日 2003年1月28日 (18年0ヶ月経過) 出願番号 2003-019576
公開日 2004年8月19日 (16年6ヶ月経過) 公開番号 2004-235279
状態 未査定
技術分野 CAD 半導体集積回路 コア、コイル、磁石の製造 本体に特徴のある半導体装置
主要キーワード シミュレート値 超高周波領域 フィッティング誤差 理想トランス 電圧反射係数 グラウンド間 ミアンダ型 散乱行列
関連する未来課題
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図面 (12)

課題

周波数依存性が少なく、フィッティングを行う周波数の範囲内において誤差が少ないインダクタ素子シミュレーション方法及びその等価回路を提供する。

解決手段

第1の端子P1と第2の端子P2との間に、第1のインダクタL1及び第1の抵抗R1が相互に直列に接続されているインダクタ成分部1が接続され、ノードN1とグラウンドとの間にはノードN1側から順にキャパシタC1、基板抵抗R3及びR5が直列に接続され、ノードN2とグラウンドとの間にはノードN2側から順にキャパシタC2、基板抵抗R4及びR6が直列に接続され、第2のインダクタL2及び第2の抵抗R2が相互に直列に接続されている渦電流成分部2がノードN3及びノードN4に接続されている等価回路を使用してインダクタ素子のシミュレーションを行う。

概要

背景

近時、移動体通信需要の増大と共にマイクロ波集積回路(Microwave IntegratedCircuits:以下、MICという)及びモノリシックマイクロ波集積回路(Monolithic Microwave Integrated Circuits:以下、MMICという)等のICが盛んに製造されている。これらのICには、通常、スパイラルインダクタ等のインダクタ素子が形成されている。

概要

周波数依存性が少なく、フィッティングを行う周波数の範囲内において誤差が少ないインダクタ素子のシミュレーション方法及びその等価回路を提供する。第1の端子P1と第2の端子P2との間に、第1のインダクタL1及び第1の抵抗R1が相互に直列に接続されているインダクタ成分部1が接続され、ノードN1とグラウンドとの間にはノードN1側から順にキャパシタC1、基板抵抗R3及びR5が直列に接続され、ノードN2とグラウンドとの間にはノードN2側から順にキャパシタC2、基板抵抗R4及びR6が直列に接続され、第2のインダクタL2及び第2の抵抗R2が相互に直列に接続されている渦電流成分部2がノードN3及びノードN4に接続されている等価回路を使用してインダクタ素子のシミュレーションを行う。

目的

一般に、MIC又はMMIC等のICにインダクタ素子を形成する場合、目的とする

効果

実績

技術文献被引用数
4件
牽制数
3件

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請求項1

半導体基板上に形成されたインダクタ素子等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第2の抵抗及び前記グラウンド間の第1のノードと前記第3の抵抗及び前記グラウンド間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とするインダクタ素子のシミュレーション方法。

請求項2

前記等価回路が前記第2のインダクタと前記第2のノードとの間に接続された第4の抵抗を有することを特徴とする請求項1に記載のインダクタ素子のシミュレーション方法。

請求項3

前記等価回路が前記第1のノードと前記グラウンドとの間に接続された第5の抵抗と、前記第2のノードと前記グラウンドとの間に接続された第6の抵抗と、を有することを特徴とする請求項1又は2に記載のインダクタ素子のシミュレーション方法。

請求項4

半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第1のキャパシタ及び前記第2の抵抗間の第1のノードと前記第2のキャパシタ及び前記第3の抵抗間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とするインダクタ素子のシミュレーション方法。

請求項5

前記等価回路が前記第2のインダクタと前記第2のノードとの間に接続された第4の抵抗を有することを特徴とする請求項4に記載のインダクタ素子のシミュレーション方法。

請求項6

半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1のインダクタに並列に接続された第2のインダクタと、前記第1及び第2の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、一端がグラウンドに接続された第4の抵抗と、この第4の抵抗に並列に接続され前記第2のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第3のインダクタと、を有することを特徴とするインダクタ素子のシミュレーション方法。

請求項7

前記半導体基板上に形成されたインダクタ素子がスパイラルインダクタであることを特徴とする請求項1乃至6のいずれか1項に記載のインダクタ素子のシミュレーション方法。

請求項8

前記半導体基板上に形成されたインダクタ素子のSパラメータ実測値を求める工程と、前記等価回路を使用してシミュレートすることにより求めた前記インダクタ素子のSパラメータのシミュレート値と前記実測値との差が最小となるような前記等価回路における各パラメータの値を求める工程と、を有することを特徴とする請求項1乃至7のいずれか1項に記載のインダクタ素子のシミュレーション方法。

請求項9

半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第2の抵抗及び前記グラウンド間の第1のノードと前記第3の抵抗及び前記グラウンド間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とする等価回路。

請求項10

前記第2のインダクタと前記第2のノードとの間に第4の抵抗が接続されていることを特徴とする請求項9に記載の等価回路。

請求項11

前記第1のノードと前記グラウンドとの間に第5の抵抗が接続され、前記第2のノードと前記グラウンドとの間に第6の抵抗が接続されていることを特徴とする請求項9又は10に記載の等価回路。

請求項12

半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第1のキャパシタ及び前記第2の抵抗間の第1のノードと前記第2のキャパシタ及び前記第3の抵抗間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とする等価回路。

請求項13

前記第2のインダクタと前記第2のノードとの間に第4の抵抗が接続されていることを特徴とする請求項12に記載の等価回路。

請求項14

半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1のインダクタに並列に接続された第2のインダクタと、前記第1及び第2の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、一端がグラウンドに接続された第4の抵抗と、この第4の抵抗に並列に接続され前記第2のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第3のインダクタと、を有することを特徴とする等価回路。

技術分野

0001

本発明は高周波デバイスにおけるインダクタ素子シミュレーション方法及びその等価回路に関し、特に半導体基板上に形成されたスパイラルインダクタのシミュレーション方法及びその等価回路に関する。

0002

近時、移動体通信需要の増大と共にマイクロ波集積回路(Microwave IntegratedCircuits:以下、MICという)及びモノリシックマイクロ波集積回路(Monolithic Microwave Integrated Circuits:以下、MMICという)等のICが盛んに製造されている。これらのICには、通常、スパイラルインダクタ等のインダクタ素子が形成されている。

0003

図8はIC上に形成されたスパイラルインダクタの形状を示す平面図であり、図9はそのA−A線による断面図である。MIC及びMMIC等のICは、図9に示すように、トランジスタ13等が形成された半導体基板12上に、絶縁膜16及び配線15からなる配線層14が複数層積層された構造を有し、スパイラルインダクタ11は、一般に、基板12との間に生じる容量による損失及び直列抵抗を低減し、Q値を向上させるため、最上層の配線層14に設けられ、膜厚が厚い配線を使用して形成される。スパイラルインダクタ11は、例えば、下地層17、本体層18及びキャップ層19の順に積層された3層構造からなり、本体層18は、例えば、銅又はアルミニウム等の導電率が高い金属材料により形成される。

0004

一般に、MIC又はMMIC等のICにインダクタ素子を形成する場合、目的とする回路適合するインダクタ素子の設計、又は使用予定のインダクタ素子における寄生抵抗及び基板との間の寄生容量等の特性を評価するため、インダクタ素子を等価回路によりモデリングし、その特性についてのシミュレーションを行う。前記シミュレーションの結果と実測値との誤差を少なくするためには、インダクタ素子を的確にモデリングしなければならない。特に、シリコン基板等の半導体基板上にスパイラルインダクタを形成する場合には、半導体基板が導電体としての特性を有するため、シミュレーションに使用する等価回路はより複雑になる。

0005

図10は従来のインダクタ素子のシミュレーション方法で使用されている等価回路を示す回路図である。従来の等価回路は、図10に示すように、第1の端子P11と第2の端子P12との間に、インダクタ素子を表すインダクタ成分部20が接続されている。このインダクタ成分部20は、インダクタンスを示す第1のインダクタL11及び前記インダクタ素子の抵抗成分を示す第1の抵抗R11が相互に直列に接続されて構成されている。また、第1の端子P11とインダクタ成分部20との間のノードN11とグラウンドとの間には、ノードN11側から順に、スパイラルインダクタ11と基板12(図9参照)との間に生じる寄生容量C11及び基板12の誘電損失に相当する抵抗R12が夫々直列に接続されている。同様に、第2の端子P12とインダクタ成分部20との間のノードN12とグラウンドとの間には、ノードN12側から順に、スパイラルインダクタ11と基板12との間に生じる寄生容量C12及び基板12の誘電損失に相当する抵抗R13が夫々直列に接続されている。

0006

従来のシミュレーション方法においては、図10に示す等価回路を使用して目的とする周波数及びそれに前後する範囲の周波数におけるSパラメータの値を計算する。そして、図8及び9に示すようなインダクタ素子を実際に作製してSパラメータの値を測定し、その値とシミュレーションにより求めた値との差が最小となるように、前記等価回路におけるパラメータの値を調節し、フィッティングを行うことにより、各パラメータの値を求めている(特許文献1:特開2000−28662号公報)。

0007

マイクロ波のような超高周波領域においては、通常、電磁波の入射量及び反射量等によりその回路の特性を規定する散乱パラメータ(Sパラメータ)が使用される。例えば、インダクタ素子のように、2つの端子を有する回路の散乱行列(Sij)は、第1の端子における入射波及び反射波を夫々a1及びb1とし、第2の端子における入射波及び反射波を夫々a2及びb2とすると、下記数式1により定義される。

0008

【数1】

0009

特許文献1のシミュレーション方法においては、第1の端子及び第2の端子における電圧反射係数Γinから第1及び第2のインピーダンスを求めている。先ず、第1の端子を特性インピーダンスZ0に接続し、第1の入力インピーダンスZ1を下記数式2及び3に従い計算し、第2の入力インピーダンスZ2を下記数式4及び5に従って計算することにより、等価回路の回路定数を定める。

0010

【数2】

0011

【数3】

0012

【数4】

0013

【数5】

背景技術

0014

【特許文献1】
特開2000−28662号公報 (第2−7頁、第6図)

0015

しかしながら、インダクタ素子のシミュレーションにおいては、使用した等価回路が実際のインダクタ素子の特性を的確にモデリングしていないと、シミュレーションにより求めたSパラメータの値と、実測されたSパラメータの値とが精度良く一致しない。図10に示す等価回路を使用する従来のインダクタ素子のシミュレーション方法においては、誤差の大きさに周波数依存性があり、入力する信号の周波数によっては誤差が極めて大きくなってしまうという問題がある。

発明が解決しようとする課題

0016

本発明はかかる問題点に鑑みてなされたものであって、周波数依存性が少なく、フィッティングを行う周波数の範囲内において誤差が少ないインダクタ素子のシミュレーション方法及びその等価回路を提供することを目的とする。

0017

本願第1発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第2の抵抗及び前記グラウンド間の第1のノードと前記第3の抵抗及び前記グラウンド間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とする。

0018

本発明においては、半導体基板上に形成されたインダクタ素子のシミュレーションにおいて、前記インダクタ素子を表す等価回路に、基板に発生する渦電流による損失を示す因子を加えることにより、モデリング精度を高め、シミュレーション結果と実測値との誤差を低減することができる。

0019

前記等価回路は、前記第2のインダクタと前記第2のノードとの間に接続された第4の抵抗を有していてもよい。

0020

また、前記等価回路は、前記第1のノードと前記グラウンドとの間に接続された第5の抵抗と、前記第2のノードと前記グラウンドとの間に接続された第6の抵抗と、を有していてもよい。

0021

本願第2発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第1のキャパシタ及び前記第2の抵抗間の第1のノードと前記第2のキャパシタ及び前記第3の抵抗間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とする。

0022

前記等価回路は、前記第2のインダクタと前記第2のノードとの間に接続された第4の抵抗を有していてもよい。

0023

本願第3発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1のインダクタに並列に接続された第2のインダクタと、前記第1及び第2の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、一端がグラウンドに接続された第4の抵抗と、この第4の抵抗に並列に接続され前記第2のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第3のインダクタと、を有することを特徴とする。

0024

前記半導体基板上に形成されたインダクタ素子はスパイラルインダクタであることが好ましい。

0025

また、前記インダクタ素子のシミュレーション方法は、前記半導体基板上に形成されたインダクタ素子のSパラメータの実測値を求める工程と、前記等価回路を使用してシミュレートすることにより求めた前記インダクタ素子のSパラメータのシミュレート値と前記実測値との差が最小となるような前記等価回路における各パラメータの値を求める工程と、を有することが好ましい。

0026

即ち、本発明のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路によりモデリングし、この等価回路を使用して算出したSパラメータの値と前記インダクタ素子のSパラメータの実測値との差が最小になるようにフィッティングを行い、前記等価回路における各パラメータを求めるものである。

0027

本願第4発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第2の抵抗及び前記グラウンド間の第1のノードと前記第3の抵抗及び前記グラウンド間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とする。

0028

前記等価回路においては、前記第2のインダクタと前記第2のノードとの間に第4の抵抗が接続されていてもよい。

0029

前記等価回路においては、更に、前記第1のノードと前記グラウンドとの間に第5の抵抗が接続され、前記第2のノードと前記グラウンドとの間に第6の抵抗が接続されていてもよい。

0030

本願第5発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1及び第2の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、前記第1のキャパシタ及び前記第2の抵抗間の第1のノードと前記第2のキャパシタ及び前記第3の抵抗間の第2のノードとの間に接続され前記第1のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第2のインダクタと、を有することを特徴とする。

0031

前記等価回路においては、前記第2のインダクタと前記第2のノードとの間に第4の抵抗が接続されていてもよい。

課題を解決するための手段

0032

本願第6発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第1及び第2の端子と、この第1及び第2の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第1のインダクタ及び前記インダクタ素子の抵抗成分を示す第1の抵抗と、前記第1のインダクタに並列に接続された第2のインダクタと、前記第1及び第2の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第1及び第2のキャパシタと、この第1及び第2のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第2及び第3の抵抗と、一端がグラウンドに接続された第4の抵抗と、この第4の抵抗に並列に接続され前記第2のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第3のインダクタと、を有することを特徴とする。

0033

以下、本発明の実施の形態に係るインダクタ素子のシミュレーション方法及びその等価回路について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態においてシミュレーションの対象とするインダクタ素子は、図8及び9に示すように、トランジスタ13等が形成された半導体基板12上に、絶縁膜16及び配線15からなる配線層14が複数層積層された構造を有するIC上に形成されたスパイラルインダクタ11である。このスパイラルインダクタ11は、基板12との間に生じる寄生容量による損失及び直列抵抗を低減し、Q値を向上させるため、最上層の配線層14に設けられ、膜厚が厚い配線を使用して形成されている。また、スパイラルインダクタ11は、下地層17、本体層18及びキャップ層19の順に積層された3層構造であり、本体層18は、例えば、銅又はアルミニウム等の導電率が高い金属材料により形成されている。

0034

シリコン等からなる半導体基板12上にスパイラルインダクタ11を形成して動作させた場合、スパイラルインダクタ11と基板12との相互作用により、基板12には渦電流が生じる。しかしながら、図10に示す従来のシミュレーションで使用されている等価回路においては、基板12に生じる渦電流による損失が考慮されていないため、シミュレーションの結果と実測値との間に誤差が生じる。そこで、本発明の第1実施形態に係るインダクタのシミュレーション方法においては、基板12に生じる渦電流による損失を考慮し、以下に示す等価回路を使用する。

0035

図1は、本発明の第1実施形態に係るインダクタ素子のシミュレーション方法において使用する等価回路を示す回路図である。本実施形態の等価回路は、第1の端子P1と第2の端子P2との間に、スパイラルインダクタ11を表すインダクタ成分部1が接続されている。インダクタ成分部1は、スパイラルインダクタ11のインダクタンスを示す第1のインダクタL1、及びスパイラルインダクタ11の抵抗成分を示す第1の抵抗R1が、相互に直列に接続されて構成されている。また、第1の端子P1とインダクタ成分部1との間のノードN1とグラウンドとの間には、ノードN1側から順に、スパイラルインダクタ11と基板12との間に生じる寄生容量に相当するキャパシタC1、基板12の誘電損失に相当する抵抗R3及びR5が直列に接続されている。同様に、第2の端子P2とインダクタ成分部1との間のノードN2とグラウンドとの間には、ノードN2側から順に、スパイラルインダクタ11と基板12との間に生じる寄生容量に相当するキャパシタC2、基板12の誘電損失に相当する抵抗R4及びR6が直列に接続されている。更に、本実施形態の等価回路においては、基板抵抗R3と基板抵抗R5との間のノードN3、及び基板抵抗R4と基板抵抗R6との間のノードN4に、基板12において発生する渦電流を表す渦電流成分部2が接続されている。渦電流成分部2は、渦電流のインダクタンスを示す第2のインダクタL2及び渦電流の抵抗成分を示す第2の抵抗R2が相互に直列に接続されて構成されている。

0036

本実施形態の等価回路においては、スパイラルインダクタ11のインダクタンスを示す第1のインダクタL1と、基板12に生じる渦電流のインダクタンスを示す第2のインダクタL2とは相互インダクタンスを有し、その相互作用の大きさは結合係数kで表される。

0037

本実施形態のシミュレーション方法においては、先ず、図8及び9に示すスパイラルインダクタ11のSパラメータの値を測定する。次に、図1に示す等価回路を使用して、第1のインダクタL1におけるインダクタンスl1、第2のインダクタL2におけるインダクタンスl2、第1の抵抗R1における抵抗値r1、第2の抵抗R2における抵抗値r2、基板抵抗R3、R4、R5及びR6における抵抗値r3、r4、r5及びr6、キャパシタC1及びC2におけるキャパシタンスc1及びc2並びに結合係数kをパラメータとして計算を行い、この計算により算出されるSパラメータの値と実測したSパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図1に示す等価回路に代入してシミュレーションを完了する。ICの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、IC全体の動作を検証する。

0038

上述のシミュレーション方法においては、半導体基板に発生する渦電流の影響を、第2のインダクタL2及び第2の抵抗R2として等価回路に反映しているため、低周波から高周波にわたり、実際のインダクタ素子の特性を反映した高精度のモデリングが可能になり、従来のシミュレーション方法と比べ、シミュレーション結果と実測値の誤差を小さくすることができる。

0039

なお、抵抗値r2が十分に小さく、r2を0にしてもインダクタモデル全体のシミュレーション結果に対する影響が十分小さい場合は、図1に示す等価回路において、抵抗R2を省略してもよい。

0040

次に、本発明の第2実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第1実施形態と同様に、図8及び9に示すスパイラルインダクタ11をシミュレーションの対象としている。また、本実施形態のシミュレーション方法において使用する等価回路は、前記第1実施形態の等価回路において基板抵抗R5及びR6における抵抗値が0である場合を示すものである。図2は、本発明の第2実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第2のインダクタL2及び第2の抵抗R2が相互に直列に接続されて構成されている渦電流成分部2が、基板抵抗R3とグラウンドとの間のノードN3及び基板抵抗R4とグラウンドの間のノードN4に接続されている。本実施形態の等価回路における上記以外の構成は、前記第1実施形態と同様である。

0041

また、本実施形態の等価回路においても、スパイラルインダクタ11のインダクタンスを示す第1のインダクタL1と、基板12に生じる渦電流のインダクタンスを示す第2のインダクタL2とは相互インダクタンスを有し、その相互作用の大きさは結合係数kで表される。

0042

本実施形態のシミュレーション方法においては、先ず、図8及び9に示すスパイラルインダクタ11のSパラメータの値を測定する。次に、図2に示す等価回路を使用して、第1のインダクタL1におけるインダクタンスl1、第2のインダクタL2におけるインダクタンスl2、第1の抵抗R1における抵抗値r1、第2の抵抗R2における抵抗値r2、基板抵抗R3及びR4における抵抗値r3及びr4、キャパシタC1及びC2におけるキャパシタンスc1及びc2並びに結合係数kをパラメータとして計算を行い、Sパラメータの計算値と実測値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図2に示す等価回路に代入してシミュレーションを完了する。ICの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、IC全体の動作を検証する。

0043

上述のシミュレーション方法においては、前記第1実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実際のスパイラルインダクタの特性を反映した高精度のモデリングが可能になり、従来のシミュレーション方法に比べ、シミュレーション結果と実測値との誤差を小さくすることができる。更に、前記第1実施形態と比べ、基板抵抗に関するパラメータが少ないため、計算を簡略化することができる。

0044

次に、本発明の第3実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第1実施形態と同様に、図8及び9に示すスパイラルインダクタ11をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第1実施形態の等価回路において基板抵抗R3及びR4における抵抗値が0である場合を示すものである。図3は、本発明の第3実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第2のインダクタL2及び第2の抵抗R2が相互に直列に接続されて構成されている渦電流成分部2が、基板抵抗R5とキャパシタC1との間のノードN3、及び基板抵抗R6とキャパシタC2との間のノードN4に接続されている。本実施形態の等価回路における上記以外の構成は、前記第1実施形態と同様である。

0045

また、本実施形態の等価回路においても、スパイラルインダクタ11のインダクタンスを示す第1のインダクタL1と、基板12に生じる渦電流のインダクタンスを示す第2のインダクタL2とは相互インダクタンスを有し、その相互作用の大きさは結合係数kで表される。

0046

本実施形態のシミュレーション方法においては、先ず、図8及び9に示すスパイラルインダクタ11のSパラメータの値を測定する。次に、図3に示す等価回路を使用して、第1のインダクタL1におけるインダクタンスl1、第2のインダクタL2におけるインダクタンスl2、第1の抵抗R1における抵抗値r1、第2の抵抗R2における抵抗値r2、基板抵抗R5及びR6における抵抗値r5及びr6、キャパシタC1及びC2におけるキャパシタンスc1及びc2並びに結合係数kをパラメータとして計算を行い、Sパラメータの実測値と計算値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図3に示す等価回路に代入してシミュレーションを完了する。ICの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、IC全体の動作を検証する。

0047

上述のシミュレーション方法においては、前記第1及び第2実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、従来のシミュレーション方法に比べ、シミュレーション結果と実測値との誤差を小さくすることができる。更に、前記第1実施形態と比較して、基板抵抗に関するパラメータが少ないため、計算を簡略化することができる。

0048

次に、本発明の第4実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第1実施形態と同様に、図8及び9に示すスパイラルインダクタ11をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第2実施形態の等価回路において、更に渦電流成分部2における第2の抵抗R2における抵抗値が0である場合を示すものであり、渦電流成分部2は、第2のインダクタL2のみで構成されている。図4は本発明の第4実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路における渦電流成分部2(第2のインダクタL2)は、基板抵抗R3とグラウンドとの間のノードN3、及び基板抵抗R4とグラウンドとの間のノードN4に接続されている。本実施形態の等価回路における上記以外の構成は、前記第2実施形態と同様である。

0049

また、本実施形態の等価回路においても、スパイラルインダクタ11のインダクタンスを示す第1のインダクタL1と、基板12に生じる渦電流のインダクタンスを示す第2のインダクタL2とは相互インダクタンスを有し、その相互作用の大きさは結合係数kで表される。

0050

本実施形態のシミュレーション方法においては、先ず、図8及び9に示すスパイラルインダクタ11のSパラメータの値を測定する。次に、図4に示す等価回路を使用して、第1のインダクタL1におけるインダクタンスl1、第2のインダクタL2におけるインダクタンスl2、第1の抵抗R1における抵抗値r1、基板抵抗R3及びR4における抵抗値r3及びr4、キャパシタC1及びC2におけるキャパシタンスc1及びc2並びに結合係数kをパラメータとして計算を行い、Sパラメータの計算値と実測値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図4に示す等価回路に代入してシミュレーションを完了する。ICの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、IC全体の動作を検証する。

0051

上述のシミュレーション方法においては、前述の第1乃至第3実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、従来のシミュレーション方法と比べ、シミュレーション結果と実測値との誤差を小さくすることができる。また、前記第2実施形態に比べ、基板抵抗に関するパラメータが少ないため、計算をより簡略化することができる。

0052

次に、本発明の第5実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第1実施形態と同様に、図8及び9に示すスパイラルインダクタ11をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第3実施形態の等価回路において、更に第2の抵抗R2における抵抗値が0である場合を示すものであり、前記第4実施形態と同様に渦電流成分部2は、第2のインダクタL2のみで構成されている。図5は、本発明の第5実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、渦電流成分部2(第2のインダクタL2)は、基板抵抗R5とキャパシタC1との間のノードN3、及び基板抵抗R6とキャパシタC2との間のノードN4に接続されている。本実施形態の等価回路における上記以外の構成は、前記第3実施形態と同様である。

0053

また、本実施形態の等価回路においても、スパイラルインダクタ11のインダクタンスを示す第1のインダクタL1と、基板12に生じる渦電流のインダクタンスを示す第2のインダクタL2とは相互インダクタンスを有し、その相互作用の大きさは結合係数kで表される。

0054

本実施形態のシミュレーション方法においては、先ず、図8及び9に示すスパイラルインダクタ11のSパラメータの値を測定する。次に、図5に示す等価回路を使用して、第1のインダクタL1におけるインダクタンスl1、第2のインダクタL2におけるインダクタンスl2、第1の抵抗R1における抵抗値r1、基板抵抗R5及びR6における抵抗値r5及びr6、キャパシタC1及びC2におけるキャパシタンスc1及びc2並びに結合係数kをパラメータとして計算を行い、実測したSパラメータの値と計算により求めたSパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図5に示す等価回路に代入してシミュレーションを完了する。ICの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、IC全体の動作を検証する。

0055

上述のシミュレーション方法においては、前述の第1乃至第4実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しており、低周波から高周波にわたって高精度のモデリングが可能になり、従来のシミュレーション方法と比べて、シミュレーション結果の実測値に対する誤差を小さくすることができる。更に、前記第3実施形態と比べ、基板抵抗に関するパラメータが少ないため、計算をより簡略化することができる。

0056

次に、本発明の第6実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第1実施形態と同様に、図8及び9に示すスパイラルインダクタ11をシミュレーションの対象としている。図6は、本発明の第6実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第1の端子P1と第2の端子P2との間に、スパイラルインダクタ11を表すインダクタ成分部1が接続されている。インダクタ成分部1は、スパイラルインダクタ11の自己インダクタンスを示す第1のインダクタL1とスパイラルインダクタの抵抗成分を示す第1の抵抗R1とが相互に直列に接続され、この第1のインダクタL1と抵抗値が0である理想インダクタL3とが並列に接続されて構成されている。

0057

また、第1の端子P1とインダクタ成分部1との間のノードN1とグラウンドとの間には、ノードN1側から順に、スパイラルインダクタ11と基板12との間に生じる寄生容量を示すキャパシタC1及び基板12の誘電損失に相当する抵抗R3が直列に接続されている。同様に、第2の端子P2とインダクタ成分部1との間のノードN2とグラウンドとの間には、ノードN2側から順に、スパイラルインダクタ11と基板12との間に生じる寄生容量を示すキャパシタC2及び基板12の誘電損失に相当する抵抗R4が直列に接続されている。更に、本実施形態の等価回路においては、グラウンドに基板12において発生する渦電流を表す渦電流成分部2が接続されている。渦電流成分部2は、独立した閉回路であり、第2のインダクタL2及び第2の抵抗R2が並列に接続されて構成されている。

0058

このような等価回路においては、理想インダクタL3と渦電流のインダクタンスを示す第2のインダクタL2とが理想トランスとして作用し、第2のインダクタL2と理想インダクタL3とが相互インダクタンスを有する。その相互作用の大きさは結合係数kで表される。

0059

本実施形態のシミュレーション方法においては、先ず、図8及び9に示すスパイラルインダクタ11のSパラメータの値を測定する。次に、図6に示す等価回路を使用して、第1のインダクタL1におけるインダクタンスl1、第2のインダクタL2におけるインダクタンスl2、理想インダクタL3におけるインダクタンスl3、第1の抵抗R1における抵抗値r1、第2の抵抗における抵抗値r2、基板抵抗R3及びR4における抵抗値r3及びr4、キャパシタC1及びC2におけるキャパシタンスc1及びc2並びに第2のインダクタL2と理想インダクタL3との相互インダクタンスの大きさを示す結合係数kをパラメータとして計算を行い、計算により求めたSパラメータの値と実測したSパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図6に示す等価回路に代入してシミュレーションを完了する。ICの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、IC全体の動作を検証する。

0060

上述のシミュレーション方法においては、上述の第1乃至第5実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実際のインダクタ素子の特性を反映した高精度のモデリングが可能となる。この結果、従来のシミュレーション方法と比べて、シミュレーション結果と実測値の誤差を小さくすることができる。更に、本実施形態のシミュレーション方法においては、スパイラルインダクタ11の自己インダクタンスを示す第1のインダクタL1と理想インダクタL3とでスパイラルインダクタ11のインダクタンスを示し、渦電流のインダクタンスを示す第2のインダクタL2と理想インダクタL3とが相互インダクタンスを有する構成の等価回路を使用するため、モデリングの精度がより向上する。

0061

なお、前述の第1乃至第6の各実施形態においては、図8及び9に示すスパイラルインダクタを例に説明したが、本発明の対象とするインダクタ素子は、このような巻き数及び形状を有するスパイラルインダクタに限定するものではなく、その巻き数は1回巻き以上であれば何回巻きでもよく、形状も四角形だけでなく、八角形又は円形等でもよい。また、本発明はスパイラルインダクタ以外のインダクタ素子、例えば、ミアンダ型のインダクタ素子等にも適用することができる。

0062

【実施例】
以下、本発明の実施例として、前述の等価回路を使用してシミュレーションを行い、その誤差と従来の等価回路を使用したシミュレーションにおける誤差とを比較して、本発明の効果について具体的に説明する。

0063

本実施例においては、図8及び9に示す構造を有し、DC値で17nHのスパイラルインダクタを使用した。その寸法を表1に示す。なお、図8及び9には巻き数が3回のスパイラルインダクタを示したが、表1に示すように、本実施例において使用したスパイラルインダクタの巻き数は10回である。また、図9にはトランジスタ13及び配線15を示しているが、本実施例のシミュレーションにおいてはこれらは設けなかった。

0064

【表1】

0065

本実施例においては、先ず、ネットワークアナライザにより、表1に示すスパイラルインダクタの100MHz乃至2.7GHzにおけるSパラメータの値を測定した。次に、前記第5実施形態で述べた図5に示す等価回路を使用し、この等価回路のSパラメータの値と実測したSパラメータの値との差が最小になるような回路パラメータ(l1、l2、r1、r5、r6、c1、c2及びk)の値をフィッティングにより求めた。その結果を表2に示す。また、図7横軸に入力する電磁波の周波数をとり、縦軸にSパラメータにおける実数部及び虚数部夫々の計算値と実測値との差をとり、本実施例のシミュレーション方法において各パラメータが表2に示す値のときのフィッティング誤差の周波数依存性を示すグラフ図である。数式1に示すSパラメータ(S11、S12、S21及びS22)は、夫々実数部と虚数部を持つ。図7においては、S11、S12、S21及びS22の値を夫々実数部と虚数部とに分けて示しており、例えば、S11(実)はS11の実数部を示し、S11(虚)はS11の虚数部を示す。

0066

【表2】

0067

次に、比較例として、図10に示す従来の等価回路を使用して、前記実施例で使用したスパイラルインダクタのシミュレーションを行った。本比較例においては、使用する等価回路以外は前記実施例と同様の方法で行った。図11は横軸に入力する電磁波の周波数をとり、縦軸にSパラメータにおける実数部及び虚数部夫々の計算値と実測値との差をとり、本比較例におけるシミュレーション結果と実測値との誤差の周波数依存性を示すグラフ図である。

発明を実施するための最良の形態

0068

従来の等価回路を使用したシミュレーション結果は、図11に示すように、周波数により誤差の値にばらつきがみられ、特に、GHz帯における誤差が大きく、2.5GHz以上の周波数においては、フィッティング誤差が0.040を超えていた。一方、本実施例のシミュレーション方法においては、図7に示すように、フィッティング誤差は最大でも0.035であり、シミュレーションと実測値との差を低減することができた。更に、周波数による誤差のばらつきも少なく、フィッティング誤差の周波数依存性を低減することができた。

図面の簡単な説明

0069

以上詳述したように、本発明によれば、半導体基板上の金属配線により形成されたインダクタ素子のシミュレーション方法において、前記インダクタ素子を表す等価回路に、前記基板に発生する渦電流の影響を反映させるために、前記インダクタ素子を示すインダクタとの間に相互インダクタンスを有するインダクタを加え、この等価回路を使用してシミュレーションを行うことにより、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、シミュレーション結果と実測値の誤差を小さくすることができる。

図1
本発明の第1実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
図2
本発明の第2実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
図3
本発明の第3実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
図4
本発明の第4実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
図5
本発明の第5実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
図6
本発明の第6実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
図7
本発明の実施例におけるシミュレーション結果から求めたSパラメータの値と実測値とのフィッティング誤差を示すグラフ図である。
図8
半導体集積回路上に形成されたスパイラルインダクタの形状を示す平面図である。
図9
図8に示すA−A線による断面図である。
図10
従来のインダクタ素子をモデリングした等価回路を示す回路図である。
図11
従来の等価回路を使用したシミュレーション結果から求めたSパラメータの値と実測値とのフィッティング誤差を示すグラフ図である。
【符号の説明】
1、20;インダクタ成分部
2;渦電流成分部
11;スパイラルインダクタ
12;基板
13;トランジスタ
14;配線層
15;配線
16;絶縁膜
17;下地層
18;本体層
19;キャップ層
C1、C2、C11、C12;キャパシタ
L1、L2、L3、L11;インダクタ
N1、N2、N3、N4、N11、N12;ノード
P1、P2、P11、P12;端子
R1、R2、R3、R4、R5、R6、R11、R12、R13;抵抗

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