図面 (/)

技術 半導体集積回路のテスト容易化設計方法および装置

出願人 パナソニック株式会社
発明者 東健一郎
出願日 2002年12月6日 (18年0ヶ月経過) 出願番号 2002-354934
公開日 2004年7月2日 (16年5ヶ月経過) 公開番号 2004-185550
状態 拒絶査定
技術分野 CAD ICの設計・製造(配線設計等) 電子回路の試験
主要キーワード 出力側信号線 目標条件 優先順位決定処理 故障信号線 モデル回路 存在箇所 テストポイント 挿入済み
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2004年7月2日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (12)

課題

解決手段

回路情報目標故障検出率目標テストパタン数を入力し、目標テストパタン数分のランダムパタンを生成し、故障シミュレーションが実施される。その結果、目標故障検出率が達成されていれば処理を終了し、達成されていなければ故障シミュレーションの未検出故障情報を利用し、未検出故障群が形成する部分回路を抽出し、その部分回路の出力信号線を検査点挿入箇所の対象候補として抽出する。この抽出した対象候補の中から1つを選択し、選択した対象候補に対して挿入すべき検査点の種類(観測点制御点か)を決定し、検査点を挿入する。故障シミュレーション後に未検出故障の情報のみを用いて検査点挿入箇所の対象候補を決定することで、効果の高い検査点挿入箇所を指摘できる。

概要

背景

LSIの検査においては、テスタを用いてテストパタン印加出力応答観測を行う。しかし、近年のLSIの大規模化、高速化に伴い、テスタの動作周波数がLSIの動作周波数に追いつかないといった問題や、テストパタンのデータがテスタメモリに対して大きすぎて格納できない等の問題が生じてきている。そこで、これらの問題を回避するためのテスト容易化設計方法の一つとして、組み込み自己検査BIST:Built−in Self Test)手法が提案されている。

概要

故障検出率向上効果の高い検査点挿入箇所を指摘できる半導体集積回路のテスト容易化設計方法を実現する。回路情報目標故障検出率目標テストパタン数を入力し、目標テストパタン数分のランダムパタンを生成し、故障シミュレーションが実施される。その結果、目標故障検出率が達成されていれば処理を終了し、達成されていなければ故障シミュレーションの未検出故障情報を利用し、未検出故障群が形成する部分回路を抽出し、その部分回路の出力信号線を検査点挿入箇所の対象候補として抽出する。この抽出した対象候補の中から1つを選択し、選択した対象候補に対して挿入すべき検査点の種類(観測点制御点か)を決定し、検査点を挿入する。故障シミュレーション後に未検出故障の情報のみを用いて検査点挿入箇所の対象候補を決定することで、効果の高い検査点挿入箇所を指摘できる。

目的

本発明は、故障検出率向上効果の高い検査点挿入箇所を指摘できる、またさらには挿入した検査点を効率的に機能させることのできる半導体集積回路のテスト容易化設計方法および装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
2件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路コンピュータ上に構築する第1のステップと、前記モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める第2のステップと、前記故障検出率が目標値に達していないときに前記未検出故障情報に基づいてそれぞれ未検出故障群によって形成される1つ以上の部分回路およびそれぞれの前記部分回路の出力信号線を求める第3のステップと、1つ以上の前記部分回路の出力信号線のうちの1つを選択し、その選択した出力信号線を対象とする検査点を前記モデル回路に挿入する第4のステップとを含み、前記故障検出率が目標値に達するまで前記第4のステップの次に前記第2のステップを繰り返す半導体集積回路テスト容易化設計方法

請求項2

前記第3のステップで求めた部分回路が複数ある場合に、前記第4のステップで複数の前記部分回路の出力信号線のうちの1つを選択する際、それぞれの前記部分回路内の未検出故障数に基づいて優先順位を決定し、その優先順位に基づいて選択することを特徴とする請求項1記載の半導体集積回路のテスト容易化設計方法。

請求項3

前記第4のステップでは、前記選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の前記検査点を挿入し、さらに前記制御用の検査点に対して予め設定した値を入力可能なモデル回路に修正することを特徴とする請求項1または請求項2記載の半導体集積回路のテスト容易化設計方法。

請求項4

前記第4のステップでは、前記選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の前記検査点を挿入し、さらに前記制御用の検査点に対して予め設定した値とランダムパタンとを選択的に入力可能なモデル回路に修正することを特徴とする請求項1または請求項2記載の半導体集積回路のテスト容易化設計方法。

請求項5

複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路をコンピュータ上に構築するモデル回路構築部と、前記モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める故障シミュレーション部と、前記故障シミュレーション部で求めた故障検出率が目標値に達していないときに前記未検出故障情報に基づいてそれぞれ未検出故障群によって形成される1つ以上の部分回路およびそれぞれの前記部分回路の出力信号線を求める部分回路探索部と、前記モデル回路に挿入する検査点の対象となる信号線として、前記部分回路探索部で求めた1つ以上の前記部分回路の出力信号線のうちの1つを選択する検査点対象信号線決定部とを備え、前記故障シミュレーション部は、前記検査点対象信号線決定部によって選択された前記出力信号線を対象とする検査点を挿入したモデル回路に対しても故障シミュレーションを実施するようにした半導体集積回路のテスト容易化設計装置

技術分野

0001

本発明は、半導体集積回路(LSI)のテスト容易化設計方法および装置に関する。

0002

LSIの検査においては、テスタを用いてテストパタン印加出力応答観測を行う。しかし、近年のLSIの大規模化、高速化に伴い、テスタの動作周波数がLSIの動作周波数に追いつかないといった問題や、テストパタンのデータがテスタメモリに対して大きすぎて格納できない等の問題が生じてきている。そこで、これらの問題を回避するためのテスト容易化設計方法の一つとして、組み込み自己検査BIST:Built−in Self Test)手法が提案されている。

0003

組み込み自己検査とは、LSIに検査用回路を内蔵させ、LSI内部でテストパタンの生成や出力応答と期待値の比較を行うことにより、外部からテストパタンを与えることなく、LSI自身で検査を行う事ができるようにしたものである(非特許文献1を参照)。

0004

組み込み自己検査回路を内蔵したLSIの検査においては、テストパタンの生成、出力応答の観測が回路内部で行われるため、回路本来の動作周波数で検査することができ、また、回路内部からの良否判定信号のみを観測すれば検査が行えるなどの利点がある。しかし、テストパタンの生成はランダムパタン発生器で行われるため、生成されたパタンは必ずしも故障の検出に有効なパタンとは限らず、効率的に高故障検出率を得られないという問題がある。

0005

組み込み自己検査回路の故障検出率を改善する方法は多数提案されており、検査点テストポイント)挿入方式では、検査点と呼ぶ回路をテスト対象回路内に付加する事により、ランダムパタンでも高い故障検出率を得る事ができる(例えば、特許文献1、特許文献2を参照)。

0006

検査点の挿入では付加回路の挿入による回路のオーバヘッドがあるため、できるだけ少ない挿入箇所で高い効果を得られるように検査点挿入箇所を決定することが望ましい。効果の高い検査点挿入箇所の選択方法としては、故障を検出する際の阻害要因となる箇所を求める方法がある。従来の阻害要因の計算方法としては、与えられたテストパタンを故障シミュレーションする際に、入力までは故障が伝播できたが、その出力には故障が伝播できなかった論理素子に対し、その素子で故障が伝播できなくなった故障数カウントする方法がある(例えば、特許文献3を参照)。

背景技術

0007

【特許文献1】
特開平11−142481号公報
【特許文献2】
特開平10−197601号公報
【特許文献3】
特開2000−250946号公報
【非特許文献1】
“Digital Systems Testing and Testable DESIGN” 11章、ビルトインセルフ‐テスト(Built−In Self−Test)コンピュータサイエンスプレス(Computer Science Press)刊 1990年

0008

しかし、上記のように阻害要因の計算方法として、与えられたテストパタンを故障シミュレーションする際に故障数をカウントする方法では、各パタンをシミュレーションしながら動的に故障数のカウントを行うため、与えられた全てのパタン印加後も検出できない故障と、現パタンでは検出できないが後のパタンでは検出できる故障との区別ができないため、誤った箇所を検査点挿入箇所として指摘してしまう可能性がある。検査点の挿入は回路のオーバヘッドとなるため、できるだけ検査点の挿入箇所を抑えて効率的に故障検出率向上を図る必要がある。また、BIST回路では挿入した検査点に対してもランダムパタンを印加するため、かならずしも検査点が設定したい値になるとは限らない。

発明が解決しようとする課題

0009

この問題を解決する為に、本発明は、故障検出率向上効果の高い検査点挿入箇所を指摘できる、またさらには挿入した検査点を効率的に機能させることのできる半導体集積回路のテスト容易化設計方法および装置を提供することを目的とする。

0010

本発明の請求項1記載の半導体集積回路のテスト容易化設計方法は、複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路をコンピュータ上に構築する第1のステップと、モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める第2のステップと、故障検出率が目標値に達していないときに未検出故障情報に基づいてそれぞれ未検出故障群によって形成される1つ以上の部分回路およびそれぞれの部分回路の出力信号線を求める第3のステップと、1つ以上の部分回路の出力信号線のうちの1つを選択し、その選択した出力信号線を対象とする検査点をモデル回路に挿入する第4のステップとを含み、故障検出率が目標値に達するまで第4のステップの次に第2のステップを繰り返すようにしている。

0011

この請求項1によれば、与えられたテストパタンに対して故障シミュレーションを行った後に未検出故障情報に基づく静的な処理により検査点挿入箇所の対象候補(部分回路の出力信号線)を求めるので、検出できる故障は検査点挿入箇所の探索に影響しない。これにより、検査点挿入箇所の探索を高精度に行なう事ができる。また、未検出故障群の形成する部分回路の出力信号線を求めることで、未検出故障群を代表する故障箇所のみが検査点挿入箇所の対象候補となるので検査点挿入箇所を絞り込むことができる。なお、検査点挿入箇所は、選択された1つの検査点挿入箇所の対象候補である部分回路の出力信号線(観測用の検査点の場合)、あるいは、その出力信号線を一の入力信号線とする論理素子の他の入力信号線(制御用の検査点の場合)である。

0012

本発明の請求項2記載の半導体集積回路のテスト容易化設計方法は、請求項1記載の半導体集積回路のテスト容易化設計方法において、第3のステップで求めた部分回路が複数ある場合に、第4のステップで複数の部分回路の出力信号線のうちの1つを選択する際、それぞれの部分回路内の未検出故障数に基づいて優先順位を決定し、その優先順位に基づいて選択することを特徴とする。

0013

この請求項2によれば、請求項1の効果に加え、未検出故障数を多く含む部分回路の出力信号線を対象として検査点を挿入することにより、上記部分回路内の未検出故障は同時に多くの故障が検出できるようになる。従って、部分回路内の未検出故障数を指標とする事で故障検出率向上効果のより高い検査点挿入箇所を指摘できる。

0014

本発明の請求項3記載の半導体集積回路のテスト容易化設計方法は、請求項1または請求項2記載の半導体集積回路のテスト容易化設計方法において、第4のステップでは、選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の検査点を挿入し、さらに制御用の検査点に対して予め設定した値を入力可能なモデル回路に修正することを特徴とする。

0015

この請求項3によれば、請求項1または請求項2の効果に加え、検査点に対して予め設定した値を入力することで、故障検出に必要な入力組み合わせ状態が発生する確率が高まり、ランダムパタンであっても高い故障検出率が得られるようになる。すなわち、検査点に対して故障伝播経路活性化させるための入力値を与えることで、故障伝播経路が活性化しやすい状態になり、故障の励起を行うだけで故障の検出が可能となる。検査点に与える入力値としては、故障伝播経路が完全に活性化する様に、必要な全ての入力を与えても良いし、活性化しやすい様に一部の入力を与えるだけでも良い。これにより、故障の検出に必要な入力組み合わせ状態が成立しやすくなるため、ランダムパタンであっても効率的に故障が検出できる。

0016

本発明の請求項4記載の半導体集積回路のテスト容易化設計方法は、請求項1または請求項2記載の半導体集積回路のテスト容易化設計方法において、第4のステップでは、選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の検査点を挿入し、さらに制御用の検査点に対して予め設定した値とランダムパタンとを選択的に入力可能なモデル回路に修正することを特徴とする。

0017

この請求項4によれば、請求項3と同様、請求項1または請求項2の効果に加え、検査点に対して予め設定した値を入力することで、故障検出に必要な入力組み合わせ状態が発生する確率が高まり、ランダムパタンであっても高い故障検出率が得られるようになる。さらに、モードを切り替えることで予め設定した値とランダムパタンとを選択して検査点に入力できるため、ランダムパタンでは成立しにくい入力組み合わせ状態のみを予め設定しておく値とし、この予め設定した値を回路内部に記憶させる場合に必要最低限の情報のみ記憶すればよくなるため、記憶容量を削減できる。

0018

本発明の請求項5記載の半導体集積回路のテスト容易化設計装置は、複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路をコンピュータ上に構築するモデル回路構築部と、モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める故障シミュレーション部と、故障シミュレーション部で求めた故障検出率が目標値に達していないときに未検出故障情報に基づいてそれぞれ未検出故障群によって形成される1つ以上の部分回路およびそれぞれの部分回路の出力信号線を求める部分回路探索部と、モデル回路に挿入する検査点の対象となる信号線として、部分回路探索部で求めた1つ以上の部分回路の出力信号線のうちの1つを選択する検査点対象信号線決定部とを備え、故障シミュレーション部は、検査点対象信号線決定部によって選択された出力信号線を対象とする検査点を挿入したモデル回路に対しても故障シミュレーションを実施するようにしている。

課題を解決するための手段

0019

この請求項5の設計装置は、請求項1の設計方法を実施する装置であり、請求項1と同様の効果が得られる。

0020

(第1の実施の形態)
図1は本発明の第1の実施の形態(請求項1に対応)における処理の流れを示すフローチャートである。

0021

まず、STEP1に示す様に回路情報、目標とする故障検出率、目標とするテストパタン数を入力する。ここで、回路情報は、設計回路を構成する複数の論理素子と複数の信号線とそれらの接続関係とを示す情報である。

0022

次に、STEP2では、上記目標テストパタン数分のランダムパタンを生成し、上記回路情報に基づいてコンピュータ上に構築されたモデル回路にランダムパタンを入力して故障シミュレーションが実施される。故障シミュレーションは、モデル回路の少なくとも一点(ノード)に故障を想定し、テストパタンを入力する事によって、想定した故障の影響が外部出力端子で観測できるかどうかのシミュレーションを行い、それをモデル回路内の全ノードに対して繰り返し行うものである。

0023

次にSTEP3では、STEP2の故障シミュレーションの結果、STEP1で入力された目標故障検出率を達成しているかどうかが確認される。目標故障検出率が達成されていれば、新たな検査点挿入の必要はないため処理を終了する。目標故障検出率が達成されていなければSTEP4に進む。

0024

STEP4では、STEP2の故障シミュレーションの未検出故障情報を利用し、未検出故障群が形成する部分回路を抽出し、その頂点(部分回路の出力信号線)を検査点の挿入箇所の対象候補としてレポートする。

0025

ここでは、与えられたテストパタンに対して故障シミュレーションを実施した結果、外部出力端子でその影響を観測する事ができなかった故障の内、冗長故障を除いたものを未検出故障と呼び、未検出故障のリストを未検出故障情報と呼ぶ。なお、冗長故障とは、いかなるテストパタンを用いてもその故障の影響を外部出力端子で観測する事が出来ない故障の事である。そして、未検出故障が複数存在する時、それらの故障の影響が到達するモデル回路内部のノードを調べ、同一のノードに到達するものごとにグループ化したものを未検出故障群と呼ぶ。またこのとき、未検出故障群に属する故障信号線を入力信号線とする部分回路を未検出故障群の形成する部分回路と呼ぶ。

0026

STEP4における未検出故障群による部分回路の抽出の計算方法を図2図4を参照して説明する。計算は論理素子の入力側から出力側へと未検出故障の数を重み値として加算して行く事で行われる。なお、入力側の重み値は加算後、0に初期化する。

0027

図2は計算開始時の初期状態を示す図である。未検出故障が存在する信号線には初期値1、存在しない信号線には初期値0を与える。図2では、信号線20,21,22,23,26,27,28に未検出故障が存在しているため、それぞれ初期値は1となっている。

0028

図3図2ANDゲートG1の入力信号線20,21について出力側に重み値を加算した状態を示す図である。信号線20,21はそれぞれ重み値1であるため、ゲートG1の出力信号線26の値は2が加算され3となる。加算後、入力信号線20,21の値は0に初期化される。図4図3と同様の計算をゲートG3まで繰り返し行った状態を示す図である。ゲートG3の出力信号線28には、ゲートG3以下の部分回路に存在する未検出故障数が重み値として加算されており、ゲートG3の入力側信号線の重み値は全て0に初期化されている。重み値が0に初期化された信号線は、より大きな部分回路に包含されることを示す。

0029

重み値の加算は、出力側信号線の重み値が0の場合にはそれ以上の計算を行わない。この計算を回路全体に対して計算対象がなくなるまで繰り返し行う。その結果、図4に示される様に重み値が0より大きい信号線28が対象とすべき部分回路の頂点である事が分かる。STEP4では上記部分回路の頂点を検査点挿入箇所の対象候補としてリストアップする。

0030

次にSTEP5では、STEP4で抽出した検査点挿入箇所の対象候補の中から1つを選択する。この選択方法は、この第1の実施の形態ではどんな方法でもよく、STEP4で抽出した対象候補の中からいずれか1つを選択すればよい。そしてさらに、選択した検査点挿入箇所の対象候補(部分回路の頂点)に対して挿入すべき検査点の種類(観測点制御点か)を決定する。これにより挿入すべき検査点の種類と挿入箇所が決定する。挿入すべき検査点としては、検査点挿入箇所の対象候補である部分回路の頂点に対して観測点を挿入する方法と、対象候補である部分回路の頂点が入力する論理素子の他の入力に制御点を挿入する方法があるが、挿入した場合の回路に対するオーバヘッドと故障検出率向上効果のトレードオフを比較してどちらかを選択する。

0031

STEP6では、与えられたモデル回路に対してSTEP5で決定した検査点(観測点または制御点)をその挿入箇所に挿入する。

0032

その次に、STEP2に戻り、新たに検査点が挿入されたモデル回路に対し再び故障シミュレーションを行う。以上の処理を、設定した目標故障検出率に達するまで繰り返し行う。

0033

このように、本実施の形態によれば、故障シミュレーションした後に未検出故障の情報のみを使用して検査点挿入箇所の対象候補を決定するので検出可能故障の情報による計算誤差が生じず、精度良く検査点挿入箇所の対象候補を決定する事ができる。また、未検出故障群が形成する部分回路の頂点を求める事で、故障が未検出となる根本原因存在箇所を指摘する事ができ、効果の高い検査点挿入箇所を指摘できる。

0034

(第2の実施の形態)
図5は本発明の第2の実施の形態(請求項2に対応)における処理の流れを示すフローチャートである。

0035

本実施の形態は、第1の実施の形態に対して、STEP5において、検査点挿入箇所の対象候補の優先順位決定処理が加わっていることが異なる。STEP1〜STEP4、STEP6は第1の実施の形態と同様のため説明を省略する。

0036

STEP5において、第1の実施の形態の場合、検査点挿入箇所の対象候補の選択方法はどんな方法でもよいものとしたが、本実施の形態では、検査点挿入箇所の対象候補の優先順位を決定し、その優先順位が最高のものを選択する。

0037

このSTEP5における優先順位決定処理では、STEP4で用いた未検出故障群の部分回路抽出処理で求めた未検出故障数による重み値を指標とする。未検出故障群の部分回路抽出による検査点挿入箇所の対象候補が複数ある場合には、未検出故障数による重み値が大きい順に優先順位を決定する。

0038

図6は未検出故障数による優先順位の決定方法を説明する図である。部分回路C1内には6個、部分回路C2内には3個の未検出故障が存在する。部分回路C1に対して検査点を挿入すれば6個の故障を検出することが可能になるのに対し、部分回路C2に対して検査点を挿入しても3個の故障が検出できるようになるだけである。したがって部分回路C1に対する検査点挿入の優先順位を高くする。

0039

そして優先順位の最も高い検査点挿入箇所の対象候補を選択し、その対象候補(部分回路の頂点)に対して挿入すべき検査点の種類(観測点か制御点か)を決定する。挿入すべき検査点としては、第1の実施の形態と同様、図7(a)の様に選択した部分回路C1の頂点に対して観測点TP0を挿入する方法と、図7(b)の様に選択した部分回路C1の頂点が入力する論理素子の他の入力に制御点TP1,TP2,TP3を挿入する方法があるが、挿入した場合の回路に対するオーバヘッドと故障検出率向上効果のトレードオフを比較してどちらかを選択する。

0040

このように、本実施の形態によれば、第1の実施の形態と同様の効果に加え、より故障検出率向上効果の高い検査点挿入箇所の対象候補を優先することが可能となる。

0041

上記第1、第2の実施の形態の方法を実施するテスト容易化設計装置について、図10を用いて説明する。目標条件入力部100により、STEP1の目標故障検出率、目標テストパタン数の入力が行われ、入力された回路情報を基にモデル回路構築部101により、コンピュータ上にモデル回路が構築される。構築されたモデル回路に対し、ランダムパタン生成・故障シミュレーション部102により、STEP2のランダムパタン生成と故障シミュレーションが実行される。故障シミュレーションで得られた結果から、目標条件判定部103によりSTEP3の故障検出率が目標値に達しているかどうかの判定が行われる。故障検出率が目標値に達していない場合は、故障シミュレーション部102で得られた未検出故障情報104を基に、検査点挿入箇所抽出部105でSTEP4の部分回路の抽出、検査点挿入箇所対象候補の抽出が行われ、さらにSTEP5の検査点挿入箇所対象候補の選択と、挿入する検査点の種類の決定を行う。検査点挿入箇所抽出部105で決定した検査点挿入箇所情報106に対し、検査点挿入処理部107で、モデル回路に対してSTEP6の検査点挿入を行い、検査点挿入済みのモデル回路は回路情報108として出力される。これらの処理を目標条件を達成するまで繰り返し行う。

0042

なお、第2の実施の形態における検査点挿入箇所の対象候補に対する優先順位の決定は検査点挿入箇所抽出部105で行う。

0043

(第3の実施の形態)
図8は本発明の第3の実施の形態(請求項3に対応)における検査点の入力値設定方法を示す図である。検査点TP1,TP2,TP3は、第1または第2の実施の形態の方法によって挿入された制御点である。

0044

検査点TP1,TP2,TP3にはROMが接続されており、記憶された設定値を検査点の入力値とすることができる。検査点TP1,TP2,TP3に対してROMから読み出した1,1,1の組み合わせを設定することにより、部分回路C1内の故障の伝播経路が活性化されているため、部分回路C1内の故障はランダムパタンで故障状態が励起できれば検出することができる。なお、この例では部分回路C1の故障伝播経路が完全に活性化される様にTP1,TP2,TP3の全てに値を設定しているが、TP1,TP2,TP3のいずれか1つ以上に値を設定して、故障伝播経路の活性化が起きやすくなるようにするだけでも良い。

0045

この図8の検査点TP1,TP2,TP3をROMに接続する構成は、第1または第2の実施の形態におけるSTEP6でモデル回路に検査点を挿入した後、付加される。

0046

このように、本実施の形態によれば、検査点に対して記憶した設定値を入力することで故障の伝播経路が活性化されやすい状態を作ることができる。したがってランダムパタンでも故障を検出できる可能性が高まり、高い故障検出率が得られるようになる。

0047

(第4の実施の形態)
図9は本発明における第4の実施の形態(請求項4に対応)における検査点の入力値設定方法を示す図である。検査点TP1,TP2,TP3は、第1または第2の実施の形態の方法によって挿入された制御点である。

0048

検査点TP1,TP2,TP3はそれぞれセレクタS1,S2,S3を介してランダムパタン発生器とROMに接続されている。これにより、検査点TP1,TP2,TP3は、セレクタS1,S2,S3のモードを切り替えることでランダムパタン発生器からの入力値とROMに記憶された入力値を選択して設定できる。

0049

この図9の検査点TP1,TP2,TP3をセレクタS1,S2,S3を介してランダムパタン発生器とROMに接続する構成は、第1または第2の実施の形態におけるSTEP6でモデル回路に検査点を挿入した後、付加される。

0050

このように、本実施の形態によれば、第3の実施の形態同様に高い故障検出率が得られることに加え、必要時のみROMに記憶された値を検査点の入力値とすることができるので、全ての入力組み合わせをROMに記憶させる必要がなくROMの記憶容量を削減することができる。

発明を実施するための最良の形態

0051

上記第3、第4の実施の形態の方法を実施するテスト容易化設計装置について、図11を用いて説明する。図11に示すテスト容易化設計装置は、第1、第2の実施の形態を実施する図10のテスト容易化設計装置に対して、挿入した検査点に対して入力値設定を行う回路を付加する、入力値設定回路付加部109を備えている点が異なる。この図11のテスト容易化設計装置では、検査点挿入処理部107で検査点を挿入したモデル回路に対し、さらに検査点への入力値を設定する為の付加回路を入力値設定回路付加部109により付加した後、付加回路挿入後のモデル回路を回路情報108として出力する。第3の実施の形態の場合においては、挿入する付加回路は入力値設定回路のみであるが、第4の実施の形態の場合においては、検査点への入力値設定はランダムパタン生成器と入力値設定回路のいずれかを切り替えて行えるように、ランダムパタン生成器と入力値設定回路を切り替える選択回路の挿入も行われる。

0052

以上のように、請求項1の発明では、与えられたテストパタンに対して故障シミュレーションを行った後の未検出故障の情報を用いて静的に計算を行うことで、検出可能な故障の情報の影響を排除し高精度に検査点挿入箇所の対象候補を求めることができる。また未検出故障群の形成する部分回路の出力信号線を検査点挿入箇所の対象候補とすることで効果の高い検査点挿入箇所を指摘できる。

0053

また、請求項2の発明では、検査点挿入箇所の対象候補が複数存在する場合の優先順位決定指標として、部分回路内の未検出故障数を用いることで、最も故障検出率向上効果の高い検査点挿入箇所を優先的に選択できるようになる。

0054

また、請求項3の発明では、検査点に対する入力値として予め設定した値を与える事ができるようにしたことで、故障検出に必要な入力組み合わせ状態が発生する確率が高まり、ランダムパタンであっても高い故障検出率が得られるようになる。

発明の効果

0055

また、請求項4の発明では、検査点に対する入力値としてランダムパタンと予め設定した値とを選択できるようにしたことにより、予め設定した値を回路内部に記憶させる場合に必要最低限の情報のみ記憶すればよくなるため、記憶容量を削減できる。

図面の簡単な説明

0056

また、請求項5の発明では、請求項1の発明と同様の効果が得られる。

図1
本発明の第1の実施の形態における処理の流れを示すフローチャートである。
図2
本発明の第1の実施の形態における未検出故障部分回路計算処理の初期状態を示す図である。
図3
本発明の第1の実施の形態における未検出故障部分回路計算処理の途中経過を示す図である。
図4
本発明の第1の実施の形態における未検出故障部分回路計算処理の終了状態を示す図である。
図5
本発明の第2の実施の形態における処理の流れを示すフローチャートである。
図6
本発明の第2の実施の形態における検査点挿入箇所の対象候補の未検出故障数による優先順位決定方法を示す図である。
図7
(a)は本発明の第2の実施の形態において検査点挿入箇所の対象候補に対し観測点の挿入を行った様子を示す図であり、(b)は検査点挿入箇所の対象候補に対し制御点の挿入を行った様子を示す図である。
図8
本発明の第3の実施の形態における検査点の入力値設定方法を示す図である。
図9
本発明の第4の実施の形態における検査点の入力値設定方法を示す図である。
図10
本発明の第1、第2の実施の形態を実施するテスト容易化設計装置の構成を示す図である。
図11
本発明の第3、第4の実施の形態を実施するテスト容易化設計装置の構成を示す図である。
【符号の説明】
C1,C2 部分回路
TP0 検査点(観測点)
TP1,TP2,TP3 検査点(制御点)
100目標条件入力部
101モデル回路構築部
102ランダムパタン生成・故障シミュレーション部
103 目標条件判定部
104 未検出故障情報
105 検査点挿入箇所抽出部
106 検査点挿入箇所情報
107 検査点挿入処理部
108回路情報
109 入力値設定回路付加部

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ