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課題

シングルポートRAM(SPRAM)120に対する非同期読み出し書き込みアクセスにおけるメモリアクセス衝突を防止する方法及び回路を提供する。

解決手段

シリアルインタフェース110によるシリアル書き込みアクセス独立型読み出し装置からの読み出しストローブ信号による読み出しアクセスは非同期で発生する。インプリメンテーション前提として、第1にシリアルクロック信号SCLKを供給するシリアルインタフェース110を使用し、第2にSPRAM120に対する書き込みアクセスはシリアル伝送の終了時に発生する必要があり、第3に書き込みストローブインパルスは原読み出しストローブに比べて短い。1つの読み出しアクセスの間に多重書き込みアクセスが発生するときでも単一の読み出しストローブを保証することにより省エネルギーが実現される。読み出しストローブ信号をLCDバックプレーンカウンタ制御用としても利用できる。

概要

背景

携帯情報端末等で用いられるグラフカルLCDディスプレイは適正な動作のために特別なコントローラ回路を必要とする。この種のLCDコントローラはLCDディスプレイの動作を制御し、必要なデータをディスプレイドライバに供給するために用いられる。このようなLCDディスプレイインタフェースの重要な特徴はデータの記憶用としてRAMを使用することである。また、よく知られているように、LCDコントローラは非同期シリアルデータ入力とともに使用される。この種のLCDインタフェースにおいて解決すべき共通の課題は、同一のデータRAMに読み出しと書き込みの同時アクセスが行われる可能性があることであり、その理由は、LCDコントローラがランダム入来するシリアルデータを全く気にとめることなくデータを周期的に読み出すからである。商用LCDインタフェースチップでは、RAMに対する非同期の読み出しと書き込みのアクセス問題を解決するために、通常、デュアルポートRAM(DPRAM)あるいは出力バッファ付きのシングルポートRAM(SPRAM)を使用する。

ここに、非同期とはRAMに対する読み出しと書き込みのアクセスが互いに独立した時間、すなわち非同期に発生することを意味する。したがって、RAMにおけるデータ破損をもたらすデータアクセス衝突を回避する必要がある。したがって、周知の技術的理由からスタティックRAM(SRAM)が一般的に使用されている。

従来技術において、RAMにおける正しい、破壊されていないデータを保証するのに2つの技法がある。第一の方法ではデュアルポートRAM(DPRAM)を使用する。この方法によれば、入力ポート出力ポートが完全に分離している、すなわち、読み出しと書き込みのデータアクセスが同時に発生してもメモリのデータは破壊されないため、設計が簡単になるという利点がある。残念ながら、内部チップ構造は若干複雑になり、大きなチップエリアを必要とする。第二の方法では出力バッファ付きのシングルポートRAM(SPRAM)を使用する。しかしながら、この方法では各データライン毎にデータレジスタ一個追加することが必要になる。DPRAMに代えSPRAMを使用しつつ、バッファを追加しない何らかの手段によりデータアクセスの衝突を防止することは有益である。今日までSPRAMについてなされてきた検討はある程度の意味ある解決策を提供しているが、いずれも本発明の特徴に関わらない。

幾つかの従来技術の発明はSPRAMでのデータアクセス衝突を防止する手段/方法について記載している。
Gehartの米国特許第5,974,482号には上書き防止機能を備えたシングルポートの先入れ先出し(FIFO)装置が記載されている。FIFO装置ホストプロセッサからのデータを記憶するシングルポートメモリを備える。このシングルポートメモリは順番に、非ランダムアドレス指定される。カウンタとメモリに接続した制御回路によりシングルポートメモリに対してホストデータの読み出しと書き込みが行われる。書き込み防止回路書き込み防止ステートに入ることによりシングルポートメモリへのホスト書き込みを防止する。

Keay等の米国特許第6,314,047号には大きなDPRAMに対する低価格な代替構成として、通常のシングルポート記憶部を囲むロジックラッパーを使用して、ロジック回路内に納められたシングルポートのランダムアクセスメモリ構造を構成することによりデュアルポートメモリ装置でなければできないようなスループット能力を得るようにしたものが示されている。

Linder等の米国特許第5,761,147号にはSPRAMセルを用いて高速書き込みスルー動作を行う仮想デュアルポートメモリ構造が開示されている。

概要

シングルポートRAM(SPRAM)120に対する非同期の読み出し書き込みアクセスにおけるメモリアクセスの衝突を防止する方法及び回路を提供する。シリアルインタフェース110によるシリアル書き込みアクセス独立型読み出し装置からの読み出しストローブ信号による読み出しアクセスは非同期で発生する。インプリメンテーション前提として、第1にシリアルクロック信号SCLKを供給するシリアルインタフェース110を使用し、第2にSPRAM120に対する書き込みアクセスはシリアル伝送の終了時に発生する必要があり、第3に書き込みストローブインパルスは原読み出しストローブに比べて短い。1つの読み出しアクセスの間に多重書き込みアクセスが発生するときでも単一の読み出しストローブを保証することにより省エネルギーが実現される。読み出しストローブ信号をLCDバックプレーンカウンタ制御用としても利用できる。−A

目的

本発明の主目的は、シリアルインタフェースによるシリアル書き込みアクセスと独立型読み出し装置による同時読み出しアクセスによってなされるシングルポートRAMに対する読み出しと書き込みの動作中においてメモリアクセスの衝突を防止する有効かつ非常に製造し易いメモリアクセス衝突防止方法及び回路を提供することである。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

シングルポートRAMに対する読み出し動作書き込み動作に際し、衝突のないシリアル書き込みアクセス非同期読み出しアクセスによりメモリアクセスの衝突を防止するメモリアクセス衝突防止方法において、シリアルインタフェース読み出し装置及び制御回路を用意するステップと、上記シリアルインタフェースからのシリアルクロック信号を上記シリアルな書き込みアクセスのために利用するステップと、上記読み出し装置からの原読み出しストローブ信号を上記シングルポートRAMに対する上記非同期の読み出しアクセスのために利用するステップと、上記シングルポートRAMに対して上記シリアルな書き込みアクセスと上記非同期の読み出しアクセスが発生する毎に、上記シングルポートRAMに対して上記読み出し動作と書き込み動作の同時アクセスが防止されるよう、単一の変更結果の読み出しストローブ信号を上記シングルポートRAMに対する上記非同期の読み出しアクセスのために発生する変更結果の読み出しストローブ信号を発生するステップと、を有することを特徴とするメモリアクセス衝突防止方法。

請求項2

上記変更結果の読み出しストローブ信号を発生するステップは、上記シリアルクロック信号の終端で書き込みストローブ信号を発生するステップと、進行中の読み出しプロセスを示すために付加的な制御信号を発生するステップと、当該信号を適切に変更するステップと、を含むこと特徴とする請求項1記載のメモリアクセス衝突防止方法。

請求項3

上記変更結果の読み出しストローブ信号を発生するステップは、多重書き込みアクセスが発生するときでも原読み出しストローブ信号毎に1つの変更結果の読み出しストローブ信号のみを発生して動作時の回路消費電力を低減するステップを含むことを特徴とする、請求項1記載のメモリアクセス衝突防止方法。

請求項4

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記単一の変更結果の読み出しストローブ信号をLCDドライバ回路バックプレーンカウンタ入力信号として利用するステップを含むことを特徴とする、請求項1記載のメモリアクセス衝突防止方法。

請求項5

上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号のアサートが行われる前に開始し、停止し、かつ第1のシリアルクロックパルスとして指定される上記シリアルクロック信号を評価するステップを含むことを特徴とする、請求項1記載のメモリアクセス衝突防止方法。

請求項6

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号と時間的に一致させて上記変更結果の読み出しストローブ信号を起動、停止するステップを含むことを特徴とする、請求項5記載のメモリアクセス衝突防止方法。

請求項7

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出し阻止及び読み出しOKと呼ばれる2つの補助信号を発生するステップと、上記第1のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートすると共に、上記読み出しOK信号を常時クリア状態に保つステップとを含むことを特徴とする、請求項6記載のメモリアクセス衝突防止方法。

請求項8

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされる前に第2のシリアルクロックパルスが開始し、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に当該第2のシリアルクロックパルスが停止するような態様で上記第1のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、上記第2のシリアルクロックパルスが終了した後に上記変更結果の読み出しストローブ信号をアクティブにし、上記原読み出しストローブ信号がクリアされた後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項5記載のメモリアクセス衝突防止方法。

請求項9

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出し阻止及び読み出しOKと呼ばれる2つの補助信号を発生するステップと、上記第1のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートするとともに上記読み出しOK信号を常時クリア状態に保つステップを含むことを特徴とする、請求項8記載のメモリアクセス衝突防止方法。

請求項10

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に第2のシリアルクロックパルスが開始し、停止するような態様で上記第1のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、上記第2のシリアルクロックパルスがアクティブにされた後、上記第2のシリアルクロックパルスの所定最小パルス数であって上記シングルポートRAMについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項5記載のメモリアクセス衝突防止方法。

請求項11

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出し阻止及び読み出しOKと呼ばれる2つの補助信号を発生するステップと、上記第1のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号をアサートするとともに上記シリアルクロックパルスがアクティブにされたときに上記読み出しOK信号をアサートするステップと、上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しOK信号をクリアするステップとを含むことを特徴とする、請求項10記載のメモリアクセス衝突防止方法。

請求項12

上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされる前に開始し、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に停止し、かつ第1のシリアルクロックパルスとして指定される上記シリアルクロック信号を評価するステップを含むことを特徴とする、請求項1記載のメモリアクセス衝突防止方法。

請求項13

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記第1のシリアルクロックパルスが終了した後に上記変更結果の読み出しストローブ信号をアクティブにするステップと、上記原読み出しストローブ信号がクリアされた後に上記変更結果の読み出しストローブ信号を非アクティブにするステップを含むことを特徴とする、請求項12記載のメモリアクセス衝突防止方法。

請求項14

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出し阻止及び読み出しOKと呼ばれる2つの補助信号を発生し、上記第1のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートするとともに上記読み出しOK信号を常時クリア状態に保つことを特徴とする、請求項13記載のメモリアクセス衝突防止方法。

請求項15

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に第2のシリアルクロックパルスが開始し、停止するような態様で上記第1のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、上記第1のシリアルクロックパルスが非アクティブにされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、上記第2のシリアルクロックパルスがアクティブにされた後、上記第2のシリアルクロックパルスの所定最小パルス数であって上記シングルポートRAMについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項12記載のメモリアクセス衝突防止方法。

請求項16

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出し阻止及び読み出しOKと呼ばれる2つの補助信号を発生するステップと、上記第1のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートするステップと、上記第1のシリアルクロックパルスのアクティブ期間が終了した後に上記読み出し阻止信号をクリアするステップと、上記第2のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号を再度アサートするとともに上記第2のシリアルクロックパルスがアクティブにされたときに上記読み出しOK信号をアサートするステップと、上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しOK信号をクリアするステップとを含むことを特徴とする、請求項15記載のメモリアクセス衝突防止方法。

請求項17

上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に開始し、停止し、かつ第1のシリアルクロックパルスとして指定される上記シリアルクロック信号を評価するステップとを含むことを特徴とする、請求項1記載のメモリアクセス衝突防止方法。

請求項18

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、上記第1のシリアルクロックパルスがアクティブにされた後、上記第1のシリアルクロックパルスの所定最小パルス数であって上記シングルポートRAMについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項17記載のメモリアクセス衝突防止方法。

請求項19

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出し阻止及び読み出しOKと呼ばれる2つの補助信号を発生するステップと、上記第1のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号をアサートするとともに上記シリアルクロックパルスがアクティブにされたときに上記読み出しOK信号をアサートするステップと、上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しOK信号をクリアするステップとを含むことを特徴とする、請求項18記載のメモリアクセス衝突防止方法。

請求項20

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、上記原読み出しストローブ信号が非アクティブにされたときに上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項17記載のメモリアクセス衝突防止方法。

請求項21

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出しOKと呼ばれる1つの補助信号を発生し、上記シリアルクロックパルスがアクティブにされたときに上記読み出しOK信号をアサートし、上記原読み出しストローブ信号が非アクティブにされたときに上記読み出しOK信号をクリアすることを特徴とする請求項20記載のメモリアクセス衝突防止方法。

請求項22

さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に第2のシリアルクロックパルスが開始し、停止するような態様で上記第1のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、上記第2のシリアルクロックパルスがアクティブにされた後、上記第2のシリアルクロックパルスの所定最小パルス数であって上記シングルポートRAMについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項17記載のメモリアクセス衝突防止方法。

請求項23

さらに上記変更結果の読み出しストローブ信号を発生するステップは、読み出し阻止及び読み出しOKと呼ばれる2つの補助信号を発生するステップと、上記第1のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号をアサートするとともに上記シリアルクロックパルスがアクティブにされたときに上記読み出しOK信号をアサートするステップと、上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しOK信号をクリアするステップとを含むことを特徴とする、請求項22記載のメモリアクセス衝突防止方法。

請求項24

シリアルな書き込みアクセスと非同期の読み出しアクセスが行われるシングルポートRAMに対する読み出し動作と書き込み動作に際し、メモリアクセスの衝突を防止するメモリアクセス衝突防止回路において、シリアルクロック入力端子シリアルデータ入力端子、及びパラレル出力端子を有するシリアルインタフェースと、データ入力端子、原読み出しストローブ信号出力端子、及びデータと制御出力信号送出手段を有する独立型読み出し装置と、データ入出力信号のための単一のデータポート、及び書き込みストローブ信号と変更結果の読み出しストローブ信号が入力される分離制御ポートを有するシングルポートRAMと、上記シングルポートRAMに対するアクセス衝突の防止を目的として上記シングルポートRAMに対する上記非同期の読み出しアクセスのために上記独立型読み出し装置からの原読み出しストローブ信号のタイミングを制御する制御手段と、上記シングルポートRAMに対して上記シリアルな書き込みアクセスと上記非同期の読み出しアクセスが発生する毎に、上記シングルポートRAMに対して上記読み出し動作と書き込み動作の同時アクセスが防止されるよう、単一の変更結果の読み出しストローブ信号を上記シングルポートRAMに対する上記非同期の読み出しアクセスのために発生する変更結果の読み出しストローブ信号発生手段と、を備えることを特徴とするメモリアクセス衝突防止回路。

請求項25

さらに、上記シングルポートRAMに対する上記シリアルな書き込みアクセスのために上記シリアルクロック信号の終端で発生する書き込みストローブ信号を上記シリアルインタフェースに供給する手段と、上記書き込みストローブ信号を上記変更結果の読み出しストローブ信号発生手段の入力信号として利用する手段を備えることを特徴とする、請求項24記載のメモリアクセス衝突防止回路。

請求項26

読み出しアクセスコントローラ(RAC)と呼ばれる分離型回路ブロックと、第1の入力信号として上記シリアルインタフェースからの上記シリアルクロック信号を使用して上記シリアルインタフェースから上記RACに第1の接続を与える手段と、第2の入力信号として上記シリアルインタフェースからの上記書き込みストローブ信号を使用して上記シリアルインタフェースから上記RACに第2の接続を与える手段と、第3の入力信号として上記独立型読み出し装置からの上記原読み出しストローブ信号を使用して上記独立型読み出し装置から上記RACに第3の接続を与える手段と、上記RAC内で発生した上記変更結果の読み出しストローブ信号を上記シングルポートRAMに対する出力信号として供給して上記RACから上記シングルポートRAMに第4の接続を与える手段を有することを特徴とする請求項25記載のメモリアクセス衝突防止回路。

請求項27

さらに、上記RAC内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出し阻止信号を利用する手段と、同じく上記RAC内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出しOK信号を利用する手段を備えることを特徴とする、請求項26記載のメモリアクセス衝突防止回路。

請求項28

さらに、読み出しアクセスコントローラ(RAC)と呼ばれる分離型回路ブロックと、第1の入力信号として上記シリアルインタフェースからの上記シリアルクロック信号を使用して上記シリアルインタフェースから上記RACに第1の接続を与える手段と、第2の入力信号として上記独立型読み出し装置からの上記原読み出しストローブ信号を使用して上記独立型読み出し装置から上記RACに第2の接続を与える手段と、上記RAC内で発生した上記変更結果の読み出しストローブ信号を上記シングルポートRAMに対する出力信号として供給して上記RACから上記シングルポートRAMに第3の接続を与える手段とを備えることを特徴とする、請求項24記載のメモリアクセス衝突防止回路。

請求項29

さらに、上記RAC内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出し阻止信号を利用する手段と、同じく上記RAC内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出しOK信号を利用する手段とを備えることを特徴とする、請求項28記載のメモリアクセス衝突防止回路。

請求項30

上記独立型読み出し装置はLCDコントローラであることを特徴とする、請求項24記載のメモリアクセス衝突防止回路。

請求項31

上記変更結果の読み出しストローブ信号はLCDコントローラのバックプレーンカウンタの入力信号として使用されることを特徴とする、請求項24記載のメモリアクセス衝突防止回路。

技術分野

0001

本発明は、半導体記憶装置に関し、特にシリアルデータ入力同時伝送に際し、非同期で、衝突無しに書き込み(書き込み)と読み出し(読み出し)のデータアクセスが行われる液晶ディスプレイ(LCD)インタフェース回路内に設けられたランダムアクセスメモリ(RAM)装置に関する。

背景技術

0002

携帯情報端末等で用いられるグラフカルLCDディスプレイは適正な動作のために特別なコントローラ回路を必要とする。この種のLCDコントローラはLCDディスプレイの動作を制御し、必要なデータをディスプレイドライバに供給するために用いられる。このようなLCDディスプレイインタフェースの重要な特徴はデータの記憶用としてRAMを使用することである。また、よく知られているように、LCDコントローラは非同期のシリアルデータ入力とともに使用される。この種のLCDインタフェースにおいて解決すべき共通の課題は、同一のデータRAMに読み出しと書き込みの同時アクセスが行われる可能性があることであり、その理由は、LCDコントローラがランダム入来するシリアルデータを全く気にとめることなくデータを周期的に読み出すからである。商用LCDインタフェースチップでは、RAMに対する非同期の読み出しと書き込みのアクセス問題を解決するために、通常、デュアルポートRAM(DPRAM)あるいは出力バッファ付きのシングルポートRAM(SPRAM)を使用する。

0003

ここに、非同期とはRAMに対する読み出しと書き込みのアクセスが互いに独立した時間、すなわち非同期に発生することを意味する。したがって、RAMにおけるデータ破損をもたらすデータアクセス衝突を回避する必要がある。したがって、周知の技術的理由からスタティックRAM(SRAM)が一般的に使用されている。

0004

従来技術において、RAMにおける正しい、破壊されていないデータを保証するのに2つの技法がある。第一の方法ではデュアルポートRAM(DPRAM)を使用する。この方法によれば、入力ポート出力ポートが完全に分離している、すなわち、読み出しと書き込みのデータアクセスが同時に発生してもメモリのデータは破壊されないため、設計が簡単になるという利点がある。残念ながら、内部チップ構造は若干複雑になり、大きなチップエリアを必要とする。第二の方法では出力バッファ付きのシングルポートRAM(SPRAM)を使用する。しかしながら、この方法では各データライン毎にデータレジスタ一個追加することが必要になる。DPRAMに代えSPRAMを使用しつつ、バッファを追加しない何らかの手段によりデータアクセスの衝突を防止することは有益である。今日までSPRAMについてなされてきた検討はある程度の意味ある解決策を提供しているが、いずれも本発明の特徴に関わらない。

0005

幾つかの従来技術の発明はSPRAMでのデータアクセス衝突を防止する手段/方法について記載している。
Gehartの米国特許第5,974,482号には上書き防止機能を備えたシングルポートの先入れ先出し(FIFO)装置が記載されている。FIFO装置ホストプロセッサからのデータを記憶するシングルポートメモリを備える。このシングルポートメモリは順番に、非ランダムアドレス指定される。カウンタとメモリに接続した制御回路によりシングルポートメモリに対してホストデータの読み出しと書き込みが行われる。書き込み防止回路書き込み防止ステートに入ることによりシングルポートメモリへのホスト書き込みを防止する。

0006

Keay等の米国特許第6,314,047号には大きなDPRAMに対する低価格な代替構成として、通常のシングルポート記憶部を囲むロジックラッパーを使用して、ロジック回路内に納められたシングルポートのランダムアクセスメモリ構造を構成することによりデュアルポートメモリ装置でなければできないようなスループット能力を得るようにしたものが示されている。

0007

Linder等の米国特許第5,761,147号にはSPRAMセルを用いて高速書き込みスルー動作を行う仮想デュアルポートメモリ構造が開示されている。

発明が解決しようとする課題

0008

本発明の主目的は、シリアルインタフェースによるシリアル書き込みアクセス独立型読み出し装置による同時読み出しアクセスによってなされるシングルポートRAMに対する読み出しと書き込みの動作中においてメモリアクセスの衝突を防止する有効かつ非常に製造し易いメモリアクセス衝突防止方法及び回路を提供することである。

0009

さらに本発明の目的は本発明に係るメモリアクセス衝突防止方法及び回路のためにシリアルインタフェース信号、シリアルクロック及び/又は書き込みストローブを直接利用することである。

0010

さらに本発明の目的は通常のLCDコントローラ回路を独立型読み出し装置として使用してLCDコントローラの原読み出しストローブ信号を利用することである。
さらに本発明の目的は動作時の回路消費電力を低減して省エネルギーを達成することである。

0011

さらに本発明の他の目的は変更(適用)読み出しストローブ信号をLCDコントローラのバックプレーンカウンタの入力信号として使用することである。

課題を解決するための手段

0012

本発明の目的に沿って、シングルポートRAMに対する読み出しと書き込みの動作中におけるメモリアクセスの衝突を防止するメモリアクセス衝突防止方法を実現するために、独立型読み出し装置からの原読み出しストローブ信号のタイミングを制御し、これをシリアル書き込みアクセスによるデータ入力に用いるシリアルインタフェース用シリアルクロック信号に依存させて、新たな変更結果の読み出しストローブ信号として発生する。

0013

さらに本発明の目的に沿って、本発明の方法を実施する読み出しアクセスコントローラ(RAC)回路が実現される。RAC回路は入力信号として第1にシリアルインタフェースからの書き込みストローブ信号及び上記シリアルクロックを、第2に読み出し装置からの原読み出しストローブ信号を利用して新たに変更した変更結果の読み出しストローブ信号を発生する。

0014

さらに本発明の目的に沿って、本方法及び回路は通常のLCDコントローラ回路に適用可能であり、容易に採用できる。
さらに本発明の目的に沿って、電力消費節減を実現するために多重書き込みアクセスが発生するときでも各原読み出しストローブ信号毎に変更結果の読み出しストローブ信号を1つだけ発生する。

0015

さらに本発明の目的に沿って、本方法及び回路は、変更結果の読み出しストローブ信号を各読み出しサイクル毎に1つだけ発生することにより、LCDコントローラのバックプレーンカウンタの入力信号として変更結果の読み出しストローブ信号を利用することができる。

発明を実施するための最良の形態

0016

以下、実施の形態において開示する新規なメモリアクセス衝突防止方法及び回路は、LCDコントローラ内のRAMに同時アクセスが行われる環境にあり、具体的にはLCDドライバチップ上のシングルポートRAM(SPRAM)に対し周期的な読み出し動作が行われるとともにシリアルインタフェースを介して書き込み動作が非同期で行われる。本発明が提供する新規なSPRAM読み出しアクセスコントローラ(RAC)回路及び方法により、あらゆる状況の下で読み出しと書き込みのアクセスの衝突を防止することが可能になる。当業者には明らかなように、本発明は本発明の範囲を逸脱することなく応用、拡張することができる。

0017

図1Aに本発明の回路の好ましい実施形態を示す。新たに登場した信号については、図中に示す信号名の略号括弧でくくって示す。クロック入力端子ライン112、及びデータ入力端子とライン111を有するシリアルインタフェース装置110は、シリアル入力データDATA)を端子112からのシリアルクロック信号(SCLK)により、シリアルに受け取る。シリアルインタフェース110は書き込みストローブ出力ライン113とデータ出力ライン114を有する。書き込みストローブインパルス(WRT)は受け取った入力データの最終ビットで発生する。この書き込みストローブインパルスが書き込み動作を起動するとデータが並列に出力されSPRAM装置120に書き込まれる。尚、分離したデータ入力ライン114とデータ出力ライン114という、一方向形式で図示しているが、内部的には同一の記憶場所に書き込み、そこから読み出す構成であり、シングルポートを構成している。LCDディスプレイ140に表示データ及び必要な制御信号を供給するディスプレイコントローラ130はSPRAMからライン121のデータを周期的に読み出す。一般に、このようなデータは、図1Bとその説明から明らかなように、端子131の読み出しストローブ信号(RDO)により直接ストローブされる。ディスプレイコントローラ130内において、RDO信号は端子132から入力される独立したシステムクロック(CLK)から作られる。本発明にあっては、この読み出しストローブ信号131を新たに導入した読み出しアクセスコントローラ(RAC)回路150に通し、ここでこの原読み出しストローブ信号131を変更して端子151上に変更結果の読み出しストローブ信号として出力する。この原読み出しストローブ信号131の変更は本発明の新規なRAC回路150が実行する新規な方法により行われるものであり、シリアルクロック信号112とともに書き込みストローブ信号113に配慮してなされる。

0018

図1Bには説明の便宜上「生」回路を示すが、上述した回路要素であるシリアルインタフェース110、SPRAM120、ディスプレイコントローラ130とともにLCD140が含まれている。SCLK信号112及び入力111としてDATAがシリアルインタフェース110に接続されている点、また、シリアルインタフェース110とSPRAM120とがDATA信号114及びWRTストローブ113により接続されている点で図1Bは図1Aと同じである。また、SPRAM120とディスプレイコントローラ130間にDATAが接続される点でも同じである。しかしながら、ディスプレイコントローラ130とSPRAM120間に、図1Aでは接続されていないストローブRDO131が介在手段なしに直接的に接続されている。自発性システムクロックCLKは端子132を介してディスプレイコントローラ130に供給される。この回路の挙動を具に調べると分かるように、SPRAM120内の同一記憶場所に対してWRTストローブ113による独立した書き込みアクセスとともにこれとは無関係なRDOストローブ131による読み出しアクセスが行われるため、一定のケースで読み出しと書き込みアクセスの衝突が起きる。したがって、必然的にSPRAM120内のデータ破壊が避けられない。このアクセス衝突の問題はこの応用において一般に許容することはできず、かくして本発明による新規な方法及び回路をもたらした。

0019

以下、図2A〜2Dに示す変更フローチャートを参照して、上記メモリアクセスの衝突防止を実現する本発明の新規な方法の実施形態について詳しく説明する。フローチャートに併せて図3A〜3Eに示すタイミング図を参照するとよい。参照信号及び時間を両方の表現検索することができる。追加のグループを含む形式でフローチャートに変更を加えているが、その内容は論理的な意味でのエンティティとして解すべきである。すなわち、新規なRAC回路による本方法の技術的な実現の仕方はこの形式の論理的記述に限定されない。既に図1Aでも示したが、各フローチャート/タイミング図に示される信号として、原読み出しストローブRDO131、シリアルクロックSCLK112、書き込みストローブWRT113、変更結果の読み出しストローブRDR151があり、さらにRAC回路150の内部信号として読み出し阻止信号(RDBLK)、及び読み出しOK指示信号(RDOK)がある。尚、読み出し阻止信号(読み出しブロック信号)のアサートは一定のケースで原読み出しストローブ信号(RDO)を阻止/禁止する機能を有するものであって、データのブロック(エリア)の読み出しを意味するものではない。

0020

以下の説明、フローチャート及びタイミング図をよく理解する上で、下記に階層的かつ自明の形式で示す用語及び取り決めに沿うことが助けになる
信号:
独立信号
SCLK=シリアルクロック信号
RDO=原読み出しストローブ信号(ディスプレイコントローラが発生する)
従属信号:
WRT=書き込みストローブ信号(シリアルインタフェースが発生する)
RACが発生する信号:
RDBLK=読み出し阻止信号(内部信号)
RDBLK”TRUE”で読み出しストローブ信号RDOを阻止/禁止する
RDBLK”FALSE”で読み出しストローブ信号RDOを実行する
RDOK=読み出しOK信号(内部信号)
RDOK”TRUE”は読み出しアクセスの実行完了を意味する
RDOK”FALSE”は現サイクルでの読み出しアクセス無しを意味する
RDR=変更結果の読み出しストローブ信号(出力信号
全ての信号は正論理である。すなわち:
論理”TRUE”=ハイ信号ベル=アサート=アクティブ
論理”FALSE”=ロー信号レベル=クリア非アクティブ
ここに、”TRUE”はそれぞれ、阻止信号による阻止、あるいはストローブによる読み出しを意味する。
観測される時間:
Tstart(”signal”)=”signal”がローレベルからハイレベルに変化する時点
Tend(”signal”)=”signal”がハイレベルからローレベルに変化する時点、ここに”signal”は上記各信号を表す。

0021

以下の変更フローチャートを理解する上で大いに役立つものとして、図2A〜2Dに関して細部の説明と注釈を加えた、広範囲に及ぶ凡例のまとめを下記に示すことにより、図において短縮して記載された事項を補充する。尚、左端の番号は図におけるタグ番号である。

0022

図2Aの凡例
201シリアルクロック信号(SCLK)と原読み出しストローブ信号(RDO)の時間関係を評価する準備をする。
202 SCLK入力をゲットし、開始時刻Tstart(SCLK)に注目する。
203 RDO入力をゲットし、開始時刻Tstart(RDO)に注目する。
204 上記開始時刻の関係に基づいて、適切な読み出しOK信号(RDOK)とともに読み出し阻止信号(RDBLK)を発生する準備をする。
205 ここでチェックする:Tstart(SCLK)<Tstart(RDO)
すなわち、SCLKがRDOより早いか(どちらが先に来たか)。
ケースを”TURN CASE”と呼ぶ。
結果は”WRITE”又は”READ”である。

0023

”TURN CASE:WRITE”
206 1)RDBLK信号をTRUEにセットする。
ここにTstart(RDBLK)=Tstart(SCLK)にする。

0024

2)RDO信号をFALSEにセットする。
”TURN CASE:READ”
207 1)RDBLK信号をTRUEにセットする。
ここにTstart(RDBLK)=Tstart(SCLK)+deltaT
ここにdeltaTは適切な時間遅延(deltaT>0)である。

0025

2)RDOK信号をTRUEにセットする。
ここにTstart(RDOK)=Tstart(SCLK)にする。
図2Bの凡例
”TURN CASE:WRITE”の続き
208 書き込みストローブ信号(WRT)をゲットし、時点Tend(WRT)に注目する。
209 RDBLK信号をFALSEにセットする。
ここにTend(RDBLK)=Tend(WRT)にする。
210 RDBLK信号の状態に基づいて変更結果の読み出しストローブ信号(RDR)を開始する準備をする。
211 ここでチェックする:RDBLK信号はRDBLK=FALSE、それともRDBLK=TRUEか、すなわちRDBLKはどちらの状態か。
ケースを”BLOCKCASE”と呼ぶ。
結果は”FALSE”又は”TRUE”である。

0026

”BLOCKCASE:FALSE”
212 RDR信号=TRUEにセットする。
ここにTstart(RDR)=Tstart(RDO)にする。

0027

”BLOCKCASE:TRUE”
213 RDR信号=TRUEにセットする。
ここにTstart(RDR)=Tend(WRT)にする。

0028

図2Cの凡例
214 RDO信号の状態に基づいてRDR信号を停止する準備をする。
215 RDO入力をゲットし、時点Tend(RDO)に注目する。
216 RDR信号=FALSEにセットする。
ここにTend(RDR)=Tend(RDO)にする。

0029

図2Dの凡例
”TURN CASE:READ”の続き
217変更結果の読み出しストローブ信号(RDR)を発生する準備をする。
218 RDR信号=TRUEにセットする。
ここにTstart(RDR)=Tstart(RDO)にする。
219 RDR信号=FALSEにセットにする。
ここにTend(RDR)=Tstart(SCLK)+deltaT
ここにdeltaTは適切な時間遅延(deltaT>0)である。
220 RDO信号の状態に基づいてRDBLK及びRDOK信号を停止する準備をする。
221 RDO入力をゲットし、時点Tend(RDO)に注目する。
222 RDBLK信号をFALSEにセットする。
ここにTend(RDBLK)=Tend(RDO)にする。
223 RDOK信号をFALSEにセットする。
ここにTend(RDOK)=Tend(RDO)にする。

0030

図2Aに示すように、「開始」のマークから動作サイクルが始まり、論理ブロック201に入り、ここでシリアルクロック信号SCLK及び原読み出しストローブ信号RDOを時間関係について評価する準備をする。ブロック202は、シリアルクロックSCLKがアクティブ状態へと変化するのをRAC回路で解析するとともにその変化時点(開始時刻)Tstart(SCLK)に注目する(を検出する)ことを論理的に表している。ブロック203は、原読み出しストローブ信号RDOがアクティブ状態へと変化するのをRAC回路で解析するとともにその変化時点(開始時刻)Tstart(RDO)に注目することを論理的に表している。続くブロック204において、上記開始時刻の関係に基づいて、適切な読み出しOK信号(RDOK)とともにそれに合う読み出し阻止信号(RDBLK)を発生する準備をする。”TURN CASE”と呼ばれる、必要な論理的ケースの判定がブロック205で行われる。シリアルクロックSCLKの方が原読み出しストローブ信号RDOより先に開始したか?応答は”WRITE”あるいは”READ”である。

0031

Tstart(SCLK)<Tstart(RDO)のケースはブロック205において”TURN CASE:WRITE”と呼ばれるが、このケースでは、続くブロック206において、図3A及び図3Bのタイミング図に示すように、対応するSCLK信号のアクティブ状態に合わせてRDBLK信号をTRUEにセットするとともにRDO信号をFALSEにセットする。

0032

Tstart(SCLK)>=Tstart(RDO)のケースはブロック205において”TURN CASE:READ”と呼ばれるが、このケースでは、続くブロック207において、図3C及び図4Dのタイミング図に示すように、対応するSCLK信号のアクティブ状態に合わせて読み出しOK信号RDOKをTRUEにセットするとともに適切な時間遅延deltaT>0後にRDBLK信号をTRUEにセットする。時間遅延deltaTはシリアルクロックSCLKの所定ビット(パルス)数に対応しており、その長さは実際に起こりうる全ての状況下で安全な動作が確保されるように選択する必要がある。前提条件として、書き込みストローブWRTは現読み出しストローブRDOに比べて短い、すなわちシリアルクロック周波数f(SCLK)はシステムクロック周波数f(CLK)より十分に高くて、変更結果の読み出しストローブRDOの期間が最小、最悪でも正しい読み出し動作が十分に可能な長さにとれる。

0033

図2Bに示すように、”TURN CASE:WRITE”の続きとして、書き込みストローブインパルスWRTがトリガーされた時点で、ブロック208と209に記すようにRDBLKをFALSEにセットして読み出し阻止信号RDBLKのアクティブ状態を解除する。論理ブロック210では、本発明の主目的に則して、変更結果の読み出しストローブ信号RDRを開始する準備をする。変更結果の読み出しストローブ信号RDRの開始の仕方は、”BLOCKCASE”と呼ばれる論理判定ブロック211で検査されるRDBLK信号の状態(status)に応じて行われる。論理ブロック212に示すように、検査時点で、すなわちRDOの開始時刻Tstart(RDO)で、RDBLK信号がFALSEのときは直ちに変更結果の読み出しストローブ信号RDRを”TRUE”にセットする。この様子は図3Aのタイミング図に示される。論理ブロック213に示すように、検査時点で、すなわちRDOの開始時刻Tstart(RDO)で、RDBLK信号がTRUEのときは直ぐにではなく書き込みストローブインパルスがトリガーされた後に変更結果の読み出しストローブ信号RDRを”TRUE”にセットする。この様子は図3Bのタイミング図に示される。両ケース、すなわち、”BLOCK CASE:FALSE”と”BLOCK CASE:TRUE”はともに図2Cに示す処理に進む。

0034

図2Cでは、論理ブロック214において変更結果の読み出しストローブ信号RDRを停止する準備をする。変更結果の読み出しストローブ信号RDRの停止の仕方は、ブロック215と216に記されるように、原読み出しストローブRDOのみにより制御される。この様子は図3A及び図3Bのタイミング図に示される。このように、以上のケースにおいて動作サイクルは図2Cのフローチャート「終了」マークで終了し、図2Aの「開始」マークから再開する。

0035

図2Aのフローチャートに戻ると、”TURN CASE:READ”の場合に、上述した全時点で読み出しOK信号RDOKはTRUEにセットされたままであり、同じく読み出し阻止信号RDBLKもTRUEにセットされた状態であり、この様子も同じく図3C又は図4Dに示される。

0036

図2Dに示すように、”TURN CASE:READ”の続きは論理ブロック217に進み、ここで変更結果の読み出しストローブ信号RDRを発生する準備をする。論理ブロック218では、原読み出しストローブRDOの開始に合わせて、先ず、変更結果の読み出しストローブ信号RDRをTRUEにセットする。また、論理ブロック219において、シリアルクロックSCLKの開始と相関して適切な時間deltaT>0だけ遅らせて変更結果の読み出しストローブ信号RDRをFALSEにセットする。この挙動も同じく図3C、3D又は図4Dのタイミング図に示される。

0037

論理ブロック220に残された唯一タスクは読み出し阻止信号RDBLK及び読み出しOK信号RDOKを停止する準備をすることである。同じくこれも原読み出しストローブRDOのアクティブ期間の終了に対応づけられるので、論理ブロック221は原読み出しストローブRDOのアクティブ期間が終了する時刻Tend(RDO)に注目し、論理ブロック222とブロック223でそれぞれ、読み出し阻止信号RDBLKをFALSEにセットし、同時に読み出しOK信号RDOKをFALSEにセットする。同様に、両信号は図3C又は図3Dのタイミング図に示される。このように、”TURN CASE:READ”のケースにおいて、動作サイクルは図2Dのフローチャート「終了」マークで終了し、図2Aの「開始」マークから再開する。動作サイクルを再開することで上記論理的挙動を適切に重ね合わせることにより多重書き込みアクセスのケースが含まれる。

0038

タイミング図(図3A〜3E及び図4A〜4D)の凡例
図3A: 「読み出しと書き込み:衝突無し!」
T1: Tstart(SCLK)=Tstart(RDBLK)
T2: Tend(WRT)=Tend(RDBLK)
T3: Tstart(RDO)=Tstart(RDR)
T4: Tend(RDO)=Tend(RDR)
図3B: 「書き込みは読み出しアクセスと重なる!」
T1: Tstart(SCLK)=Tstart(RDBLK)
T2: Tend(WRT)=Tend(RDBLK)=Tstart(RDR)
T3: Tend(RDO)=Tend(RDR)
図3C: 「読み出しアクセス進行中の書き込み!」
T1: Tstart(RDO)=Tstart(RDR)
T2: Tstart(SCLK)=Tstart(RDOK)
T3: Tstart(SCLK)+deltaT=Tstart(RDBLK)
T4: Tend(RDO)=Tend(RDBLK)=Tend(RDOK)
図3D:「読み出しアクセス終了時の書き込み(短縮)!」
T1: Tstart(RDO)=Tstart(RDR)
T2: Tstart(SCLK)=Tstart(RDOK)
T3: Tstart(SCLK)+deltaT=Tstart(RDBLK)=Tend(RDR)
T4: Tend(RDO)=Tend(RDBLK)=Tend(RDOK)
図3E: 「読み出しアクセス終了時の書き込み(完全)!」
T1: Tstart(RDO)=Tstart(RDR)
T2: Tstart(SCLK)=Tstart(RDOK)
T3: Tend(RDO)=Tend(RDOK)=Tend(RDR)
図4A: 「多重書き込みアクセス!」
T1: Tstart(SCLK)=Tstart(RDBLK)
T2: Tend(WRT)=Tend(RDBLK)
T3: Tstart(SCLK)=Tstart(RDBLK)
T4: Tend(WRT)=Tstart(RDR)
T5: Tend(RDO)=Tend(RDR)
図4B: 「多重書き込みアクセス!」
T1: Tstart(SCLK)=Tstart(RDBLK)
T2: Tend(WRT)=Tend(RDBLK)
T3: Tstart(RDO)=Tstart(RDR)
T4: Tstart(SCLK)=Tstart(RDOK)
T5: Tstart(SCLK)+deltaT=Tstart(RDBLK)=Tend(RDR)
T6: Tend(RDO)=Tend(RDBLK)=Tend(RDOK)
図4C: 「多重書き込みアクセス!」
T1: Tstart(SCLK)=Tstart(RDBLK)
T2: Tend(WRT)=Tend(RDBLK)=Tstart(RDR)
T3: Tstart(SCLK)=Tstart(RDOK)
T4: Tstart(SCLK)+deltaT=Tstart(RDBLK)=Tend(RDR)
T5: Tend(RDO)=Tend(RDBLK)=Tend(RDOK)
図4D: 「多重書き込みアクセス!」
T1: Tstart(RDO)=Tstart(RDR)
T2: Tstart(SCLK)=Tstart(RDOK)
T3: Tstart(SCLK)+deltaT=Tstart(RDBLK)=Tend(RDR)
T4: Tend(RDO)=Tend(RDBLK)=Tend(RDOK)
先ず、図3Aを参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをシリアルクロック入力と原読み出しストローブ信号が第1の関係にあるケース(第1のケース)についてさらに詳細に説明する。このケースは「読み出しと書き込み:衝突無し!」と名付けられる。既に図1Aにも記されているが、この図3A及び後続するタイミング図に示される信号として、原読み出しストローブ信号RDO131、シリアルクロックSCLK112、書き込みストローブWRT113、変更結果の読み出しストローブ信号RDR151とともに図1AのRAC回路150の内部信号として読み出し阻止信号(RDBLK)及び読み出しOK信号(RDOK)がある。

0039

入力のシリアルクロック信号SCLKと原読み出しストローブ信号RDOは時間的な重なりがない、すなわち原読み出しストローブ信号RDOがアクティブになって読み出しプロセスが進行中となる読み出しサイクル中に書き込みストローブインパルスWRTが書き込みアクセスを起動することはない。変更(適用)読み出しストローブ信号RDRは原読み出しストローブ信号RDOと同一になる。読み出しOK信号RDOKは常時FALSEになる。ところでこのケースにおいて読み出し阻止信号RDBLKは任意である、すなわち何ら影響を及ぼさない。メモリアクセスの衝突は起こりようがない。にもかかわらず図3AにおいてRDBLK信号をTRUEにセットしているが、これについては図3Bに関する後続の説明のなかで明らかにする。

0040

次に、図3Bを参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをシリアルクロック入力と原読み出しストローブ信号が第2の関係にあるケース(第2のケース)について説明する。このケースは「WRITING OVELAPS READACCESS(書き込みは読み出しアクセスと重なる)!」と名付けられる。シリアルクロック信号SCLKが書き込み伝送を開始してから直ぐ後で原読み出しストローブが発生する、すなわち原読み出しストローブ信号RDOのアクティブ期間中にシリアルクロック信号SCLKの最終ビットで発生する書き込みストローブインパルスWRTが書き込みアクセスを起動する。ここで問題としてアクセス衝突の可能性が浮上する。この問題を解決するために適切な読み出し阻止信号RDBLKを発生して原読み出しストローブ信号RDOを禁止する。書き込みアクセスの終了後に読み出し阻止信号RDBLKをクリアすることで変更結果の読み出しストローブ信号RDRは長さが少し短くなるが正しい読み出し動作を行うには十分である。このようにして、このケースの問題は本発明により解決される。

0041

以上の説明から分かるように、新規に導入した読み出しアクセスコントローラ(RAC)回路の内部信号である2つの信号RDBLK及びRDOKはメモリアクセス衝突防止方式枠組みの中で基本となる制御信号である。

0042

あるシステムクロック(CLK)サイクルから次のシステムサイクルに進行する中で両信号を信号SCLK及びRDOの状態に応じてリセットし、セットし、ホールドする。例えば、読み出しプロセスの進行中(RDOは既にTRUEになっている)にコンカレント書き込みプロセス(SCLK)が開始したら読み出しOK信号(RDOK)をセットして読み出しプロセス(RDO)が既に進行中であることをコントローラに知らせる。

0043

グリッチ防止のため、すなわち読み出しストローブに必要な最小の時間長を確保するために)所定の遅延時間deltaTが経過した後でこれらの状態が依然として続いていれば必要な読み出し阻止信号(RDBLK)を発生する。この結果、変更(適用)読み出しストローブ信号(RDR)は原読み出しストローブ信号(RDO)と反転読み出し阻止信号(_RDBLK)の論理ANDをとることで変更される。

0044

所要の時間遅延deltaTの長さは所定のシリアルクロック(SCLK)サイクル数カウントすることで定められるので入力クロック周波数に依存する。
次に、図3Cを参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをシリアルクロック入力と原読み出しストローブ信号が第3の関係にあるケース(第3のケース)について説明する。このケースは「WRIGHTING WGHILE READACCESS IN PROGRESS(読み出しアクセス進行中の書き込み)!」と名付けられる。原読み出しストローブ信号RDOが発生した後で書き込み伝送が行われる、すなわち読み出しアクセスの開始後にシリアルクロック信号SCLKが開始すると同時に読み出しOK信号RDOKがアサートされる。このケースでも問題として原読み出しストローブ信号RDOのアクティブ期間中に書き込みストローブインパルスWRTが書き込みアクセスをトリガする。読み出しサイクルが開始した時点で書き込みアクセスが後で発生するかは全く分からないので原読み出しストローブ信号RDOとともに既に開始した変更結果の読み出しストローブ信号RDRに起因してアクセス衝突の可能性が浮上する。この問題を解決するために適切な読み出し阻止信号RDBLKを発生する。そして図3Cに示すように、読み出しOK信号RDOKの”TRUE”後、所定数のシリアルクロックインパルスSDLKにより時間遅延deltaTをかけてからこの読み出し阻止信号RDBLKをTRUEにアサートすることで直ちに変更結果の読み出しストローブ信号RDRを停止/終了させる。この遅延時間deltaTはグリッチ防止のためのもの、すなわち正しい読み出し動作に必要な最小の時間長を確保するためのものである。仮に読み出しストローブ信号RDRが原読み出しストローブ信号RDOと同時に開始し、書き込みストローブインパルスWRTと同時に停止するとすると短くなりすぎて正しい読み出しを行えない.上述したように、この遅延時間deltaTは所定数のシリアルクロックインパルスSDLKをカウントすることで簡単に定められる。図3Bに示すケースから明らかなように読み出し阻止信号RDBLKは書き込みストローブ信号WRTにより終了するので、追加条件として読み出しOK信号を”TRUE”にして読み出し阻止信号RDBLKがクリアされないようにする必要がある。この読み出しOK信号RDOKは、既に読み出しアクセスが進行している中でシリアル書き込み伝送が開始する、すなわちシリアルクロック信号SCLKが開始するときに必ずTRUEにセットされる。変更結果の読み出しストローブ信号RDRを停止した後で書き込みストローブインパルスWRTにより書き込みアクセスが行われるようにしているので、読み出しによって妨げられることのない書き込みアクセスが保証される。読み出し阻止信号RDBLKと読み出しOK信号RDOKはともに読み出しサイクルの終了時に、すなわち原読み出しストローブ信号RDOがアクティブでなくなるときにクリアされる。このようにして、このケースの問題も本発明により解決される。

0045

次に図3D及び3Eのタイミング図を参照して、「WRITING AT END OF READACCESS(SHORTEND)(読み出しアクセス終了時の書き込み(短縮))!」と「WRITING AT END OF READ ACCESS(FULL)(読み出しアクセス終了時の書き込み(完全))!」の2つのケースに係る状況について説明する。この状況は、(所定数のSCLKパルスをカウントすることで定められる)遅延時間deltaTが経過しないうちに、すなわち十分な数のクロックパルスSCLKが入来しないうちに、原読み出しストローブ信号RDOが終了し、このため読み出し阻止信号RDBLKが発生せず、変更結果の読み出しストローブ信号RDRはそのままで変化しない、すなわち短縮されない点を除けば図3Cについて述べた「WRIGHTING WGHILE READ ACCESS IN PROGRESS(読み出しアクセス進行中の書き込み)!」のケースと同じである。

0046

次に図4A〜4Dのタイミング図を参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをいずれもSPRAMへの多重書き込みが行われる。特別なサブケースについて説明する。これらのケースは便宜上、「MULTPLE WRITEACCESSES(多重書き込みアクセス)!」のコンセプトの下でまとめられているが前述したケースを組み合わせた(重ね合わせた)ものとして以下説明する。

0047

図4Aに示す状況は、次の読み出しサイクルの開始時に、すなわち原読み出しストローブ信号RDOがアクティブに変化したところでシリアル入力ラインから2回目の書き込み伝送が到来する点を除けば図3Aに示す「READING AND WRITING:NO COLLISIONS(読み出しと書き込み:衝突無し)!」のケースと同じである。図面から明らかなように、この2回目の書き込みアクセスは図3Bで説明した「WRITING OVERLAPS READACCESS(書き込みは読み出しアクセスと重なる)!」のケースに則して読み出し動作を妨げることのないように取り扱われる。このケースにおいて読み出し阻止信号RDBLKはシリアルクロック信号SCLKのアクティブ期間中、TRUEのアサート状態を保つため、変更結果の読み出しストローブ信号RDRは直ぐにはアクティブになれず、アクティブになれるのはSPRAMへの書き込みが終了した後になるので読み出しと書き込みの衝突は起こらない。

0048

図4Bに示す状況は、次の読み出しサイクルが開始して次の読み出しサイクルの進行中に、すなわち原読み出しストローブ信号RDOのアクティブ期間中にシリアル入力ラインから2回目の書き込み伝送が到来する点を除けば図3Aに示す「READING AND WRITING:NO COLLISIONS(読み出しと書き込み:衝突無し)!」のケースと同じである。図面から明らかなように、この2回目の書き込みアクセスは図3Cで説明した「WRIGHTING WGHILE READACCESS IN PROGRESS(読み出しアクセス進行中の書き込み)!」のケースに則して読み出し動作を妨げることのないように取り扱われる。原読み出しストローブ信号RDOがアクティブにセットされる読み出しサイクルの開始時に読み出し阻止信号RDBLK及び読み出しOK信号RDOKはともに”FALSE”でアサートされないため変更(適用)読み出しストローブRDRはRDOと同時にアクティブにセットされる。シリアルクロック信号SCLKによるこの2回目の書き込みアクセスはOK信号RDOKを直ちに”TRUE”にアサートする。所定数のシリアルクロックインパルスSCLKに相当する上記時間遅延後に読み出し阻止信号RDBLKは”TRUE”にアサートされる。これにより変更結果の読み出しストローブ信号RDRは非アクティブになるので、SPRAMに対する読み出しアクセスは終了し、その後で書き込みストローブインパルスWRTが発生して書き込みアクセスを起動する。このケースにおいて読み出し阻止信号RDBLK及び読み出しOK信号RDOKは現読み出しサイクルが終了しない限りアサートされた状態を保持するので、更なる書き込みアクセスをメモリアクセス衝突の虞なく実行可能である。

0049

図4Cに示す状況は、同一読み出しサイクル中に、すなわち原読み出しストローブ信号RDOが依然としてアクティブであるときににシリアル入力ラインから2回目の書き込み伝送が到来する点を除けば図3Bに示す「WRITING OVERLAPS READACCESS(書き込みは読み出しアクセスと重なる)!」のケースと同じである。図面から明らかなように、この2回目の書き込みアクセスは図3Cで説明した「READING:WRITE ACCESS(読み出し:書きみアクセス)!」のケースに則して読み出し動作を妨げることのないように取り扱われる。原読み出しストローブ信号RDOのアクティブ期間が開始した時点で読み出し阻止信号RDBLKはアサート状態にホールドされているため、シリアルクロック信号SCLKによる1回目の書き込みアクセスが終了して書き込みストローブWRTがトリガしない限り変更(適用)読み出しストローブRDRは機能停止される。そしてこの結果、読み出し阻止信号RDBLKはクリアされるとともに変更結果の読み出しストローブ信号RDRはアクティブになる。シリアルクロック信号SCLKによる2回目の書き込みアクセスで直ちに読み出しOK信号RDOKは”TRUE”にアサートされ、その後、所定数のシリアルクロックインパルスに相当する上記遅延時間の経過後に読み出し阻止信号RDBLKは再び”TRUE”にアサートされる。これにより変更結果の読み出しストローブ信号RDRは非アクティブになるので、SPRAMに対する読み出しアクセスは終了し、その後に2回目の書き込みストローブインパルスWRTが2回目の書き込みアクセスをトリガする。ここにおいて読み出し阻止信号RDBLK及び読み出しOK信号RDOKは現読み出しサイクルが終了しない限りアサートされた状態を保持するので、更なる書き込みアクセスをメモリアクセス衝突の危険なく実行可能である。

0050

図4Dに示す状況は、同一読み出しサイクル中に、すなわち原読み出しストローブ信号RDOが依然としてアクティブであるときににシリアル入力ラインから2回目の書き込み伝送が到来する点を除けば図3Cに示す「WRIGHTING WGHILE READACCESS IN PROGRESS(読み出しアクセス進行中の書き込み)!」のケースと同じである。図面から明らかなように、この2回目の書き込みアクセスは図3Cで説明した「WRIGHTING WGHILE READ ACCESS IN PROGRESS(読み出しアクセス進行中の書き込み)!」のケースに則して読み出し動作を妨げることのないように取り扱われる。原読み出しストローブ信号RDOがアクティブにセットされる現読み出しサイクルが開始した時点で読み出し阻止信号RDBLKはFALSEに置かれ、読み出しOK信号RDOKも”FALSE”に置かれ、ともに非アクティブ状態にあるため、変更結果の読み出しストローブ信号RDRはこの読み出しサイクルの開始時にアクティブにセットされる。シリアルクロック信号SCLKによる1回目の書き込みアクセスで直ちに読み出しOK信号RDOKは”TRUE”にアサートされる。その後、所定数のシリアルクロックインパルスに相当する上記遅延時間の経過後に読み出し阻止信号RDBLKは”TRUE”にアサートされる。これにより変更結果の読み出しストローブ信号RDRは非アクティブになるので、SPRAMに対する読み出しアクセスは終了し、その後で2回目の書き込みストローブインパルスWRTが発生して書き込みアクセスを起動する。ここにおいて読み出し阻止信号RDBLK及び読み出しOK信号RDOKは現読み出しサイクルが終了しない限りクリアされないため、現読み出しサイクル中に単一の(一回限りの)変更結果の読み出しストローブ信号RDRがSPRAMに送られる。したがって更なる読み出しアクセスは許可されない。

0051

以上の詳細な説明をまとめると、図4A〜4Dで述べたように本発明に係る新規な方法及び回路の実施形態の動作に関わらず、読み出しサイクル毎に、起きる可能性のある読み出しと書き込みのアクセスの各組合せ毎に、単一の(一回限りの)変更結果の読み出しストローブ信号RDRがSPRAMに送られるため、1つの読み出しサイクル中に2回目の読み出しアクセスは許可されず、変更結果の読み出しストローブ信号RDRが読み出しストローブインパルスWRTと重なることは決してない。換言すると原読み出しストローブ信号RDOが要求する通りに読み出しアクセスが一回だけ実行される一方で、多重書き込みアクセスはメモリアクセス衝突の危険なしに実行される。

0052

さらに、多重書き込みアクセスがある場合でも単一の変更結果の読み出しストローブ信号RDRを保証することである程度の省エネルギーが実現される。したがって各読み出しサイクル毎の単一読み出しストローブ信号RDRをLCDバックプレーンカウンタの制御にも利用できる。

0053

本発明の重要な特徴として新たに導入した読み出しアクセスコントローラ回路150(RAC)は僅かに3つの入力信号と1つの出力信号を有し、入力信号としてのシリアルクロック112(SCLK)、書き込みストローブ113(WRT)及び原読み出しストローブ131(RDO)に加え、出力信号としてアクセス衝突を防止する変更結果の読み出しストローブ信号151(RDR)がある。また内部でのみ使用する2つの信号である読み出し阻止信号(RDBLK)と読み出しOK信号(RDOK)を利用することで、既に詳細に説明したような読み出しストローブ信号変更方式を内部的に実現している。この原読み出しストローブ信号RDOの変更方法により、読み出しサイクル毎に、読み出しと書き込みのアクセスとして可能な組合せ毎に、単一の変更結果の読み出しストローブ信号RDRがSPRAMに送られるため2回目の読み出しアクセスは許可されず、この変更結果の読み出しストローブ信号RDRが読み出しストローブインパルスWRTに重なることは決してない。

0054

RAC回路導入のための前提条件は以下の通りである。
1.シリアルクロック信号(SCLK)を供給するシリアルインタフェースを使用すること。
2.SPRAMに対する書き込みアクセスがシリアルデータ伝送の終了時に発生すること、すなわちシリアルクロック信号(SCLK)でクロック入力される最終データビットと共に、あるいは最後のSCLKインパルスを受け取った直後に書き込みストローブインパルス(WRT)が発生すること。
3.書き込みストローブインパルス(WRT)は原読み出しストローブ(RDO)に比べて短いこと(例えば1/100kHzに対する1/5MHz)。

0055

このRAC回路が提供する制御により全ての状況下でシングルポートRAM(SPRAM)に対する読み出し書き込みアクセスを衝突の無しで行うことができる。

0056

本発明の利点を以下にまとめる。本発明はシングルポートRAM(SPRAM)に対するシリアルクロック信号による読み出し書き込みアクセスを制御する有効でかつ非常に製造容易な方法及び回路を提供する。上記シリアルクロック信号はデータ入力のためにシリアルインタフェースにより伝送されて上記SPRAMにデータが非同期で書き込まれる一方で、SPRAMからの読み出しが周期的にかつ上記シリアルクロック信号とは完全に独立して行われる。読み出しアクセスコントロール(RAC)方法及び回路は上記SPRAMからアクセス衝突の無い読み出しを提供する。

0057

RAC回路で実現した制御方法に基づいて、多重化書き込みアクセスがある状況でも読み出しサイクル毎に単一の読み出しストローブを発生させる。したがって、LCDドライバ回路のバックプレーンカウンタをインクリメントするのに上記読み出しストローブを利用できる。また、多重化書き込みアクセス中に単一の読み出しストローブが発生することから省エネルギーを達成できる。

0058

実施の形態で示したように、新規な回路は従来技術に取って代わる有効で製造しやすい代替物を提供する。
以上、実施の形態について本発明を図示して説明してきたが、当業者には明らかなように本発明の趣旨や範囲から逸脱することなく形式及び詳細について種々の変形が可能である。

図面の簡単な説明

0059

本発明の好ましい実施形態に係る主回路要素機能ブロック図で示す。
説明の便宜上採用した、「生」回路を機能ブロック図で示す。ここに生とは、シングルポートRAMを用いたこの回路は予防策を講じておらず、このままでは適切に機能しないことを意味する。
本発明の好ましい実施形態に係る変更したフローチャートで示す。
本発明の好ましい実施形態に係る変更したフローチャートで示す。
本発明の好ましい実施形態に係る変更したフローチャートで示す。
本発明の好ましい実施形態に係る変更したフローチャートで示す。
本発明により実現される、「READING AND WRITING:NO COLLISIONS(読み出しと書き込み:衝突無し)!」と呼ばれる第1の認定ケースに係るタイミング図を示す。
本発明により実現される、「WRITING OVERLAPS READACCESS(書き込みは読み出しアクセスと重なる)!」と呼ばれる第2の認定ケースに係るタイミング図を示す。
本発明により実現される、「WRITING WHILE READ ACCESS IN PROGRESS(読み出しアクセス進行中の書き込み)!」と呼ばれる第3の認定ケースに係るタイミング図を示す。
本発明により実現される、「WRITING AT END OF READ ACCESS(SHORTEND)(読み出しアクセス終了時の書き込み(短縮))!」と呼ばれる他のケースに係るタイミング図を示す。
本発明により実現される、「WRITING AT END OF READ ACCESS(FULL)(読み出しアクセス終了時の書き込み(完全))!」と呼ばれる他のケースに係るタイミング図を示す。
本発明により実現される、「MULTIPLE WRITE ACCESSES(多重書き込みアクセス)!」のケースとしてまとめられた、図3A〜3Eの組合せに係るタイミング図を示す。
本発明により実現される、「MULTIPLE WRITE ACCESSES(多重書き込みアクセス)!」のケースとしてまとめられた、図3A〜3Eの組合せに係るタイミング図を示す。
本発明により実現される、「MULTIPLE WRITE ACCESSES(多重書き込みアクセス)!」のケースとしてまとめられた、図3A〜3Eの組合せに係るタイミング図を示す。
本発明により実現される、「MULTIPLE WRITE ACCESSES(多重書き込みアクセス)!」のケースとしてまとめられた、図3A〜3Eの組合せに係るタイミング図を示す。

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