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技術 電源電圧変動解析方法、電源電流変動解析方法、電源電圧変動解析装置および電源電流変動解析装置

出願人 パナソニック株式会社
発明者 松井かおり名越正人吉田久人
出願日 2002年7月30日 (18年4ヶ月経過) 出願番号 2002-221923
公開日 2004年2月26日 (16年10ヶ月経過) 公開番号 2004-062672
状態 特許登録済
技術分野 電子回路の試験 CAD ICの設計・製造(配線設計等)
主要キーワード 解析用回路 並行配線 最大消費電流 出力遷移 動的解析 電源電流波形 基幹電源配線 論理ネットリスト
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重要な関連分野

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図面 (8)

課題

規模半導体集積回路に対しても短時間、且つ、高精度な解析を行い得る電源電圧変動解析方法電源電流変動解析方法電源電圧変動解析装置、及び電源電流変動解析装置を提供することにある。

解決手段

解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する回路素子選択部1と、選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成部2と、解析部3とで電源電圧変動解析装置を構成する。解析部3は、選択された回路素子とそれに接続された配線とで構成された解析用回路を抽出する解析用回路抽出部8と、解析用回路に解析用パタンを入力して解析用回路内の複数箇所における電源電圧変動値を算出する電源電圧変動算出部9と、電源電圧変動値と予め設定された閾値とを対比するエラー検出部10とで構成する。

概要

背景

半導体集積回路微細化に伴い、半導体集積回路の電源電圧変動が問題となっている。この電源電圧変動は、動作速度の低下や回路誤動作を引き起こす可能性がある。このため、電源電圧変動を解析することが重要である。

概要

規模な半導体集積回路に対しても短時間、且つ、高精度な解析を行い得る電源電圧変動解析方法電源電流変動解析方法電源電圧変動解析装置、及び電源電流変動解析装置を提供することにある。解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する回路素子選択部1と、選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成部2と、解析部3とで電源電圧変動解析装置を構成する。解析部3は、選択された回路素子とそれに接続された配線とで構成された解析用回路を抽出する解析用回路抽出部8と、解析用回路に解析用パタンを入力して解析用回路内の複数箇所における電源電圧変動値を算出する電源電圧変動算出部9と、電源電圧変動値と予め設定された閾値とを対比するエラー検出部10とで構成する。 

目的

本発明の目的は、上記問題を解消し、大規模な半導体集積回路に対しても短時間、且つ、高精度な解析を行い得る電源電圧変動解析方法、電源電流変動解析方法、電源電圧変動解析装置、及び電源電流変動解析装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

半導体集積回路電源電圧変動解析方法であって、解析対象となる前記半導体集積回路を構成する一つ以上の回路素子を選択する選択工程と、前記選択工程で選択された回路素子を動作させる解析用パタンを生成する解析用パタン生成工程と、前記解析用パタンを入力として前記半導体集積回路の電源電圧変動解析を行なう解析工程とを少なくとも有することを特徴とする電源電圧変動解析方法。

請求項2

前記選択工程において、フリップフロップラッチ及びメモリモジュールが、前記回路素子として選択される請求項1記載の電源電圧変動解析方法。

請求項3

前記選択工程において、前記半導体集積回路を構成する回路素子の消費電流制限値を設け、前記半導体集積回路を構成する回路素子のうち、遷移時の消費電流が前記制限値よりも大きい回路素子を選択対象とする請求項1記載の電源電圧変動解析方法。

請求項4

前記選択工程において、前記回路素子が、前記半導体集積回路の配置配線情報に基づいて選択される請求項1記載の電源電圧変動解析方法。

請求項5

前記半導体集積回路の配置配線情報に基づいて、前記半導体集積回路を複数個に分割するエリアを設定し、前記エリア毎に前記選択工程、前記解析用パタン生成工程及び前記解析工程を実施する請求項1記載の電源電圧変動解析方法。

請求項6

前記エリアの設定が、前記半導体集積回路に配置された電源配線に沿って行なわれる請求項4記載の電源電圧変動解析方法。

請求項7

前記半導体集積回路の電源配線を複数個に分割する電源配線部分を設定し、前記電源配線部分毎に、前記選択工程、前記解析用パタン生成工程及び解析工程を実施する請求項1記載の電源電圧変動解析方法。

請求項8

前記半導体集積回路の電源配線が基幹電源配線分岐配線とで構成されており、前記電源配線部分が、両端にのみ基幹電源配線への経路を有する前記分岐配線を複数個に分割する切片又は前記切片の集合である請求項7記載の電源電圧変動解析方法。

請求項9

前記解析用パタン生成工程において、前記選択工程で選択された各回路素子について出力遷移方向毎の消費電流を求め、前記求めた消費電流が最も大きい出力遷移方向及び回路素子を少なくとも特定し、前記特定された回路素子を前記特定された出力遷移方向に遷移させる前記解析用パタンを生成する請求項1記載の電源電圧変動解析方法。

請求項10

前記解析用パタン生成工程において、前記選択工程で選択された回路素子の全部を同じクロックサイクルトグル動作させる前記解析用パタンを生成する請求項2記載の電源電圧変動解析方法。

請求項11

前記解析工程において、前記選択工程で選択された回路素子とそれに接続された配線とで構成された解析用回路を抽出し、前記解析用回路に前記解析用パタンを入力して前記解析用回路内の複数箇所における電源電圧変動値を算出し、前記電源電圧変動値と予め設定された閾値とを対比することによって前記電源電圧変動解析を行なう請求項1記載の電源電圧変動解析方法。

請求項12

前記選択工程で選択された回路素子とそれに接続された配線とで構成された解析用回路を抽出するに際し、前記解析用パタンの入力によってトグル動作しない回路素子が除かれる請求項11記載の電源電圧変動解析方法。

請求項13

半導体集積回路の電源電流変動解析方法であって、解析対象となる前記半導体集積回路を構成する一つ以上の回路素子を選択する選択工程と、前記選択工程で選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成工程と、前記解析用パタンを入力として前記半導体集積回路の電源電流変動解析を行なう解析工程とを少なくとも有することを特徴とする電源電流変動解析方法

請求項14

半導体集積回路の電源電圧変動を解析する電源電圧変動解析装置であって、解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する回路素子選択部と、前記選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成部と、前記解析用パタンを入力として前記半導体集積回路の電源電圧変動解析を行う解析部とを少なくとも有することを特徴とする電源電圧変動解析装置。

請求項15

半導体集積回路の電源電流変動を解析する電源電流変動解析装置であって、解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する回路素子選択部と、前記選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成部と、前記解析用パタンを入力として前記半導体集積回路の電源電流変動解析を行なう解析部とを少なくとも有することを特徴とする電源電流変動解析装置。

技術分野

0001

本発明は、半導体集積回路における電源電圧又は電源電流解析に関するものであり、特には、電源電圧又は電源電流の変動が大きくなるようなテストパタンを半導体集積回路に入力し、半導体集積回路における電源電圧変動又は電源電流変動最大値を求めて解析を行なう方法又は装置に関する。

0002

半導体集積回路の微細化に伴い、半導体集積回路の電源電圧変動が問題となっている。この電源電圧変動は、動作速度の低下や回路誤動作を引き起こす可能性がある。このため、電源電圧変動を解析することが重要である。

0003

半導体集積回路の電源電圧変動を解析する方法としては、テストパタンを用いて各時間での半導体集積回路内部の電源電圧変動を計算する動的解析と、テストパタンを用いずに半導体集積回路の平均電流から電源電圧変動を計算する静的解析とがある。

0004

従来、半導体集積回路の電源電圧変動を動的に解析方法する場合、テストパタンを半導体集積回路の外部から入力して、内部の動作のシミュレーションをすることにより、電源電圧変動が算出される。

背景技術

0005

また、従来の電源電圧変動解析を静的に行う方法として、特願平10−271521号公報には、静的に算出した各インスタンス動作時間から最大消費電流時刻、値、及び位置を算出し、これに基づき電源電圧変動を解析する方法が提案されている。

0006

ところで、半導体集積回路の電源電圧変動は、半導体集積回路内部の動作によって異なっている。このため、上述した従来の動的解析方法によって、最大の電源電圧変動値を求めるには、多数のテストパタンを入力する必要があり、又半導体集積回路の内部の各地点での電源電圧変動を求める必要がある。

0007

しかし、これには膨大な時間がかかり、全てのテストパタンについて内部の電源電圧変動値をチェックすることはほぼ不可能である。また、半導体集積回路の回路規模が増大する現在、大規模な半導体集積回路では、解析のための計算量が膨大になり、チップ全体での電源電圧変動解析は究めて困難である。

0008

また、上述した従来の静的解析方法では、回路を静的に扱っているため、全てのセルが動作すると仮定している。従って、半導体集積回路の実際の動作が考慮できないため、電流値を大きく見積もりすぎてしまうという問題がある。

発明が解決しようとする課題

0009

本発明の目的は、上記問題を解消し、大規模な半導体集積回路に対しても短時間、且つ、高精度な解析を行い得る電源電圧変動解析方法、電源電流変動解析方法、電源電圧変動解析装置、及び電源電流変動解析装置を提供することにある。

0010

上記目的を達成するために本発明にかかる電源電圧変動解析方法は、半導体集積回路の電源電圧変動解析方法であって、解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する選択工程と、選択工程で選択された回路素子を動作させる解析用パタンを生成する解析用パタン生成工程と、解析用パタンを入力として半導体集積回路の電源電圧変動解析を行なう解析工程とを少なくとも有することを特徴とする。

0011

この特徴により、本発明にかかる電源電圧変動解析方法は、解析対象となる半導体集積回路から回路素子を限定的に選択するため、回路素子を動作させる解析用パタンの生成を容易に行なうことができ、更に、容易に大きな電源電圧変動を発生させることができる。この結果、高度の電源電圧変動解析を行なうことができる。

0012

次に、上記目的を達成するために本発明にかかる電源電流変動解析方法は、半導体集積回路の電源電流変動解析方法であって、解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する選択工程と、選択工程で選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成工程と、解析用パタンを入力として半導体集積回路の電源電流変動解析を行なう解析工程とを少なくとも有することを特徴とする。

0013

この特徴により、本発明にかかる電源電流変動解析方法においても、解析対象となる半導体集積回路から回路素子を限定的に選択するため、回路素子を動作させる解析用パタンの生成を容易に行なうことができ、更に、容易に大きな電源電流変動を発生させることができる。この結果、高度の電源電流変動解析を行なうことができる。

0014

また、上記目的を達成するために本発明にかかる電源電圧変動解析装置は、半導体集積回路の電源電圧変動を解析する電源電圧変動解析装置であって、解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する回路素子選択部と、選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成部と、解析用パタンを入力として半導体集積回路の電源電圧変動解析を行う解析部とを少なくとも有することを特徴とする。

0015

この特徴により、本発明にかかる電源電圧変動解析装置は、解析対象となる半導体集積回路から回路素子を限定的に選択するため、回路素子を動作させる解析用パタンの生成を容易に行なうことができ、更に、容易に大きな電源電圧変動を発生させることができる。この結果、高度の電源電圧変動解析を行なうことができる。

0016

また、上記目的を達成するために本発明にかかる電源電流変動解析装置は、半導体集積回路の電源電流変動を解析する電源電流変動解析装置であって、解析対象となる半導体集積回路を構成する一つ以上の回路素子を選択する回路素子選択部と、選択された回路素子の全部又は一部を動作させる解析用パタンを生成する解析用パタン生成部と、解析用パタンを入力として半導体集積回路の電源電流変動解析を行なう解析部とを少なくとも有することを特徴とする。

課題を解決するための手段

0017

この特徴により、本発明にかかる電源電流変動解析装置においても、解析対象となる半導体集積回路から回路素子を限定的に選択するため、回路素子を動作させる解析用パタンの生成を容易に行なうことができ、更に、容易に大きな電源電流変動を発生させることができる。この結果、高度の電源電流変動解析を行なうことができる。

0018

上記本発明にかかる電源電圧変動解析方法においては、選択工程において、フリップフロップラッチ及びメモリモジュールが、回路素子として選択されるのが好ましい。この場合は、特に、解析対象となる半導体集積回路がクロックに同期して動作する同期回路である場合において、上記効果を顕著にすることができる。

0019

また、上記本発明にかかる電源電圧変動解析方法においては、選択工程において、半導体集積回路を構成する回路素子の消費電流制限値を設け、半導体集積回路を構成する回路素子のうち、遷移時の消費電流が前記制限値よりも大きい回路素子を選択対象とするのも好ましい。この場合は、特に、解析対象となる半導体集積回路がクロックに同期しない非同期回路である場合において、上記効果を顕著にすることができる。

0020

更に、上記本発明にかかる電源電圧変動解析方法においては、選択工程において、回路素子が、半導体集積回路の配置配線情報に基づいて選択されるのも好ましい。この場合は、解析対象となる半導体集積回路の配置配線情報に基づいて、回路素子を選択することができるため、局所的に電源電圧変動が大きくなる解析パタンを容易に生成することが可能となる。

0021

上記本発明にかかる電源電圧変動解析方法においては、半導体集積回路の配置配線情報に基づいて、半導体集積回路を複数個に分割するエリアを設定し、エリア毎に選択工程、解析用パタン生成工程及び解析工程を実施するのが好ましい態様である。また、この態様においては、エリアの設定は、半導体集積回路に配置された電源配線に沿って行なうのが好ましい。

0022

この態様によれば、エリア毎に回路素子の選択、解析用パタンの生成、解析が行なわれる。このため、特に半導体集積回路が複雑化及び大規模化した場合であっても、局所的な大きな電源電圧変動を起こす解析用パタンの生成が容易となる。この結果、複雑化及び大規模化した半導体集積回路に対しても精度の高い電源電圧解析を行うことができる。この態様は電源配線がメッシュ状に配線されている場合に特に有効である。

0023

また、上記本発明にかかる電源電圧変動解析方法においては、半導体集積回路の電源配線を複数個に分割する電源配線部分を設定し、電源配線部分毎に、選択工程、解析用パタン生成工程及び解析工程を実施するのも好ましい態様である。また、この態様においては、半導体集積回路の電源配線が基幹電源配線分岐配線とで構成されており、電源配線部分が、両端にのみ基幹電源配線への経路を有する分岐配線を複数個に分割する切片又は切片の集合であるのが好ましい。

0024

この態様によれば、電源配線部分毎に回路素子の選択、解析用パタンの生成、解析が行なわれる。このため、この態様においても、上記態様と同様に、半導体集積回路が複雑化及び大規模化した場合であっても、局所的な大きな電源電圧変動を起こす解析用パタンの生成が容易となり、精度の高い電源電圧解析を行うことができる。この態様は電源配線がメッシュ状に配線されていない場合に特に有効である。

0025

上記本発明にかかる電源電圧変動解析方法においては、解析用パタン生成工程において、選択工程で選択された各回路素子について出力遷移方向毎の消費電流を求め、求めた消費電流が最も大きい出力遷移方向及び回路素子を少なくとも特定し、特定された回路素子を特定された出力遷移方向に遷移させる解析用パタンを生成するのが好ましい態様である。

0026

特に、選択工程においてフリップフロップ、ラッチ及びメモリモジュールが、回路素子として選択される場合では、解析用パタン生成工程において、選択工程で選択された回路素子の全部を同じクロックサイクルトグル動作させる解析用パタンを生成するのが好ましい態様である。

0027

このような態様で解析用パタンを生成すれば、選択された回路素子が動作するパタンの中で電源電圧変動が最大になるパタンを簡単に生成することができる。

0028

また、上記本発明にかかる電源電圧変動解析方法においては、解析工程において、選択工程で選択された回路素子とそれに接続された配線とで構成された解析用回路を抽出し、解析用回路に解析用パタンを入力して解析用回路内の複数箇所における電源電圧変動値を算出し、電源電圧変動値と予め設定された閾値とを対比することによって電源電圧変動解析を行なうのが好ましい態様である。

0029

このような態様で解析を行なえば、電源電圧変動の大きい箇所を容易に検出することができ、容易に電源電圧変動に対する対策を行うことが可能となる。

0030

また、この態様においては、選択工程で選択された回路素子とそれに接続された配線とで構成された解析用回路を抽出するに際し、解析用パタンの入力によってトグル動作しない回路素子を除いておくのが更に好ましい態様である。この場合は、解析時間の短縮化が図れるので、特に大規模な半導体集積回路を解析する場合に有効である。

0031

以下、本発明の電源電圧変動解析装置及び電源電圧変動解析方法について、図面を参照しながら説明する。

0032

(実施の形態1)
最初に本発明の実施の形態1にかかる電源電圧変動解析装置の構成について図1図4に基づいて説明する。図1は本発明の実施の形態1にかかる電源電圧変動解析装置の構成を示す構成図である。

0033

本発明の実施の形態1にかかる電源電圧変動解析装置は、半導体集積回路(図示せず)の電源電圧変動を解析するための装置である。本実施の形態1において、解析対象となる半導体集積回路はクロック同期回路である。図1に示すように、本発明の実施の形態1にかかる電源電圧変動解析装置は、回路素子選択部1、解析用パタン生成部2と、解析部3とを少なくとも有している。

0034

回路素子選択部1は、解析対象となる半導体集積回路の配置配線情報5に基づいて、この半導体集積回路を構成する一つ以上の回路素子を選択する。回路素子の選択は、半導体集積回路における消費電流の変化に大きく寄与するかどうかを基準に行なわれる。本実施の形態1においては、解析対象となる半導体集積回路がクロック同期回路であるため、フリップフロップ、ラッチ及びメモリモジュールが選択される。

0035

なお、解析対象となる半導体集積回路が同期回路でない場合のように、回路構成上、選択された全てのフリップフロップやラッチ等をトグル動作させることができない場合には、電源電圧変動は回路素子における遷移時の消費電流に依存する。よって、この場合は、回路素子選択部1は、予め、半導体集積回路を構成する回路素子の消費電流に対して制限値を設けておき、遷移時の消費電流がこの制限値よりも大きい回路素子を選択する。

0036

配置配線情報5は、レイアウト設計によって作成された配置配線情報である。本実施の形態1においては、寄生抵抗寄生容量及び寄生インダクタンス等を考慮したポストレイアウトシミュレーションの終了後の配置配線情報が用いられている。

0037

解析用パタン生成部2は、解析対象となる半導体集積回路の論理設計によって作成された論理ネットリスト4に基づいて、回路素子選択部1で選択された回路素子が動作する解析用パタンを自動生成する。

0038

本実施の形態1では、上述したように、半導体集積回路はクロック同期回路であり、フリップフロップ、ラッチ及びメモリモジュールが選択される。このため、解析用パタン生成部2は、選択された回路素子の全部を同じクロックサイクルでトグル動作させるパタンを、解析用パタンとして生成する。また、解析用パタン生成部2は、生成した解析用パタンを入力した時にトグル動作する回路素子を特定する情報(以下「回路素子トグル情報」という。)6を作成する。

0039

なお、解析対象となる半導体集積回路が同期回路でない場合のように、回路構成上、選択された全てのフリップフロップやラッチ等をトグル動作させることができない場合には、上述したように電源電圧変動は電源電流に依存する。このため、この場合は、解析用パタン生成部2は、回路素子に流れる電流がより大きくなるような解析用パタンを生成する。

0040

解析部3は、解析用パタンを入力として半導体集積回路の電源電圧変動解析を行なう。本実施の形態1においては、解析部3は、解析用回路抽出部8と、電源電圧変動算出部9と、エラー検出部10とで構成されている。

0041

解析用回路抽出部8は、回路素子選択部1によって選択された回路素子とそれに接続された配線とで構成された解析用回路を抽出する。具体的には、解析用パタン生成部2で作成された回路素子トグル情報6に基づいて、配置配線情報5の中から、解析用パタンによってトグル動作する回路素子及びそれに接続されている配線とを抽出することによって、解析用回路を抽出する。

0042

なお、解析用回路の抽出に際しては、回路素子トグル情報6が用いられるため、結果、解析用パタンの入力によってトグル動作しない回路素子が除かれた解析用回路が抽出される。このため、解析時間の短縮化が図られる。

0043

電源電圧変動算出部9は、抽出された解析用回路に解析用パタンを入力して解析用回路内の各地点での電源電圧波形を求め、電源電圧変動値を算出する。具体的には、解析用回路から抵抗成分、容量成分を抽出したインピーダンス回路に、解析用パタンを入力し、シミュレーションにより、回路内の各地点での電源電圧波形を求める。

0044

エラー検出部10は、予め設定された半導体集積回路内の各地点での電源電圧変動の閾値と、電源電圧変動算出部が算出した電源電圧変動値とを対比し、この電源電圧変動値が閾値を越える場合は、解析用回路の閾値を越えた箇所をエラー箇所として出力する。

0045

この電源電圧変動の閾値は、各回路素子における電源電圧変動のピーク値及びピーク幅のうちのどちらか一方、又は両方の組み合せに対応する値であり、各回路素子がタイミングエラーおよび誤動作を引き起こす値に設定されている。また、この電源電圧変動の閾値は、関数の状態で又は実際の数値で、電源電圧変動閾値ライブラリ7として記憶されている。

0046

なお、本実施の形態1において、論理ネットリスト4、配置配線情報5、回路素子トグル情報6、電源電圧変動閾値ライブラリ7は、記憶装置又は記憶媒体に記憶されている。この記憶装置又は記憶媒体は、本実施の形態1にかかる電源電圧変動解析装置の内部に備えられていても良いし、他の装置に備えられていても良い。

0047

次に、本実施の形態1にかかる電源電圧変動解析方法、及び図1で示した本実施の形態1にかかる電源電圧変動解析装置の具体的な動作について、図2図4に基づいて説明する。図2は、本発明の実施の形態1にかかる電源電圧変動解析方法を示すフロー図である。図3は、実施の形態1において解析対象となる半導体集積回路のレイアウトを概略的に示すレイアウト図である。

0048

本実施の形態1にかかる電源電圧変動解析方法は、図1で示した本実施の形態1にかかる電源電圧変動解析装置を動作することによって実施できる。このため、図2は、本実施の形態1にかかる電源電圧変動解析装置の動作をも示しており、以下の説明においては適宜図1を参酌する。

0049

最初に、図2に示すように、回路素子選択部1により、半導体集積回路に複数のエリアを設定する(ステップS1)。更に、回路素子選択部1により、設定された複数のエリアのなかから任意の一つのエリアを選択し、この選択したエリア内に含まれるフリップフロップ、ラッチ、メモリモジュールを選択する(ステップS2)。

0050

ここで、ステップS1及びS2について図3を用いて説明する。図3に示すように、回路素子選択部1により、解析対象となる半導体集積回路11は、メッシュ状に配線された電源配線12に沿って、複数のエリア13に分割され、選択された任意のエリア内に含まれるフリップフロップ、ラッチ、及びメモリモジュールが選択される。

0051

本実施の形態1では、半導体集積回路が略等分割されるようにエリアが設定されているが、これは電源配線12が均等なメッシュ状に配線されているためである。電源配線12が不均等なメッシュ状に配線されている場合は半導体集積回路が不均等に分割されるエリア設定でも良い。

0052

また、電源配線がツリー状に配線されている場合は、各枝の端点に基づいてエリアの設定を行なうことで、効果的な解析を行なうことが可能である。更に、半導体集積回路に複数の電源系統が存在する場合、即ち、複数の電圧が供給される場合や同じ電圧であっても異なる電源配線を持つ等の場合には、電源配線毎に、電源配線に沿って上記と同様にエリアを設定すれば良い。

0053

また、エリアの設定は電源配線に沿った態様に限定されるものではなく、例えば、半導体集積回路内のトランジスタの配置がブロック化されている場合であれば、そのブロックに従ってエリアの設定を行なえば良い。

0054

次に、図2に示すように、解析用パタン生成部2によって、論理ネットリスト14に基づいて、選択されたフリップフロップ、ラッチ及びメモリモジュールを同じクロックサイクルで全てトグル動作させる解析用パタンを生成する(ステップS3)。なお、本実施の形態1においては、解析用パタンの生成は、ATPG(automatic test pattern generation)法を用いて行なわれ、選択された回路素子(フリップフロップ、ラッチ、メモリモジュール)が動作することによって、より多くの電源電流が流れるテストパタンが生成される。このステップS3については後述する。

0055

次いで、解析部3により、半導体集積回路の電源電圧変動解析を行なう(ステップS4〜S7)。具体的には、先ず、解析用回路抽出部8により、解析用回路を抽出する(ステップS3)。なお、本実施の形態1では、この解析用回路は、ステップS2で選択されたエリアの全部又は一部を構成している回路である。

0056

更に、電源電圧変動算出部9により、抽出した解析用回路に解析用パタンを入力し、解析用回路内、即ち選択されたエリア内の各地点での電源電圧波形を求めて電源電圧変動値を算出する(ステップS5)。

0057

次いで、エラー検出部10により、電源電圧変動閾値ライブラリ7に記憶された電源電圧変動の閾値とステップS5で算出された電源電圧変動値との比較を行なう(ステップS6)。

0058

比較の結果、ステップS5で算出された電源電圧変動値が閾値より大きい場合は、エラー検出部10は、ステップS2で選択されたエリアをエラー箇所として出力し(ステップS7)、その後ステップS8に移行する。一方、ステップS5で算出された電源電圧変動値が閾値より小さい場合は、ステップS2で選択されたエリアは、電源電圧変動について問題がないため、ステップS8に移行する。

0059

なお、エラー箇所として出力されたエリアについては、電源配線における幅の変更、デカップリング容量の挿入等の修正が適宜行なわれる。このため、電源電圧変動による誤動作を防止でき、信頼性の高い半導体集積回路のレイアウトを提供することが可能となる。

0060

その後、ステップS8において、ステップS1で設定されたエリア全てについてステップS2〜S7の処理が終了したかどうか判断する。終了していた場合は、全ての処理を終了し、終了していない場合は、残りのエリアについてステップS2〜S7の処理を繰り返す。

0061

以下に、解析用パタンの生成(図2に示すステップS3)について図4を用いて説明する。図4は、実施の形態1にかかる電源電圧変動解析方法で実施される解析用パタン生成工程を具体的に示すフロー図である。なお、図4に示す解析用パタン生成工程は、フリップフロップ及びラッチに対する解析用パタンを生成する例である。また、図4の例では、全フリップフロップをスキャンチェインにより接続しており、スキャン用のATPG手法が用いられる。

0062

図4に示すように、先ず、ステップS2(図2)で選択された各回路素子について出力遷移方向毎の消費電流を求める(ステップS11)。具体的には、選択されたフリップフロップとラッチについて、0(ゼロ)から1にトグル動作した場合と、1から0(ゼロ)にトグル動作した場合との消費電力を求める。次いで、求めた消費電流が最も大きいトグル動作、即ち求めた消費電流が最も大きい出力遷移方向及びフリップフロップ又はラッチを特定する(ステップS12)。

0063

次に、ATPG法によって、特定されたフリップフロップ又はラッチの初期値を、特定された出力遷移方向に遷移する前の値に設定する入力を作成する(ステップS13)。更に、ATPG法によって、特定されたフリップフロップ又はラッチの初期値を反転させる入力、即ちこれら以外のフリップフロップ又はラッチの初期値の値を設定する入力を作成する(ステップS14)。このステップS13及びS14を実施することにより、特定された出力遷移方向に、特定されたフリップフロップ又はラッチをトグル動作させる解析用パタンが生成される。

0064

次に、選択された全フリップフロップ及びラッチについて、ステップS13及びS14の処理により、トグル動作する入力が作成されているかどうかを確認する(ステップS15)。全フリップフロップ及びラッチについてトグル動作する入力が作成されている場合は、ステップS3(図2)を終了し、ステップS4(図2)に移行する。一方、全フリップフロップ及びラッチについてトグル動作する入力が作成されていない場合は、ステップS12に戻り、次に消費電流の大きい動作を選択し、ステップS12〜S14の処理を行なう。なお、この場合のステップS13及びS14では、既に前の処理によって初期値が決定しているフリップフロップ及びラッチについては、この初期値を反転させる入力が作成される。

0065

このように、本実施の形態1においては、消費電流の大きいトグル動作を優先的に用いることにより、より電源電圧変動の最大値に近い値を得られる解析用パタンを作成することができる。

0066

ステップS2(図2)で選択された回路素子に、フリップフロップ又はラッチに加えて、メモリモジュールが含まれる場合は、スキャンのシフト動作時に、メモリへの書き込みが行われないように、メモリモジュールの制御信号を制御する必要がある。このため、先ず、メモリモジュールにおける特定のアドレスの値が0(ゼロ)、別のアドレスの値が1になるように予め書き込みを行なう。

0067

次に、メモリモジュールにおける書き込みや読み出し等の動作の中で消費電流が多くなる動作及び初期値の組み合せを、メモリモジュールの書き込み時及び読み出し時における消費電流の値から特定し、その動作が発生するように解析用パタンを生成する。

0068

例えば、解析用パタンによって0(ゼロ)から1への書き込み動作を起こさせる場合には、予め0(ゼロ)を書き込んだアドレスに1が書き込まれるようアドレスおよびデータを設定する。そして、そのアドレスに対しメモリモジュールが書き込み動作を行なうよう、ATPG手法により解析用パタンの生成を行なう。

0069

また、解析用パタンによって0(ゼロ)から1への読み出し動作を起こさせる場合には、読み出すアドレスを設定し、そのアドレスに1を予め書き込んでおく。そして、そのアドレスに対しメモリモジュールがデータの読み出し動作を行なうよう、ATPG手法により解析用パタンの生成を行なう。なお、この場合、対象となるアドレスを設定するためのスキャンのシフト動作時に、最後にメモリからの読み出し動作が行なわれるアドレスを確認しておき、このアドレスには予め0(ゼロ)を書き込んでおく。

0070

なお、本実施の形態1においては、解析用パタンの生成はスキャン用のATPG手法により行なわれるが、本発明はこれに限定されるものではない。本発明においては、スキャン用のATPG手法以外の他の方法、例えばディレ故障用のATPG手法、BIST等によって、消費電流の大きいトグル動作を起こす解析用パタンを生成することもできる。

0071

このように、本実施の形態1では、フリップフロップやラッチ等のクロックに同期する回路素子の遷移時における瞬時電流が、半導体集積回路において最大値となることが多いことを利用して、電源電圧変動の最大値の解析を行なっている。

0072

このため、容易に大きな電源電圧変動を発生させることができるため、たとえ、解析対象となる半導体集積回路が大規模化しても、従来に比べて、簡単且つ短時間で電源電圧変動の解析を行なうことができる。更に、半導体集積回路を規則的なエリアに分割し、エリア毎に電源電圧変動を解析できるため、従来に比べて解析用パタンの作成が容易となる。

0073

なお、本実施の形態1では、解析対象となる半導体集積回路がクロックに同期する同期回路であり、フリップフロップやラッチ等のクロックに同期する回路素子の遷移時における瞬時電流が、クロックの変化に伴って最大値となることが多いことことから、フリップフロップやラッチ等のクロックに同期する回路素子を選択して、解析用パタンを生成している。

0074

但し、解析対象となる半導体集積回路が非同期回路である場合のように、クロックに同期しない回路の場合は、例えば、ステップS1(図2)で設定されたエリアに含まれる回路素子の中から遷移時の消費電流の多い回路素子を選択し、それらの回路がトグル動作するパタンを生成することで上記と同じ効果を得ることが可能である。

0075

また、解析対象となる半導体集積回路が、同期回路である場合であっても、クロックの変化から遅れて大きな電流を流す回路素子が含まれている場合であれば、このような回路素子を選択し、その回路素子を遷移させる解析用パタンを生成することで、又はメモリのプリチャージのような動作を起こさせる解析用パタンを生成すること等で、上記と同じ効果を得ることが可能である。

0076

(実施の形態2)
次に、本発明の実施の形態2にかかる電源電圧変動解析装置及び電源電圧変動解析方法について、図5及び図6を参照しながら説明する。

0077

本実施の形態2にかかる電源電圧変動解析装置も、実施の形態1と同様に、回路素子選択部と、解析用パタン生成部と、解析部とで構成されており、更に解析部は解析用回路抽出部と、電源電圧変動算出部と、エラー検出部とで構成されている。但し、本実施の形態2においては、回路素子選択部における動作が、実施の形態1と異なっている。

0078

図5は、本発明の実施の形態2にかかる電源電圧変動解析方法を示すフロー図である。図6は、実施の形態2において解析対象となる半導体集積回路のレイアウトを概略的に示すレイアウト図であり、図6(a)はレイアウト全体を示し、図6(b)はレイアウトを部分的に拡大して示す。

0079

本実施の形態2にかかる電源電圧変動解析方法も、本実施の形態2にかかる電源電圧変動解析装置を動作させることによって実施できる。このため、図5は、本実施の形態2にかかる電源電圧変動解析装置の動作をも示している。

0080

最初に、図5に示すように、回路素子選択部により、配置配線情報に基づいて、回路素子を選択するための複数の電源配線部分を設定する(ステップS21)。次に、複数の電源配線部分のなかから任意の一つの電源配線部分を選択し、この選択した電源配線部分に接続されたフリップフロップ、ラッチ、メモリモジュールを選択する(ステップS22)。

0081

ここで、ステップS21で設定される電源配線部分について図6を用いて説明する。図6(a)及び(b)に示すように、半導体集積回路21の電源配線は、基幹電源配線25と分岐配線23及び24とで構成されている。このうち、基幹電源配線25と分岐配線24とでメッシュ構造が形成されている。

0082

また、フリップフロップやラッチ、メモリモジュールといった回路素子26は、機能ブロック22内に配置されており、分岐配線23に直接接続されている。回路素子26が直接接続される分岐配線23は、ビア27を介して、基幹電源配線25とメッシュ構造を形成する分岐配線24に接続されている。

0083

本実施の形態2においては、両端にのみ基幹電源配線25への経路を有し、且つ、途中に基幹電源配線25への経路を有さない分岐配線23を、複数個に分割する切片28a〜28hの集合が、ステップS21で設定される電源配線部分となる。よって、本実施の形態2においては、この切片28a〜28hのいずれかに接続されたフリップフロップ、ラッチ及びメモリモジュールの中から、ステップS22において回路素子が選択される。

0084

なお、本実施の形態2においては、切片28a〜28hのうちのいくつかを選択して電源配線部分とすることもできる。この場合、選択された切片は連続していても良いし、連続していないが近接するものであっても良い。

0085

次に、解析用パタン生成部により、選択された電源配線部分に接続されたフリップフロップ、ラッチ及びメモリモジュールを同じクロックサイクルで全てトグル動作させる解析用パタンをATPG法により生成する(ステップS23)。更に、解析用回路抽出部により、選択された電源配線部分を解析用回路として抽出し(ステップS24)、電源電圧変動算出部により、解析用回路内の各地点での電源電圧変動値を算出する(ステップS25)。

0086

次いで、エラー検出部により、電源電圧変動閾値ライブラリに記憶された電源電圧変動の閾値とステップS25で算出された電源電圧変動値との比較を行なう(ステップS26)。電源電圧変動値が閾値より大きい場合は、エラー検出部により、選択された電源配線部分がエラー箇所として出力される(ステップS27)。

0087

本実施の形態2においても、エラー箇所として出力された電源配線部分については、電源配線における幅の変更、デカップリング容量の挿入等の修正が適宜行なわれる。このため、電源電圧変動による誤動作を防止でき、信頼性の高い半導体集積回路のレイアウトを提供することが可能となる。

0088

その後、ステップS28において、ステップS21で設定された全ての電源配線部分についてステップS22〜S27の処理が終了したかどうか判断する。終了していた場合は、全ての処理を終了し、終了していない場合は、残りの電源配線部分についてステップS22〜S27の処理を繰り返す。

0089

このように、本実施の形態2においては、解析対象となる電源配線部分に接続されるフリップフロップ及びラッチ等をトグル動作させる解析用パタンを入力して、解析対象となる電源配線部分の電源電圧変動の最大値を求めることで、電源電圧変動解析が行なわれる。

0090

一般に、基幹電源配線、又はメッシュ構造を構成する電源配線は、配線幅が広く、多くの並行配線経路を有している。このため、本実施の形態2のように、分岐配線の切片に流れる電流をひとまとまりとして解析することによっても、実施の形態1と同様の効果を得ることができる。

0091

(実施の形態3)
次に、本発明の実施の形態3にかかる電源電流変動解析装置及び電源電流変動解析方法について、図7を参照しながら説明する。

0092

本実施の形態3にかかる電源電流変動解析装置は、実施の形態1と同様に、回路素子選択部と、解析用パタン生成部と、解析部とで構成されている。但し、本実施の形態3にかかる電源電流変動解析装置は、実施の形態1にかかる電源電圧変動解析装置と異なり、解析部は、電源電圧変動算出部の代わりに、電源電流変動算出部を備えている。

0093

電源電流変動算出部は、抽出された解析用回路に解析用パタンを入力する点で、実施の形態1における電源電圧変動算出部と同様であるが、解析用回路内の各地点での電源電流波形を求め、電源電流のピーク値と電源電流の平均値とを算出する点で、実施の形態1における電源電圧変動算出部と異なっている。

0094

また、エラー検出部は、予め設定された半導体集積回路内の各地点での電源電流のピーク値に対して設けた閾値と、電源電流変動算出部が算出した電源電流のピーク値とを対比し、この電源電流のピーク値が閾値を越える場合に、解析用回路の閾値を越えた箇所をエラー箇所として出力する。更に、エラー検出部は、電源電流の平均値に対して設けた閾値と、電源電流変動算出部が算出した電源電流の平均値との対比も行い、この電源電流の平均値が閾値を越える場合も、解析用回路の閾値を越えた箇所をエラー箇所として出力する。

0095

更に、本実施の形態3にかかる電源電流変動解析装置は、電源電圧変動閾値ライブラリの代わりに、電源電流のピーク値に対して設けた閾値と平均値に対して設けた閾値とを記憶した電源電流変動閾値ライブラリを備えている。これら閾値も、各回路素子がタイミングエラーおよび誤動作を引き起こす値に設定されている。また、これら閾値も、関数の状態で又は実際の数値で、電源電流変動閾値ライブラリに記憶されている。

0096

図7は、本発明の実施の形態3にかかる電源電流変動解析方法を示すフロー図である。本実施の形態3にかかる電源電流変動解析方法は、本実施の形態3にかかる電源電流変動解析装置を動作させることによって実施できる。このため、7は、本実施の形態3にかかる電源電流変動解析装置の動作をも示している。

0097

図7に示すように、最初に、回路素子選択部により、回路素子の選択するためのエリアの設定(ステップS31)、回路素子の選択(ステップS32)が行なわれ、次いで、解析用パタン生成部により解析用パタンの生成が行なわれ(ステップS33)、更に、解析用回路抽出部により解析用回路の抽出(ステップS34)が行なわれる。なお、ステップS31〜ステップS34は、実施の形態1におけるステップS1〜ステップS4と同様にして行なわれる。

0098

次に、電源電流変動算出部により、ステップS34で抽出した解析用回路に解析用パタンを入力して、解析用回路内の各地点での電源電流波形を求め、電源電流のピーク値と電源電流の平均値とを算出する(ステップS35)。

0099

次に、エラー検出部により、電源電流変動閾値ライブラリに記憶された電源電流のピーク値に対して設けた閾値と、ステップS35で算出された電源電流のピーク値との比較を行なう(ステップS36)。

0100

比較の結果、ステップS35で算出された電源電流のピーク値が閾値より大きい場合は、エラー検出部は、ステップS32で選択されたエリアをエラー箇所として出力し(ステップS37)、その後ステップS38に移行する。一方、ステップS35で算出された電源電流のピーク値が閾値より小さい場合は、ステップS32で選択されたエリアは電源電流のピーク値に対して問題ないとして、ステップS38に移行する。

0101

次に、ステップS38において、エラー検出部により、電源電流変動閾値ライブラリに記憶された電源電流の平均値に対して設けた閾値と、ステップS35で算出された電源電流の平均値との比較を行なう。

0102

比較の結果、ステップS35で算出された電源電流の平均値が閾値より大きい場合も、エラー検出部は、ステップS37と同様に、ステップS32で選択されたエリアをエラー箇所として出力し(ステップS39)、その後ステップS40に移行する。一方、ステップS35で算出された電源電流の平均値が閾値より小さい場合は、ステップS32で選択されたエリアは、電源電流の平均値に対して問題ないとして、ステップS40に移行する。

0103

その後、ステップS40において、ステップS31で設定されたエリア全てについてステップS32〜S40の処理が終了したかどうか判断する。終了していた場合は、全ての処理を終了し、終了していない場合は、残りのエリアについてステップS32〜S40の処理を繰り返す。

0104

なお、エラー箇所として出力されたエリアについては、本実施の形態3においても、電源配線における幅の変更、デカップリング容量の挿入等の修正が適宜行なわれる。このため、電源電流変動による誤動作を防止でき、信頼性の高い半導体集積回路のレイアウトを提供することが可能となる。

0105

このように、本実施の形態3においても、実施の形態1と同様に、フリップフロップやラッチ等のクロックに同期する回路素子の遷移時における瞬時電流が、半導体集積回路において最大値となることが多いことを利用して、電源電流変動の最大値の解析を行なっている。

0106

このため、容易に大きな電源電流変動を発生させることができるため、例え、解析対象となる半導体集積回路が複雑になっても、簡単且つ短時間で電源電流変動の解析を行なうことができる。更に、半導体集積回路を規則的なエリアに分割し、エリア毎に電源電流変動を解析できるため、従来に比べて解析用パタンの作成が容易となる。

発明を実施するための最良の形態

0107

また、本実施の形態3においても、実施の形態1と同様に、解析対象となる半導体集積回路がクロックに同期しない回路の場合や、同期回路である場合であっても、クロックの変化から遅れて大きな電流を流す回路素子が含まれている場合は、大きな電流を流す回路素子を選択して解析用パタンを生成することで、上記と同じ効果を得ることが可能である。

図面の簡単な説明

0108

以上のように本発明にかかる電源電圧変動解析方法、電源電流変動解析方法、電源電圧変動解析装置、及び電源電流変動解析装置においては、解析対象となる半導体集積回路を構成する回路素子の中から電流変化に大きく寄与する回路素子を選択して、解析用パタン生成及び解析が行なわれる。このため、大規模な半導体集積回路に対しても、従来に比べて短時間で解析を行なうことができ、又高精度で信頼性の高い解析結果を得ることができる。

図1
本発明の実施の形態1にかかる電源電圧変動解析装置の構成を示す構成図である。
図2
本発明の実施の形態1にかかる電源電圧変動解析方法を示すフロー図である。
図3
実施の形態1において解析対象となる半導体集積回路のレイアウトを概略的に示すレイアウト図である。
図4
実施の形態1にかかる電源電圧変動解析方法で実施される解析用パタン生成工程を具体的に示すフロー図である。
図5
本発明の実施の形態2にかかる電源電圧変動解析方法を示すフロー図である。
図6
実施の形態2において解析対象となる半導体集積回路のレイアウトを概略的に示すレイアウト図であり、図6(a)はレイアウト全体を示し、図6(b)はレイアウトを部分的に拡大して示す。
図7
本発明の実施の形態3にかかる電源電流変動解析方法を示すフロー図である。
【符号の説明】
1 回路素子選択部
2 解析パタン生成
3 解析部
4 論理ネットリスト
5 配置配線情報
6 回路素子トグル情報
7 電源電圧変動閾値ライブラリ
8 解析用回路抽出部
9 電源電圧変動算出部
10 エラー検出部
11、21 半導体集積回路
12 電源配線
22 機能ブロック
23、24 分岐配線
25 基幹電源配線
26 回路素子
27 ビア
28a〜28h 分岐配線の切片

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