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技術 犠牲誘電体層を用いて銅相互接続を形成する方法

出願人 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
発明者 パーク,スティーブン・キータイ
出願日 2000年9月20日 (20年5ヶ月経過) 出願番号 2001-555134
公開日 2003年7月8日 (17年7ヶ月経過) 公開番号 2003-521124
状態 拒絶査定
技術分野 半導体集積回路装置の内部配線
主要キーワード 過渡減衰 被覆回路 金属被覆パターン 込金属 低誘電率誘電体層 相互接続導体 回路金属 コンフォーマルコーティング
関連する未来課題
重要な関連分野

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図面 (20)

課題・解決手段

銅相互接続(1645)を形成するための方法を提供する。この方法は、構造層(1100)上に犠牲誘電体層(1120、1130)を形成するステップと、犠牲誘電体層(1120、1130)内に開口(1220、1230)を形成するステップと、犠牲誘電体層(1120、1130)上および開口(1220、1230)内に、銅の層(1440)を形成するステップとを含む。この方法は、犠牲誘電体層(1130)上の銅の層(1440)の一部を除去することにより、銅相互接続(1645)を形成するステップをさらに含み、銅相互接続(1645)は開口(1220、1230)内に残る。この方法は、構造層(1100)上の、銅相互接続(1645)に隣接する、犠牲誘電体層(1120、1130)を除去するステップと、構造層(1100)上および銅相互接続(1645)に隣接して、低誘電率誘電体層(1810)を形成するステップとをさらに含む。

概要

背景

概要

銅相互接続(1645)を形成するための方法を提供する。この方法は、構造層(1100)上に犠牲誘電体層(1120、1130)を形成するステップと、犠牲誘電体層(1120、1130)内に開口(1220、1230)を形成するステップと、犠牲誘電体層(1120、1130)上および開口(1220、1230)内に、銅の層(1440)を形成するステップとを含む。この方法は、犠牲誘電体層(1130)上の銅の層(1440)の一部を除去することにより、銅相互接続(1645)を形成するステップをさらに含み、銅相互接続(1645)は開口(1220、1230)内に残る。この方法は、構造層(1100)上の、銅相互接続(1645)に隣接する、犠牲誘電体層(1120、1130)を除去するステップと、構造層(1100)上および銅相互接続(1645)に隣接して、低誘電率誘電体層(1810)を形成するステップとをさらに含む。

目的

効果

実績

技術文献被引用数
2件
牽制数
0件

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請求項1

銅相互接続(645)を形成する方法であって、構造層(100)上に犠牲誘電体層(120、130)を形成するステップと、前記犠牲誘電体層(130)内に開口(220)を形成するステップと、前記犠牲誘電体層(130)上および前記開口(220)内に、銅の層(440)を形成するステップと、前記犠牲誘電体層(130)上の前記銅の層(440)の一部を除去することにより、前記銅相互接続(645)を形成するステップとを含み、前記銅相互接続(645)は前記開口(220)内に残り、前記方法はさらに、前記構造層(100)上の、前記銅相互接続(645)に隣接する、前記犠牲誘電体層(120、130)を除去するステップと、前記構造層(100)上および前記銅相互接続(645)に隣接して、低誘電率誘電体層(810)を形成するステップとを含む、方法。

請求項2

前記低誘電率誘電体層(810)を形成するステップは、多くて約4の誘電率Kを有する、低誘電率(低K)誘電体材料(700)から前記低誘電率誘電体層(810)を形成するステップを含む、請求項1に記載の方法。

請求項3

前記低誘電率誘電体層(810)を形成するステップは、化学気相成長CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング物理気相成長PVD)、およびスピンオングラスのうちの1つを用いて、前記低誘電率誘電体層(810)を形成するステップを含む、請求項1に記載の方法。

請求項4

前記犠牲誘電体層(120、130)を形成するステップは、酸化物オキシナイトライド二酸化シリコン窒素含有酸化物窒素でドープされた酸化物、シリコンオキシナイトライド高誘電率(高K)材料であり、Kが少なくとも約8である、酸化チタン酸化タンタルバリウムストロンチウムチタン酸塩のうちの1つから前記犠牲誘電体層(120、130)を形成するステップと、化学気相成長(CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング、物理気相成長(PVD)、および熱成長のうちの1つを用いて前記犠牲誘電体層(120、130)を形成するステップとを含む、請求項1に記載の方法。

請求項5

前記犠牲誘電体層(130)内に前記開口(220)を形成するステップは、フォトレジストマスク(150)とエッチングストップ層(1115)とのうちの少なくとも1つを用いて、前記犠牲誘電体層(130)内に前記開口(220)を形成するステップを含み、前記フォトレジストのマスク(150)と前記エッチングストップ層(1115)とのうちの前記少なくとも1つは、前記犠牲誘電体層上で形成されパターニングされる、請求項1に記載の方法。

請求項6

銅相互接続(1645)を形成する方法であって、構造層(1100)上に犠牲誘電体層(1120、1130)を形成するステップと、前記犠牲誘電体層(1120、1130)内に開口(1220、1230)を形成するステップと、前記犠牲誘電体層(1120、1130)上および前記開口(1220、1230)内に、少なくとも1つのバリア金属層(1325A)と銅シード層(1325B)とを形成するステップと、前記少なくとも1つのバリア金属層(1325A)上の前記銅シード層(1325B)上に、銅(1440)を電気化学的に堆積するステップと、前記犠牲誘電体層(1130)上の前記銅(1440)ならびに前記少なくとも1つのバリア金属層(1325A)および前記銅シード層(1325B)を除去することにより、前記銅相互接続(1645)を形成するステップとを含み、前記銅相互接続(1645)は前記開口(1220、1230)内に残り、前記方法はさらに、前記構造層(1100)上の、前記銅相互接続(1645)に隣接する、前記犠牲誘電体層(1120、1130)を除去するステップと、前記構造層(1100)上および前記銅相互接続(1645)に隣接して、低誘電率誘電体層(1810)を形成するステップとを含む、方法。

請求項7

前記低誘電率誘電体層(1810)を形成するステップは、多くて約4の誘電率Kを有する、低誘電率(低K)誘電体材料(1700)から前記低誘電率誘電体層(1810)を形成するステップと、化学気相成長(CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング、物理気相成長(PVD)、およびスピンオングラスのうちの1つを用いて前記低誘電率誘電体層(1810)を形成するステップとを含む、請求項11に記載の方法。

請求項8

前記犠牲誘電体層(1120、1130)を形成するステップは、酸化物、オキシナイトライド、二酸化シリコン、窒素含有酸化物、窒素でドープされた酸化物、シリコンオキシナイトライド、高誘電率(高K)材料であり、Kが少なくとも約8である、酸化チタン、酸化タンタル、バリウムストロンチウムチタン酸塩のうちの1つから、前記犠牲誘電体層(1120、1130)を形成するステップと、化学気相成長(CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング、物理気相成長(PVD)、および熱成長のうちの1つを用いて前記犠牲誘電体層(1120、1130)を形成するステップとを含む、請求項11に記載の方法。

請求項9

前記犠牲誘電体層(1120、1130)内に前記開口(1220、1230)を形成するステップは、フォトレジストのマスク(1150)と、窒化シリコンから形成されるエッチングストップ層(1115)とのうちの少なくとも1つを用い、前記犠牲誘電体層(1120、1130)内に前記開口(1220、1230)を形成するステップを含み、前記フォトレジストのマスク(1150)と、窒化シリコンから形成される前記エッチングストップ層(1115)とのうちの少なくとも1つは、前記犠牲誘電体層(1120、1130)上で形成されパターニングされる、請求項11に記載の方法。

請求項10

銅相互接続(1645)を形成する方法であって、構造層(1100)上に第1の犠牲誘電体層(1120)を形成するステップと、前記第1の犠牲誘電体層(1120)上に第2の犠牲誘電体層(1130)を形成するステップと、前記第1の犠牲誘電体層(1120)内に第1の開口(1220)を形成し、前記第2の犠牲誘電体層(1130)内に第2の開口(1230)を形成するステップと、前記第1および第2の犠牲誘電体層(1120、1130)上ならびに前記第1および第2の開口(1220、1230)内に、少なくとも1つのバリア金属層(1325A)および銅シード層(1325B)を形成するステップと、前記少なくとも1つのバリア金属層(1325A)上の前記銅シード層(1325B)上に、銅(1440)を電気化学的に堆積するステップと、前記第2の犠牲誘電体層(1130)上の前記銅(1440)ならびに前記少なくとも1つのバリア金属層(1325A)および前記銅シード層(1325B)を除去することにより、前記銅相互接続(1645)を形成するステップとを含み、前記銅相互接続(1645)は前記第1および第2の開口(1220、1230)内に残り、前記方法はさらに、前記構造層(1100)上の、前記銅相互接続(1645)に隣接する、前記第1および第2の犠牲誘電体層(1120、1130)を除去するステップと、前記構造層(1100)上および前記銅相互接続(1645)に隣接して、低誘電率誘電体層(1810)を形成するステップとを含む、方法。

0001

この発明は、一般に、半導体製造技術に関し、さらに特定的には、銅で接触の開口およびビア充填し、銅の相互接続および線を形成するための技術に関する。

0002

半導体産業には、マイクロプロセッサメモリ素子等の集積回路素子の動作速度を上げる要求が常にある。ますます高速で動作するコンピュータおよび電子装置に対する消費者需要が、この要求をかきたてている。より高速を求めるこの需要により、トランジスタ等の半導体素子のサイズは絶えず縮小されてきた。すなわち、典型的な電界効果トランジスタFET)の多くの構成要素、たとえば、チャネル長接合深さ、ゲート誘電体厚等が縮小される。たとえば、すべて他の条件が等しければ、FETのチャネル長が小さくなるほど、トランジスタの動作は速くなる。したがって、典型的なトランジスタの構成要素のサイズまたはスケールを縮小して、トランジスタだけでなく、このようなトランジスタを組込んだ集積回路素子の全体速度を常に上げようとしている。さらに、典型的なトランジスタの構成要素のサイズまたはスケールを縮小することにより、所与の広さのウェハ実面積上に製造することのできるトランジスタの密度および数も上昇し、トランジスタ1つ当り総コストだけでなく、このようなトランジスタを組込んだ集積回路素子のコストも下げる。

0003

しかしながら、典型的なトランジスタの構成要素のサイズまたはスケールを縮小するには、N+(P+)ソースドレイン領域、ドープされた多結晶シリコン(ドープされたポリシリコンまたはドープされたポリゲートコンダクタ等の活性領域へのコンタクトへの電気的相互接続のサイズおよび断面寸法を縮小することも必要になる。電気的相互接続のサイズおよび断面寸法が小さくなるにつれ、抵抗が増大して、エレクトロマイグレーションが増大する。増大した抵抗およびエレクトロマイグレーションは多くの理由により望ましいものではない。たとえば、増大した抵抗は素子駆動電流、および素子を介したソース/ドレイン電流を減少させるおそれがあり、トランジスタ全体の速度および動作に悪影響を及ぼすおそれもある。さらに、アルミニウム(Al)相互接続内でのエレクトロマイグレーションの影響により、電流が、電流とともにAl原子を実際に運び、原子のエレクトロマイグレーションを引き起こし、Al相互接続の機能低下、さらなる抵抗の増大、ならびにAl相互接続の断線および/またはデラミネーションさえ招くおそれがある。

0004

半導体回路のための理想的な相互接続導体とは、安価であり、パターニングが容易であり、低い抵抗率を有し、腐食と、エレクトロマイグレーションと、ストレスマイグレーションとに対し、高い耐性を有するものである。現代の半導体製造プロセスにおいて、アルミニウム(Al)は、相互接続用に最も頻繁に用いられているが、その主な理由は、Alが安価であり、たとえば、銅(Cu)に比べてエッチングしやすいからである。しかしながら、Alが劣悪なエレクトロマイグレーション特性を有し、ストレスマイグレーションを極めて受けやすいために、典型的には、Alと他の金属とで合金を作らなければならない。

0005

上で論じたように、半導体素子の形態が縮小し、クロック速度が上がるにつれ、回路金属被覆の抵抗を減らすことが一段と望ましくなった。Alを相互接続に用いることにより、大きく譲歩された基準の1つは、伝導率の基準である。なぜなら、より低い抵抗率(Alは20℃で2.824×10-6ohms−cmの抵抗率を有する)を有する3つの金属、すなわち、1.59×10-6ohms−cm(20℃)の抵抗率を有する銀(Ag)、1.73×10-6ohms−cm(20℃)の抵抗率を有する銅(Cu)、および2.44×10-6ohms−cm(20℃)の抵抗率を有する金(Au)は、他の重要な基準を満たさないからである。たとえば、銀は比較的高価であり、腐食しやすく、金は非常に高価であり、エッチングが難しい。銅は、銀とほぼ同じ抵抗率を有し、エレクトロマイグレーションを免れ、高い延性半導体チップにおいて、異なる材料の異なる膨張率によって生じる機械的応力から大きく免れさせる)を与え、高融点(Alの659℃に対し、Cuは1083℃)を有し、驚くべきことにほとんどの基準を満たす。しかしながら、Cuは半導体環境下でのエッチングが非常に難しい。Cuのエッチングが難しいため、結果として、ビアおよび金属線を形成する代替アプローチを用いる必要がある。ダマシンのアプローチは、線およびビア用に、誘電体内にトレンチ等の開口をエッチングし、埋込金属パターンを作ることから成っており、サブ−0.25ミクロン(サブ−0.25μm)デザインルールCu金属被覆回路の製造に対する主流である。

0006

しかしながら、Cu相互接続のより低い抵抗とより高い伝導率とが、より高い素子密度、すなわち、Cu相互接続間の距離の縮小と組合さると、Cu相互接続間のキャパシタンスの増大を招くおそれがある。Cu相互接続間のキャパシタンスの増大は、次いで、半導体素子回路でのRC時間遅延の増大とより長い過渡減衰時間とを生じる結果となり、半導体素子の全体動作速度を下げてしまう。

0007

Cu相互接続間でキャパシタンスが増大する問題に対する従来の解決法の1つは、ダマシン技術を用いて、中にCu相互接続が形成される層間誘電体層ILD)に、「低誘電率」または「低K」の、Kが約4以下である誘電体材料を用いることである。しかしながら、低K誘電体材料は、ダマシン技術とともに用いるのが難しい材料である。たとえば、低K誘電体材料は、ダマシン技術で用いられる、エッチングおよび後の処理工程の最中に、損傷を受けやすい。

0008

この発明は、上述の問題の1つ以上を克服するか、少なくともその影響を減ずることに向けられる。

0009

この発明の一局面では、銅の相互接続を形成するための方法を提供する。この方法は、構造層上に犠牲誘電体層を形成するステップと、犠牲誘電体層内に開口を形成するステップと、犠牲誘電体層上および開口内に、銅の層を形成するステップとを含む。この方法は、犠牲誘電体層上の銅の層の一部を除去することにより、銅相互接続を形成するステップをさらに含み、銅相互接続を開口内に残す。この方法は、構造上の、銅相互接続に隣接する、犠牲誘電体層を除去するステップと、構造上および銅相互接続に隣接して、低誘電率誘電体層を形成するステップとをさらに含む。

0010

添付の図面とともに以下の説明を参照することにより、この発明を理解することができる。図面において、参照番号の最も左の有効数字は、それぞれの参照番号が現れる最初の図面を示す。

0011

この発明は、さまざまな変形および代替的形態が可能であるが、その特定の実施例を図面で例として示し、ここに詳細を説明する。しかしながら、特定の実施例の以下の説明は、開示された特定の形態にこの発明を限定するよう意図されず、反対に、その意図は、前掲の請求項によって規定されるように、この発明の精神および範囲内にあるすべての変形、等価物、および代替物包含すべきであると理解されるべきである。

0012

この発明の実施例を以下に説明する。不明瞭にならないよう、この明細書中では実際の実現化例の特徴すべてを説明しない。どの実施例を開発する際にも、開発者の特定の目標を達成するために、実現例に特有の判断を多数行なわなければならないことは、当然ながら理解されるであろう。たとえば、実現例毎に異なる、システム関連およびビジネス関連の制約整合させる必要がある。さらに、このような開発努力は複雑で時間を消費するものであるが、この開示の恩恵を受ける当業者にとっては、所定の業務であることが理解されるであろう。

0013

この発明に従った、半導体素子を製造するための方法の実施例を図1図20に示す。半導体素子のさまざまな領域および構造は、極めて精密で鮮明な構成と輪郭とを有するよう図面に示されているが、当業者は、実際には、これらの領域および構造が図面で示されるほど精密ではないことを認める。しかしながら、添付の図面はこの発明の実施例を提供するよう含まれている。

0014

一般に、この発明は半導体素子の製造に向けられる。この明細書を完全に読むと、当業者にとっては容易に明らかであるように、この発明はさまざまな技術、たとえば、NMOS、PMOS、CMOS等に適用することができ、論理素子、メモリ素子等を含むさまざまな素子に対して容易に適用できるが、それに限定されない。

0015

図1が示すように、半導体基板等の構造100上に、エッチングストップ層ESL)110(典型的には、窒化シリコン、Si3N4、または短縮してSiN)と金属間ビア接続140とを形成することができる。しかしながら、この発明は、たとえば、シリコンウェハ等の半導体基板の表面上に、Cuベースの相互接続を形成することに限定されない。むしろ、この開示を完全に読むと、当業者にとっては明らかであるように、この発明に従って形成されたCuベースの相互接続は、前に形成された半導体素子および/またはプロセス層、たとえば、トランジスタ、または他の同様の構造上に形成されてよい。実際に、この発明を用いて、前に形成されたプロセス層の上にプロセス層を形成することができる。構造100は、シリコン基板またはウェハ等の半導体材料下層であってよく、または、代替的に、金属酸化物半導体電界効果トランジスタMOSFET)の層等の半導体素子の下層(図10等を参照)であってよく、および/または1つもしくは複数の金属相互接続層図9等を参照)および/または1つもしくは複数の層間誘電体(ILD)層等であってよい。

0016

図1図8が示すように、この発明のさまざまな実施例に従った、1回のダマシンによる銅プロセスフローでは、構造100上において、ESL110上および金属間ビア接続140に隣接して、第1の犠牲誘電体層120を形成する。第1の犠牲誘電体層120上と金属間ビア接続140上とに、第2の犠牲誘電体層130を形成する。第1の犠牲誘電体層120の中に金属間ビア接続140を配置する。構造100と第1の犠牲誘電体層120との間に、金属間ビア接続140に隣接して、構造100上でESL110(「ハードマスク」としても公知であり、典型的には窒化シリコン、Si3N4、または短縮してSiNから形成される)を形成し、パターニングする。必要であれば、化学的機械平坦化(CMP)を行なって、第2の犠牲誘電体層130を平坦化してもよい。

0017

第1の犠牲誘電体層120と第2の犠牲誘電体層130とは、さまざまな誘電体材料から形成されてよく、その一方または両方は、たとえば、酸化物Ge酸化物等)、オキシナイトライドGaPオキシナイトライド等)、二酸化シリコン(SiO2)、窒素含有酸化物窒素含有SiO2等)、窒素でドープされた酸化物(N2が注入されたSiO2)、シリコンオキシナイトライド(SixOyNz)等であってよい。第1の犠牲誘電体層120と第2の犠牲誘電体層130とは、「高誘電率」または「高K」の、Kが約8以上である、任意の適切な材料、たとえば、酸化チタン(TiO2等のTixOy)、酸化タンタル(Ta2O5等のTaxOy)、バリウムストロンチウムチタン酸塩BST,BaTiO3/SrTiO3)等で形成されてもよい。

0018

第1の犠牲誘電体層120と第2の犠牲誘電体層130とは、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング物理気相成長PVD)、熱成長等によって形成されてよい。第1の犠牲誘電体層120と第2の犠牲誘電体層130とは、各々が約1000−2500Åの範囲の厚さであってよい。一実施例では、第1の犠牲誘電体層120と第2の犠牲誘電体層130とは、各々が約1000Åの厚さの二酸化シリコン(SiO2)からなり、より高いスループットを目指し、LPCVDプロセスによるブランケット堆積によって形成される。

0019

図2が示すように、パターニングしたフォトマスク150(図1図2)とフォトリソグラフィとを用いて、次に、金属被覆パターンを形成する。たとえば、導体金属線、コンタクトホールビアホール等のための開口(トレンチ220等)を第2の犠牲誘電体層130内までエッチングする(図2)。開口220は、さまざまな公知の異方性エッチング技術、たとえば、臭化水素(HBr)とアルゴン(Ar)とをエッチャントガスとして用いる、反応性イオンエッチングRIE)プロセスを用いて形成され得る。代わりに、たとえば、CHF3とArとをエッチャントガスとするRIEプロセスを用いてよい。ドライエッチングをさまざまな実施例で用いることもできる。

0020

図3が示すように、その後、パターニングしたフォトマスク150を剥がし、タンタル(Ta)からなる薄いバリア金属層325Aと銅シード層325Bとを気相成長を用いて表面全体に適用する(図3)。図3が示すように、Taからなるバリア金属層325AとCuシード層325Bとは、第2の犠牲誘電体層130の上表面330の全体に加え、トレンチ220の側面340と底350との表面をブランケット堆積し、導体表面335を形成する。

0021

タンタルまたは窒化タンタル等のバリア金属材料からなる少なくとも1つの層から、バリア金属層325Aを形成してよい。たとえば、窒化チタンチタンタングステン、窒化チタン−タングステン、マグネシウム、または他の適切なバリア金属から、バリア金属層325Aを等価に形成してよい。銅シード層325Bは、たとえば、物理気相成長(PVD)または化学気相成長(CVD)によって、1つ以上のバリア金属層325Aの上に形成されてよい。

0022

バルクのトレンチ充填は、電気めっき技術を用いて行なわれることが多く、導体表面335を電極に機械的にクランプして電気的接触確立し、その後、Cuイオンを含む電解液に構造100を浸す。次に、ウェハ電解システムを介して電流を通し、導体表面335上にCuの還元堆積とを生じさせる。さらに、ウェハ電解システムの交流バイアスは、高密度プラズマ(HDPテトラエチルオルトシリケート(TEOS)誘電体堆積において用いられる、堆積−エッチングの循環と同様に、堆積されたCu膜自己平坦化する方法と考えられてきた。

0023

図4が示すように、このプロセスは典型的に、導体表面335の全体にわたって実質的に一定の厚さである、Cu440のコンフォーマルコーティングを形成する。図5が示すように、Cu440の十分に厚い層が堆積されると、Cu440の層はCMP技術を用いて平坦化される。CMPを用いた平坦化により、第2の犠牲誘電体層130の上表面330の全体から、CuとTaバリア金属とのすべてが取り除かれ、図5が示すように、Cu440は、1つ以上のバリア金属層325Aと銅シード層325B(図3および図4)とのそれぞれ残存する部分525Aと525Bとに隣接して、Cu充填トレンチ545内にのみ残る。

0024

図6が示すように、第1の犠牲誘電体層120と第2の犠牲誘電体層130とは、たとえばウエットエッチングを用いて除去されてよく、Cu相互接続645が残る。ウェットエッチングはエッチングストップ層(ESL)110で止まる。さまざまな代替的実施例において、ドライエッチングおよび/またはプラズマエッチングを用いることもできる。第1の犠牲誘電体層120と第2の犠牲誘電体層130とを、たとえば、熱リン酸(H3PO4)で剥がすことによって選択的に除去することもできる。銅相互接続645は、Cu充填トレンチ545内において、1つ以上のバリア金属層325Aおよび銅シード層325B(図3および図4)の残存する部分525Aおよび525B、ならびに金属間ビア接続140に隣接してCu440を含んでよい。

0025

図7が示すように、「低誘電率」または「低K」(Kは約4以下である)誘電体層700を、Cu相互接続645に隣接してかつESL110上に形成することができる。低K誘電体層700は、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長(CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング、物理気相成長(PVD)、スピンオングラス等によって形成することができ、たとえば、約2000Å−5000Åの範囲の厚さであってよい。

0026

Kが約4以下である、さまざまな低K誘電体材料から、低K誘電体層700を形成することができる。例には、アプライマテリアル(Applied Material)社のブラックダイヤモンド(R)(Black Diamond)、ノベラス(Novellus)社のコーラル(R)(Coral)、アライドシグナル(Allied Signal)社のナノグラス(R)(Nanoglass)、JSR社のLKD5104等が含まれる。一実施例では、低K誘電体層700は、約2500Åの厚さである、メチレンシリコンハイドロオキサイドからなり、より高いスループットを目指し、LPCVDプロセスによるブランケット堆積によって形成される。

0027

図8が示すように、低K誘電体層700はCMP技術を用いて平坦化され、平坦化された低K誘電体層810が形成される。平坦化により、平坦化された低K誘電体層810は、Cu相互接続645に隣接してかつESL110上に残り、Cu相互接続層800を形成する。Cu相互接続層800は、平坦化された低K誘電体層810に隣接する、Cu相互接続645を含むことができる。Cu相互接続層800は、さらに、ESL110を含んでよい。図8が示すように、Cu相互接続層800は、さらに、平坦化された低K誘電体層810上とCu相互接続645の少なくとも一部上とに形成されパターニングされた、ESL820(「ハードマスク」としても公知であり、典型的には、窒化シリコン、Si3N4、または短縮してSiNから形成される)を含んでよい。

0028

図9が示すように、Cu相互接続層800は、Cu相互接続層900の下にある構造層(構造100と同様)であってよい。Cu相互接続層900は、平坦化された低K誘電体層905に隣接する、Cu充填トレンチ940と金属間ビア接続910とを含んでよい。Cu相互接続層900は、さらに、平坦化された低K誘電体層905上とCu充填トレンチ940の少なくとも一部上とに形成されパターニングされた、ESL820および/またはESL920(「ハードマスク」として公知であり、典型的に、窒化シリコン、Si3N4、または短縮してSiNから形成される)を含んでもよい。

0029

図10が示すように、MOSトランジスタ1010は、Cu相互接続層1000の下にある構造層(構造100と同様)であってよい。Cu相互接続層1000は、平坦化された低K誘電体層1040に隣接する、Cu充填トレンチ1020と金属間ビア接続1030とを含んでよい。

0030

図11が示すように、半導体基板等の構造1100上に、第1のエッチングストップ層(ESL)1110(典型的には窒化シリコン、Si3N4、または短縮してSiN)と第1の犠牲誘電体層1120とを形成することができる。しかしながら、この発明は、たとえば、シリコンウェハ等の半導体基板の表面上に、Cuベースの相互接続を形成することに限定されない。むしろ、この開示を完全に読むと、当業者にとっては明らかであるように、この発明に従って形成されたCuベースの相互接続は、前に形成された半導体素子および/またはプロセス層、たとえば、トランジスタ、または他の同様の構造上に形成されてよい。実際に、この発明を用いて、前に形成したプロセス層の上にプロセス層を形成することができる。構造1100は、シリコン基板またはウェハ等の半導体材料の下層であってよく、または、代替的に、金属酸化物半導体電界効果トランジスタ(MOSFET)の層等の半導体素子の下層(図20等を参照)であってよく、および/または1つもしくは複数の金属相互接続層(図19等を参照)および/または1つもしくは複数の層間誘電体(ILD)層等であってよい。

0031

図11図18が示すように、この発明のさまざまな実施例に従った、デュアルダマシン銅プロセスフローでは、構造1100上と第1のESL1110上とに第1の犠牲誘電体層1120を形成する。第1の犠牲誘電体層1120上と第2のESL1115上とに、第2の犠牲誘電体層1130を形成する。図12に関連して、以下により詳細に説明するように、第1のESL1110と第2のESL1115とは、デュアルダマシン銅プロセスフローにおいて形成される、銅相互接続の下の(ビア)部分を規定する。構造1100上において、構造1100とと第1の犠牲誘電体層1120との間に、第1のESL1110(「ハードマスクとしても公知であり、典型的には窒化シリコン、Si3N4、または短縮してSiNから形成される)を形成してパターニングする。同様に、第1の犠牲誘電体層1120上において、第1の犠牲誘電体層1120と第2の犠牲誘電体層1130との間に、第2のESL1115(これも典型的にはSiNから形成される)を形成してパターニングする。必要であれば、化学的機械的平坦化(CMP)を行なって第2の犠牲誘電体層1130を平坦化することができる。

0032

第1の犠牲誘電体層1120と第2の犠牲誘電体層1130とをさまざまな誘電体材料から形成することができ、その一方または両方は、たとえば、酸化物(Ge酸化物等)、オキシナイトライド(GaPオキシナイトライド等)、二酸化シリコン(SiO2)、窒素含有酸化物(窒素含有SiO2等)、窒素でドープされた酸化物(N2が注入されたSiO2等)、シリコンオシキナイトライド(Si
xOyNz)等であってよい。第1の犠牲誘電体層1120と第2の犠牲誘電体層1130とは、Kが約8以上の、「高誘電率」または「高K」である、任意の適切な材料、たとえば、酸化チタン(TiO2等のTixOy)、酸化タンタル(Ta2O5等のTaxOy)、バリウムストロンチウムチタン酸塩(BST,BaTiO3/SrTiO3)等から形成することもできる。

0033

第1の犠牲誘電体層1120と第2の犠牲誘電体層1130とは、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長(CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング、物理気相成長(PVD)、熱成長等によって形成されてよい。第1の犠牲誘電体層1120と第2の犠牲誘電体層1130との各々は、約1000−2500Åの範囲の厚さであってよい。一実施例では、第1の犠牲誘電体層1120と第2の犠牲誘電体層1130との各々は、約1000Åの厚さの二酸化シリコン(SiO2)からなり、より高いスループットを目指し、LPCVDプロセスによるブランケット堆積によって形成される。

0034

図12が示すように、次に、パターニングしたフォトマスク1150(図11図12)とフォトリソグラフィとを用い、金属被覆パターンを形成する。たとえば、導体金属線、コンタクトホール、ビアホール等のための、ビア1220およびトレンチ1230等の第1および第2の開口を、それぞれ第1の犠牲誘電体層1120と第2の犠牲誘電体層1130との内までエッチングする(図12)。第1の開口1220および第2の開口1230は、たとえば、臭化水素(HBr)とアルゴン(Ar)とをエッチャントガスとして用いる、反応性イオンエッチング(RIE)プロセス等の、さまざまな公知の異方性エッチング技術を用いることにより、形成されてよい。代わりに、たとえば、CHF3とArとをエッチャントガスとするRIEプロセスを用いてよい。さまざまな実施例においてドライエッチングを用いてもよい。

0035

図13が示すように、次に、パターニングしたフォトマスク1150を剥がし、次に、タンタル(Ta)からなる薄いバリア金属層1325Aと銅シード層1325Bとを気相成長を用いて表面全体に適用する(図13)。図13が示すように、Taからなるバリア金属層1325AとCuシード層1325Bとは、第2の犠牲誘電体層1130の上表面1330の全体に加え、第1の開口1220と第2の開口1230との側面1340と底1350との表面をブランケット堆積し、導体表面1335を形成する。

0036

タンタルまたは窒化タンタル等のバリア金属材料からなる少なくとも1つの層から、バリア金属層1325Aを形成してよい。たとえば、窒化チタン、チタン−タングステン、窒化チタン−タングステン、マグネシウム、または他の適切なバリア金属から、バリア金属層1325Aを等価に形成することができる。銅シード層1325Bは、たとえば、物理気相成長(PVD)または化学気相成長(CVD)によって、1つ以上のバリア金属層1325Aの上に形成されてよい。

0037

銅バルクのトレンチ充填は、電気めっき技術を用いて行なわれることが多く、導体表面1335を電極に機械的にクランプして電気的接触を確立し、その後、Cuイオンを含む電解液に構造1100を浸す。次に、ウェハ電解システムを介して電流を流し、導体表面1335上にCuの還元と堆積とを生じさせる。さらに、ウェハ電解システムの交流バイアスは、高密度プラズマ(HDP)テトラエチルオルトシリケート(TEOS)誘電体堆積において用いられる、堆積−エッチングの循環と同様に、堆積されたCu膜を自己平坦化する方法と考えられてきた。

0038

図14が示すように、このプロセスは典型的に、導体表面1335の全体にわたって実質的に一定の厚さである、Cu1440のコンフォーマルコーティングを形成する。図15が示すように、Cu1440の十分に厚い層が堆積されると、Cu1440の層はCMP技術を用いて平坦化される。CMPを用いた平坦化により、第2の犠牲誘電体層1130の上表面1330の全体から、CuとTaバリア金属とのすべてが取り除かれ、図15が示すように、Cu1440は、1つ以上のバリア金属層1325Aと銅シード層1325B(図13および図14)とのそれぞれ残存する部分1525Aと1525Bとに隣接して、Cu充填トレンチおよびビア1545内にのみ残る。

0039

図16が示すように、第1の犠牲誘電体層1120と第2の犠牲誘電体層1130とを、たとえば、ウェットエッチングを用いて除去してよく、Cu相互接続1645が残る。ウェットエッチングは第1のエッチングストップ層(ESL)1110で止まる。さまざまな代替的実施例において、ドライエッチングおよび/またはプラズマエッチングを用いてもよい。第1の犠牲誘電体層1120と第2の犠牲誘電体層1130とを、たとえば、熱リン酸(H3PO4)で剥がすことによって選択的に除去することもできる。銅相互接続1645は、1つ以上のバリア金属層1325Aと銅シード層1325B(図13および図14)との残存する部分1525Aと1525Bとに隣接するCu充填トレンチおよびビア1545内に、Cu1440を含んでよい。

0040

図17が示すように、「低誘電率」または「低K」(Kは約4以下である)誘電体層1700を、Cu相互接続1645に隣接してかつ第1のESL1110上に形成することができる。低K誘電体層1700は、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長(CVD)、低圧CVD(LPCVD)、プラズマ増速CVD(PECVD)、スパッタリング、物理気相成長(PVD)、スピンオングラス等によって形成することができ、たとえば、約2000Å−5000Åの範囲の厚さであってよい。

0041

Kが約4以下である、さまざまな低K誘電体材料から、低K誘電体層1700を形成することができる。例には、アプライドマテリアル社のブラックダイヤモンド(R)、ノベラス社のコーラル(R)、アライドシグナル社のナノグラス(R)、JSR社のLKD5104等が含まれる。一実施例では、低K誘電体層1700は、約2500Åの厚さである、メチレンシリコンハイドロオキサイドからなり、より高いスループットを目指し、LPCVDプロセスによるブランケット堆積によって形成される。

0042

図18が示すように、低K誘電体層1700はCMP技術を用いて平坦化され、平坦化された低K誘電体層1810が形成される。平坦化により、平坦化された低K誘電体層1810は、Cu相互接続1645に隣接してかつ第1のESL1110上に残り、Cu相互接続層1800を形成する。Cu相互接続層1800は、平坦化された低K誘電体層1810に隣接するCu相互接続1645を含んでよい。Cu相互接続層1800は、さらに、第1のESL1110を含んでよい。図18が示すように、Cu相互接続層1800は、さらに、平坦化された低K誘電体層1810上とCu相互接続1645の少なくとも一部上とに形成されパターニングされた、第3のESL1820(「ハードマスク」としても公知であり、典型的には、窒化シリコン、Si3N4、または短縮してSiNから形成される)を含んでよい。

0043

図19が示すように、Cu相互接続層1800は、Cu相互接続層1900の下にある構造層(構造1100と同様)であってよい。Cu相互接続層1900は、平坦化された低K誘電体層1905に隣接するCu充填トレンチ1940および金属間ビア接続1910を含んでよい。Cu相互接続層1900は、平坦化された低K誘電体層1905の上とCu充填トレンチ1940の少なくとも一部上とに形成されパターニングされた、第3のESL1820および/または第4のESL1920(「ハードマスク」としても公知であり、典型的には、窒化シリコン、Si3N4、または短縮してSiNから形成される)を含んでもよい。代わりに、Cu相互接続層1900は、Cu相互接続層1800と同様であってよく、その中に、たとえば、Cu相互接続1645と同様のCu相互接続を配置する。

0044

図20が示すように、MOSトランジスタ2010は、Cu相互接続層1000の下にある構造層(構造1100と同様)であってよい。Cu相互接続層1000は、平坦化された低K誘電体層2040に隣接する、Cu充填トレンチおよびビア2020を含んでよい。

0045

図11図18が示すような、この発明のさまざまな実施例に従ったデュアルダマシン銅プロセスフローは、バリア金属層およびCuシード層の形成前、ならびにCuによるトレンチ充填の前に、より複雑なパターンをエッチングすることにより、金属間ビア接続の形成とCuによるトレンチ充填とを組合せる。トレンチのエッチングは、ビアホール(図12の第1の開口1220等)が完全にエッチングされるまで続く。図13図18が示すような、この発明のさまざまな実施例に従った、デュアルダマシン銅プロセスフローのその他の部分は、図3図8が示すような、この発明のさまざまな実施例に従った、対応する1回のダマシン銅プロセスフローと本質的に同じである。しかしながら、全体的に、この発明のさまざまな実施例に従った、デュアルダマシン銅プロセスフローは、処理工程の数を著しく減らし、Cu金属被覆を達成する好ましい方法である。

0046

銅相互接続を形成する方法の、上に開示されたどの実施例も、従来のダマシン技術を用いながら、従来のダマシン技術で典型的に用いられる従来の低K材料に比べ、はるかに夫な犠牲誘電体材料を用いて銅相互接続を形成することができる。従来のダマシン技術におけるエッチングおよびその後の処理工程の間、犠牲誘電体材料は従来の低K材料に比べ、はるかに損傷を受けにくい。銅相互接続を形成した後に犠牲誘電体材料を除去し、次に、この銅相互接続に隣接する低K誘電体層を形成することにより、隣接する銅相互接続間のキャパシタンスとRC遅延とを、低K誘電体層を用いることによって減少させるという利点のすべてを保持し、しかも、従来のダマシン処理の間に、低K誘電体を用いた銅相互接続を極めて容易に形成することができる。

0047

上に開示された特定の実施例は例示のみであり、この教示の恩恵を受ける当業者にとっては明らかである、異なるが等価の方法によって、この発明を変更し、実施することができる。さらに、前掲の請求項で説明される以外は、ここに示される構成または設計の詳細にいかなる限定も意図されない。したがって、上に開示された特定の実施例を変形または変更することができ、すべてこのような変形はこの発明の範囲および精神の中にあると考えられることは明らかである。したがって、ここで求められる保護は、前掲の請求項に示されるものによる。

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