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技術 動作検証システム、及び適応制御システム

出願人 パナソニック株式会社
発明者 三村展弘
出願日 2002年11月20日 (19年0ヶ月経過) 出願番号 2002-337143
公開日 2003年9月26日 (18年1ヶ月経過) 公開番号 2003-273234
状態 特許登録済
技術分野 電源 半導体集積回路 電子回路の試験
主要キーワード 温度制御設定 設計上限 動作判定結果 演算パス 演算回路群 動作検証システム 内部動作周波数 相対的位相差
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2003年9月26日)のものです。
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図面 (13)

課題

デバイス実装時における安定動作を検証することが可能な動作検証システム、及び内部安定動作限界まで演算高速化が可能、かつ、内部安定動作範囲内での制御回路負荷軽減が可能な適応制御システムを提供する。

解決手段

動作クロックを生成するクロック生成部101、動作検証対象となる第1の記憶素子102、及び演算回路群103から構成される通常動作回路104と、第1の記憶素子102と同じデータを、位相の異なるクロックで記憶する第2の記憶素子105と、第1の記憶素子102、及び第2の記憶素子105の出力から、通常動作回路104が安定動作しているか否かを判定する判定器106とから構成される動作検証回路107とを備え、判定器106の出力を監視して、低動作周波数で第1の記憶素子102の高速動作の検証を行う構成とした。

概要

背景

近年、半導体集積回路微細化が進んできており、半導体集積回路の設計において、内部動作の安定化機構、実回路能力最大限引き出す為の制御機構が求められている。半導体集積回路の高速動作保証するためには、半導体集積回路出荷時に内部動作周波数高速化し検査を行っていた。また、製品としての動作を保証するためには、半導体集積回路出荷時に、最悪条件下において動作しうる動作周波数で半導体集積回路の動作周波数上限を決定していた。

概要

デバイス実装時における安定動作を検証することが可能な動作検証システム、及び内部安定動作限界まで演算高速化が可能、かつ、内部安定動作範囲内での制御回路負荷軽減が可能な適応制御システムを提供する。

動作クロックを生成するクロック生成部101、動作検証対象となる第1の記憶素子102、及び演算回路群103から構成される通常動作回路104と、第1の記憶素子102と同じデータを、位相の異なるクロックで記憶する第2の記憶素子105と、第1の記憶素子102、及び第2の記憶素子105の出力から、通常動作回路104が安定動作しているか否かを判定する判定器106とから構成される動作検証回路107とを備え、判定器106の出力を監視して、低動作周波数で第1の記憶素子102の高速動作の検証を行う構成とした。

目的

本発明は上記のような問題点を解決するためになされたものであり、デバイス実装時における安定動作を検証することが可能な動作検証システムを提供することを目的とする。また、内部安定動作限界まで演算高速化が可能、かつ、内部安定動作範囲内での制御回路の負荷軽減が可能な適応制御システムを提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子と同じデータを、該第1の記憶素子と位相の異なるクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行う、ことを特徴とする動作検証システム

請求項2

請求項1に記載の動作検証システムにおいて、上記クロック生成部内に、リングオシュレータを備え、上記位相の異なるクロックを、該リングオシュレータの位相情報を元に生成する、ことを特徴とする動作検証システム。

請求項3

請求項1に記載の動作検証システムにおいて、上記位相の異なるクロックは、遅延素子を用いて、生成する、ことを特徴とする動作検証システム。

請求項4

請求項1に記載の動作検証システムにおいて、上記位相の異なるクロックは、半導体集積回路内部の配線遅延を用いて生成する、ことを特徴とする動作検証システム。

請求項5

請求項1に記載の動作検証システムにおいて、上記位相の異なるクロックは、外部で生成し、半導体集積回路内に供給する、ことを特徴とする動作検証システム。

請求項6

請求項1ないし請求項5のいずれかに記載の動作検証システムにおいて、上記クロック生成部を、半導体集積回路外に備えた、ことを特徴とする動作検証システム。

請求項7

内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる遅延回路と、上記遅延回路により遅延されたデータを、該第1の記憶素子と同じ位相のクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行う、ことを特徴とする動作検証システム。

請求項8

請求項7に記載の動作検証システムにおいて、上記遅延回路は、遅延素子を用いて上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる、ことを特徴とする動作検証システム。

請求項9

請求項7に記載の動作検証システムにおいて、上記遅延回路は、配線遅延を用いて上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる、ことを特徴とする動作検証システム。

請求項10

内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる遅延回路と、上記遅延回路により遅延されたデータを、該第1の記憶素子と位相の異なるクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行う、ことを特徴とする動作検証システム。

請求項11

請求項1、7、又は10の何れかに記載の動作検証システムを有する適応制御システムであって、上記判定器の出力結果に基づき、上記通常動作回路内の内部演算時間を変化させる要素である因子を制御する因子制御回路を備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行いつつ、その検証結果を上記因子制御回路にフィードバックし、該因子の制御可能な範囲内で該因子を制御して上記内部演算時間を短くするとともに、上記判定器の出力結果から上記通常動作回路の安定動作可能と判定される範囲を、拡大する、ことを特徴とする適応制御システム。

請求項12

請求項11に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、より高い内部動作周波数を設定する、ことを特徴とする適応制御システム。

請求項13

請求項11に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部動作電圧を制御する電源電圧制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、より高い内部動作周波数を設定し、上記電源電圧制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、上記内部動作電圧を制御する、ことを特徴とする適応制御システム。

請求項14

請求項11に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部温度を制御する温度制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から上記通常動作回路が安定動作可能と判定される範囲内で、より高い内部動作周波数を設定し、上記温度制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、内部温度を制御する、ことを特徴とする適応制御システム。

請求項15

請求項1、7、又は10の何れかに記載の動作検証システムを有する適応制御システムであって、上記判定器の出力結果に基づき、上記通常動作回路内の内部演算時間を変化させる要素である因子を制御する因子制御回路を備え、上記因子制御回路は、上記判定器の出力結果から上記通常動作回路が安定動作可能と判定される範囲内で、該適応制御システムの消費電力を低減するよう、制御を行う、ことを特徴とする適応制御システム。

請求項16

請求項15に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、該周波数制御制御精度緩和させ、上記周波数制御回路の消費電力を低減する、ことを特徴とする適応制御システム。

請求項17

請求項15に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部動作電圧を制御する電源電圧制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、該周波数制御の制御精度を緩和させ、上記周波数制御回路の消費電力を低減し、上記電源電圧制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、上記内部動作電圧を下げ、上記通常動作回路の消費電力を低減する、ことを特徴とする適応制御システム。

請求項18

請求項15に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部温度を制御する温度制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、該周波数制御の制御精度を緩和させ、上記周波数制御回路の消費電力を低減し、上記温度制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、温度制御設定温度を下げる、もしくは該温度制御の制御精度を緩和させ、上記温度制御回路の消費電力を低減する、ことを特徴とする適応制御システム。

技術分野

0001

この発明は、半導体集積回路における動作検証システム、及び適応制御システムに関し、特に、演算回路動作環境制御の最適化、および制御回路負荷の軽減を行う動作検証システム、及び適応制御システムに関するものである。

背景技術

0002

近年、半導体集積回路の微細化が進んできており、半導体集積回路の設計において、内部動作の安定化機構、実回路能力最大限引き出す為の制御機構が求められている。半導体集積回路の高速動作保証するためには、半導体集積回路出荷時に内部動作周波数高速化し検査を行っていた。また、製品としての動作を保証するためには、半導体集積回路出荷時に、最悪条件下において動作しうる動作周波数で半導体集積回路の動作周波数上限を決定していた。

0003

特開平05−264667号公報

発明が解決しようとする課題

0004

しかしながら、従来の動作検証システムでは以下のような問題点があった。高速動作検証を行う際には動作周波数を高速にする必要があるため、検証用高速クロック入力可能な高性能テスタを搭載することが考えられるが、回路規模コスト面等の問題から、実際問題としてかかるテスタを搭載して高速動作の検証を行うことは困難である。

0005

また、高速動作時における安定動作保証、電源電圧に対する安定動作保証、周辺温度に対する安定化動作保証等の安定動作保証については実デバイス実装時に安定動作検証を行っていない為、半導体集積回路出荷検査時にすべての条件下を想定して検証を行う必要があり、実装された半導体集積回路の演算能力余力があっても最低保証しかできない。また、実装時に安定動作の保証が検証できないため、内部動作回路が安定で動作する範囲内での周波数制御精度の緩和、電源電圧の低減、温度制御設定目標および温度制御精度の緩和等の判断の基準がなく、各制御回路は最適最低限以上の能力で動作していた。

0006

本発明は上記のような問題点を解決するためになされたものであり、デバイス実装時における安定動作を検証することが可能な動作検証システムを提供することを目的とする。また、内部安定動作限界まで演算高速化が可能、かつ、内部安定動作範囲内での制御回路の負荷軽減が可能な適応制御システムを提供することを目的とする。

課題を解決するための手段

0007

上記課題を解決するために、本発明の請求項1に記載の動作検証システムは、内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子と同じデータを、該第1の記憶素子と位相の異なるクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行う、ことを特徴とするものである。

0008

本発明の請求項2に記載の動作検証システムは、請求項1に記載の動作検証システムにおいて、上記クロック生成部内に、リングオシュレータを備え、上記位相の異なるクロックを、該リングオシュレータの位相情報を元に生成する、ことを特徴とするものである。

0009

本発明の請求項3に記載の動作検証システムは、請求項1に記載の動作検証システムにおいて、上記位相の異なるクロックは、遅延素子を用いて、生成する、ことを特徴とするものである。

0010

本発明の請求項4に記載の動作検証システムは、請求項1に記載の動作検証システムにおいて、上記位相の異なるクロックは、半導体集積回路内部の配線遅延を用いて生成する、ことを特徴とするものである。

0011

本発明の請求項5に記載の動作検証システムは、請求項1に記載の動作検証システムにおいて、上記位相の異なるクロックは、外部で生成し、半導体集積回路内に供給する、ことを特徴とするものである。

0012

本発明の請求項6に記載の動作検証システムは、請求項1ないし請求項5のいずれかに記載の動作検証システムにおいて、上記クロック生成部を、半導体集積回路外に備えた、ことを特徴とするものである。

0013

本発明の請求項7に記載の動作検証システムは、内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる遅延回路と、上記遅延回路により遅延されたデータを、該第1の記憶素子と同じ位相のクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行う、ことを特徴とするものである。

0014

本発明の請求項8に記載の動作検証システムは、請求項7に記載の動作検証システムにおいて、上記遅延回路は、遅延素子を用いて上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる、ことを特徴とするものでらる。

0015

本発明の請求項9に記載の動作検証システムは、請求項7に記載の動作検証システムにおいて、上記遅延回路は、配線遅延を用いて上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる、ことを特徴とするものである。

0016

本発明の請求項10に記載の動作検証システムは、内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる遅延回路と、上記遅延回路により遅延されたデータを、該第1の記憶素子と位相の異なるクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行う、ことを特徴とするものである。

0017

また、本発明の請求項11に記載の適応制御システムは、請求項1、7、又は10の何れかに記載の動作検証システムを有する適応制御システムであって、上記判定器の出力結果に基づき、上記通常動作回路内の内部演算時間を変化させる要素である因子を制御する因子制御回路を備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行いつつ、その検証結果を上記因子制御回路にフィードバックし、該因子の制御可能な範囲内で該因子を制御して上記内部演算時間を短くするとともに、上記判定器の出力結果から上記通常動作回路の安定動作可能と判定される範囲を、拡大することを特徴とするものである。

0018

また、本発明の請求項12に記載の適応制御システムは、請求項11に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、より高い内部動作周波数を設定する、ことを特徴とするものである。

0019

また、本発明の請求項13に記載の適応制御システムは、請求項11に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部動作電圧を制御する電源電圧制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、より高い内部動作周波数を設定し、上記電源電圧制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、上記内部動作電圧を制御する、ことを特徴とするものである。

0020

また、本発明の請求項14に記載の適応制御システムは、請求項11に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部温度を制御する温度制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、より高い内部動作周波数を設定し、上記温度制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、内部温度を制御する、ことを特徴とするものである。

0021

また、本発明の請求項15に記載の適応制御システムは、請求項1、7、又は10の何れかに記載の動作検証システムを有する適応制御システムであって、上記判定器の出力結果に基づき、上記通常動作回路内の内部演算時間を変化させる要素である因子を制御する因子制御回路を備え、上記因子制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、該適応制御システムの消費電力を低減するよう、制御を行う、ことを特徴とするものである。

0022

また、本発明の請求項16に記載の適応制御システムは、請求項15に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、該周波数制御の制御精度を緩和させ、上記周波数制御回路の消費電力を低減する、ことを特徴とするものである。

0023

また、本発明の請求項17に記載の適応制御システムは、請求項15に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部動作電圧を制御する電源電圧制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、該周波数制御の制御精度を緩和させ、上記周波数制御回路の消費電力を低減し、上記電源電圧制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、上記内部動作電圧を下げ、上記通常動作回路の消費電力を低減する、ことを特徴とするものである。

0024

また、本発明の請求項18に記載の適応制御システムは、請求項15に記載の適応制御システムにおいて、上記因子制御回路として、上記通常動作回路の内部動作周波数を制御する周波数制御回路、および上記通常動作回路の内部温度を制御する温度制御回路を備え、上記周波数制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、該周波数制御の制御精度を緩和させ、上記周波数制御回路の消費電力を低減し、上記温度制御回路は、上記判定器の出力結果から安定動作可能と判定される範囲内で、温度制御設定温度を下げる、もしくは該温度制御の制御精度を緩和させ、上記温度制御回路の消費電力を低減する、ことを特徴とするものである。

発明を実施するための最良の形態

0025

(実施の形態1)図1は、本発明の実施の形態1に係る動作検証システムの構成を示すブロック図である。図1において、本動作検証システム100は、半導体集積回路本来の機能を実現する通常動作回路104と、検査対象となるフリップフロップ(以下FFと略す)102が安定動作を行なっているか否かを検証する動作検証回路107とからなる。

0026

通常動作回路104は、内部動作のクロックを生成するクロック生成部101と、動作検証対象となる第1の記憶素子であるFF102と、検査対象となるFF以外の演算回路である演算回路群103とから構成される。また、動作検証回路107は、FF102とは異なるタイミングで記憶する第2の記憶素子であるFF105と、通常動作回路104が安定動作を行っているかを判定する判定器106とから構成される。

0027

なお、動作検証対象となるFF102は、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミング的にクリティカルとなるFFを検査対象として選定したものである。

0028

次に、図1中の各信号について説明する。Sig100はFF102およびFF105がラッチする演算回路群103からの出力信号、Sig101は演算回路群103内の回路を駆動させるクロック、Sig102はFF102をラッチさせるためのクロック、Sig103はFF102の出力であり、演算回路群103および判定器106への入力信号である。Sig104はFF105をラッチさせるためのクロックであり、クロックSig102より相対的に位相が進んだものである。Sig105はFF105からの出力であり、Sig106はFF102からの出力信号Sig103とFF105からの出力信号Sig105を比較した判定結果である。

0029

次に、上記のように構成される動作検証システムの動作について説明する。図2は、本発明の実施の形態1に係る動作検証システムの動作検証判定タイミング図である。t0はSig100のデータが確定するまでの演算時間であり、動作周波数によらず一定である。t1はSig100のデータが確定している時間であり、動作周波数によって変化する。t3はクロックSig102とクロックSig104との相対的位相差である。TはクロックSig102のクロック周期であり動作周波数の逆数に依存する。FF105のラッチタイミングはFF102のラッチタイミングよりt3だけ早いため、FF105からの出力Sig105は実質(T−t3)の周期で動作した時のFF102からの出力Sig103とみなすことができ、FF102が1/Tの高速動作周波数で動作している時に出力Sig105の信号を観測することで、FF102が1/(T−t3)の動作周波数で動作したときの演算結果を得ることができる。このことは通常動作回路を高速動作させることなく高速時の動作検証ができる事を示しており、低速動作で高速動作の検証が可能となり、また、実動作時に高速動作の検証が可能であることを示している。

0030

以下に、動作検証の判定の方法を1:動作余裕のある場合(クロックSig104でラッチするデータSig100が確定している場合)と、2:動作余裕のない場合(クロックSig104でラッチするデータSig100が遷移中の場合)とに分けて、図2を用いて説明する。

0031

1:動作余裕のある場合(図2(a))
動作余裕がある場合には、クロックSig102、及びクロックSig104によって記憶されるFF102出力Sig103、及びFF105出力Sig105と、比較結果Sig106とは、図2(a)に示すとおりになり、Sig106の安定判定Aを監視すると一致を示す値“0”を常に確認することができ、1/(T−t3)の動作周波数でも動作することを確認できる。

0032

2:動作余裕のない場合(図2(b))
動作余裕がない場合には、クロックSig102、及びクロックSig104によって記憶されるFF102出力Sig103、及びFF105出力Sig105と、および比較結果Sig106とは図2(b)に示すとおりになり、Sig106の安定判定Bを監視すると、Sig100の値が確定していない為、判定結果Sig106は不定となり1/(T−t3)の動作周波数では安定動作しないことを確認できる。

0033

以上のような、本発明の実施の形態1に係る動作検証システムは、動作検証の対象となるFF102を含む通常動作回路104と、FF105を含む動作検証回路107とを備え、同じデータを異なる位相のクロックでFF102とFF105に記憶し、これらFF102,FF105の出力結果から、通常動作回路104が安定動作しているかを判定するようにしたから、従来では動作周波数を高速にするため困難であった高速動作の検証を、低周波数で行うことを実現でき、また、間欠的に通常動作回路104が安定動作しているか否かの判定を行なうことで、実装された実デバイス上でのリアルタイム検証を行うことができる。

0034

また、実デバイス実装時において通常動作回路の安定動作の検証ができるので、実デバイス実装時の半導体集積回路を取り巻く周辺温度、動作電圧等の周辺環境下での動作検証を間欠的に行うことができ、また、該周辺環境を制御することによって、内部動作の安定化、実回路の能力を最大限引き出すことを可能とできる。

0035

なお、本発明の実施の形態1による動作検証システムでは、説明の容易化のため1つのFFを検証対象として高速動作の検証を行なう場合について説明したが、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミングが厳しいことが予想される2箇所以上のFFを検証対象としてもよく、複数のFFを検査対象とする場合には、検証対象となる複数のFFに対応する動作検証回路107をそれぞれ設け、検証対象となるすべてのFFに対して高速動作の検証を行なうことにより、かかる動作検証システムを実現可能である。

0036

また、位相の異なるクロックの生成手段として、クロック生成部101内に、リングオシュレータなどの位相情報を持つ回路を備え、該回路から位相の異なるクロックを取り出し生成することが可能である。また、位相の異なるクロックの生成方法として、Sig102もしくはSig104に位相差を持たせる為の遅延素子を挿入する方法、Sig102もしくはSig104の信号を半導体集積回路レイアウト上で配線を引き回し生成した遅延量を用いて位相差を持たせる方法、及び外部で位相の異なるクロックを生成し半導体集積回路内に供給する方法により位相の異なるクロックを生成することが可能である。

0037

また、演算回路群103内の動作クロックは、クロックSig101の一種類だけでなく複数系統のクロックを用いていたとしても同様の効果が得られる。また、Sig106の判定は半導体集積回路内部にて排他的論理和を用いて判定を行うほか、半導体集積回路外部へ出力し外部判定回路にて判定を行ってもよい。また、上記動作クロック生成部101が半導体集積回路外にある場合においても同様の効果を得ることができる。

0038

(実施の形態2)図3は、本発明の実施の形態2に係る動作検証システムの構成を示すブロック図である。図3において、本動作検証システム200は、半導体集積回路本来の機能を実現する通常動作回路204と、検査対象となるフリップフロップ(以下FFと略す)202が安定動作を行なっているか否かを検証する動作検証回路207とからなる。

0039

通常動作回路204は、内部動作のクロックを生成するクロック生成部201と、動作検証対象となる第1の記憶素子であるFF202と、検査対象となるFF以外の演算回路である演算回路群203とから構成される。また、動作検証回路207は、動作検証対象となるFF202がラッチする演算回路群203からの出力データを遅延させる遅延回路208と、遅延回路208で遅延されたデータをFF202と同じタイミングで記憶する第2の記憶素子であるFF205と、通常動作回路204が安定動作を行っているかを判定する判定器206とから構成される。

0040

なお、動作検証対象となるFF202は、容量、抵抗成分を反映させた遅延シュミレーションを行なった結果、タイミング的にクリティカルとなるFFを検査対象とするほか、設計上、配線を容易に行なうことが可能なFFを検査対象としてもよい。また、遅延回路208による遅延時間は、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションを行ない、半導体集積回路本来の機能を実現する動作回路204の中で、一番演算タイミングが厳しい演算パスよりもさらに厳くなるように設定される。

0041

次に、図3中の各信号について説明する。Sig200はFF202がラッチする演算回路群203からの出力信号、Sig200dは、Sig200を動作回路204中で一番演算タイミングが厳しくなるように遅延回路208で遅延した信号、Sig201は演算回路群203内の回路を駆動させるクロック、Sig202はFF202をラッチさせるためのクロック、Sig203はFF202の出力であり、演算回路群203および判定器206への入力信号である。Sig204はFF205をラッチさせるためのクロックであり、クロックSig202と同じ位相のクロックである。Sig205はFF205からの出力であり、Sig206はFF202からの出力信号Sig203とFF205からの出力信号Sig205を比較した判定結果である。

0042

次に、上記のように構成される動作検証システムの動作について説明する。図4は、本発明の実施の形態2に係る動作検証システムの動作検証判定タイミング図である。t0はSig200のデータが確定するまでの演算時間であり、動作周波数によらず一定である。t1はSig200のデータが確定している時間であり、動作周波数によって変化する。t3はSig200の信号を遅延回路208により遅らせた時間であり、動作周波数によらず一定である。TはクロックSig202のクロック周期であり動作周波数の逆数に依存する。FF205でラッチされるデータはSig202がラッチするデータよりt3だけ遅れているため、FF205からの出力Sig205は実質(T−t3)の周期で動作した時のFF202からの出力Sig203とみなすことができ、FF202が1/Tの高速動作周波数で動作しているときに出力Sig205の信号を観測することで、FF202が1/(T−t3)の動作周波数で動作した時の演算結果を得ることができる。このことは通常動作回路204を高速動作させることなく高速動作時の動作検証ができることを示しており、低速動作で高速動作の検証が可能となり、また、動作時に高速動作の検証が可能であることを示している。

0043

以下に、動作検証の判定の方法を1:動作余裕のある場合(クロックSig204でラッチするデータSig200dが確定している場合)と、2:動作余裕のない場合(クロックSig204でラッチするデータSig200dが遷移中の場合)とに分けて、図4を用いて説明する。

0044

1:動作余裕のある場合(図4(a))
動作余裕がある場合には、クロックSig202、及びクロックSig204によって記憶されるFF202出力Sig203、及びFF205出力Sig205と、比較結果Sig206とは、図4(a)に示すとおりになり、図示するように、FF205は安定範囲A内でデータをラッチすることができ、Sig205が確定する。そして、Sig206の値を監視すると一致を示す値“0”を常に確認することができ、1/(T−t3)の動作周波数でも動作することを確認できる。

0045

2:動作余裕のない場合(図4(b))
動作余裕がない場合には、クロックSig202、及びクロックSig204によって記憶されるFF202出力Sig203、及びFF205出力Sig205と、および比較結果Sig206とは図4(b)に示すとおりになり、図示するように、FF205は安定範囲B内でデータをラッチすることができずSig105は不定となり、Sig206の値を監視するとSig200の値が確定していない。その為、判定結果Sig206は不定となり1/(T−t3)の動作周波数では安定動作しないことを確認できる。

0046

以上のような、本発明の実施の形態2に係る動作検証システムは、動作検証の対象となるFF202を含む通常動作回路204と、遅延回路208,FF205を含む動作検証回路とを備え、FF202がラッチするデータを遅延回路208で遅延させたデータをFF205でラッチし、これらFF202,FF205の出力結果から通常動作回路204が安定動作しているか否かを判定するようにしたから、従来では動作周波数を高速にする必要があり困難であった高速動作の検証を、低周波数で行うことを実現でき、また、間欠的に通常動作回路204が安定動作しているか否かの判定を行なうことで、実装された実デバイス上でのリアルタイム検証を行うことが可能となる。

0047

また、実デバイス実装時において通常動作回路の安定動作の検証ができるので、実デバイス実装時の半導体集積回路を取り巻く周辺温度、動作電圧等の周辺環境下での動作検証を間欠的に行うことができ、また、該周辺環境を制御することによって、内部動作の安定化、実回路の能力を最大限引き出すことを可能とできる。

0048

なお、本発明の実施の形態2による動作検証システムでは、1つのFFを検証対象として高速動作の検証を行なう場合について説明したが、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションにより、タイミングが厳しいことが予想されるFFの正確な特定が困難な場合には、タイミング的に厳しいことが予想される複数のFFを検査対象として、データの遅延を用いた高速動作の検証を行うようにすればよく、検査対象となる複数のFFにそれぞれ対応する動作検証回路207を設けることにより、かかる動作検証システムを実現可能である。

0049

また、本発明の実施の形態2による動作検証システムでは、FF202と、FF205において、同じ位相のクロックでデータをラッチするものについて説明したが、前記実施の形態1による動作検証システムのように、FF202と、FF205とが、位相の異なるクロックでデータをラッチするようにしてもよい。この場合、本発明の実施の形態2の動作検証システムによるデータを遅延させて高速動作検証を行なう方法に加えて、さらにクロック遅延をも生じさせて高速動作検証をおこなうことにより、設計上限られたエリア内に遅延回路208を配置する必要がある等の制約がある場合であっても、高速動作検証を実現することが可能となる。

0050

また、遅延回路208による信号遅延の方法としては、遅延素子の挿入により信号を遅延させる方法のほか、半導体集積回路レイアウト上で配線を引き回して信号遅延を生じさせる方法等がある。また、演算回路群203内の動作クロックは、クロックSig201の一種類だけでなく複数系統のクロックを用いても同様の効果が得られる。また、Sig206の判定は半導体集積回路内部にて排他的論理和を用いて判定を行うようにしてもよく、また、半導体集積回路外部へ出力し外部判定回路にて判定を行うようにしてもよい。

0051

(実施の形態3)図5は、本発明の実施の形態3に係る適応制御システムの構成を示すブロック図である。図5において、本適応制御システム300は、半導体集積回路本来の機能を実現する通常動作回路304と、検査対象となるフリップフロップ(以下FFと略す)302が安定動作を行なっているか否かを検証する動作検証回路307とを備え、また、通常動作回路内の内部演算時間を変化させる要素となる因子を制御する因子制御回路として、内部動作周波数の制御を行う周波数制御回路308を備える。

0052

通常動作回路304は、内部動作のクロックを生成するクロック生成部301と、動作検証対象となる第1の記憶素子であるFF302と、検査対象となるFF302以外の演算回路である演算回路群303とから構成される。また、動作検証回路307は、FF302とは異なるタイミングで記憶する第2の記憶素子であるFF305と、通常動作回路304が安定動作を行っているかを判定する判定器306とから構成される。

0053

なお、動作検証対象となるFF302は、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミング的にクリティカルとなるFFを検査対象として選定したものである。

0054

次に、図5中の各信号について説明する。Sig300はFF302およびFF305がラッチする演算回路群303からの出力信号、Sig301は演算回路群303内の回路を駆動させるクロック、Sig302はFF302をラッチさせるためのクロック、Sig303はFF302の出力であり、演算回路群303および判定器306への入力信号である。Sig304はFF305をラッチさせるためのクロックであり、クロックSig302より相対的に位相が進んだものである。Sig305はFF305からの出力であり、Sig306はFF302からの出力信号Sig303とFF305からの出力信号Sig305とを比較した判定結果である。Sig307は通常動作回路304内部の動作周波数を変更するために、クロック生成部301から出力されるクロックSig301、Sig302、及びSig304の周波数を制御する制御信号である。

0055

次に、上記のように構成される適応制御システムの動作について図6を用いて説明する。図6は、本発明の実施の形態3による適応制御システムの動作について説明するためのフローチャートである。図6(a)は本適応制御システムの内部動作高速化のための動作を説明するためのフローチャートである。

0056

まずステップS309で、周波数制御回路308の最大動作周波数初期値を通常動作回路304が正常動作する動作周波数に設定する。次にステップS310で動作検証回路の出力Sig306を間欠的に監視し、ステップS311で内部動作周波数よりも高い周波数で動作可能かどうかを判定する。もしより高い動作周波数で動作可能であればステップS312に移り、周波数制御回路308にて動作周波数を上げるようにクロック生成部301に制御信号を与えた後、ステップS310に戻り再度動作余裕の判定を行う。

0057

もし、より高い動作周波数で動作不可能であればステップS313に移り、周波数制御回路308にて動作周波数を下げるようクロック生成部301に制御信号を与えた後、ステップS310に戻り再度動作余裕の判定を行う。

0058

図6(b)は本適応制御システムの消費電力低減のための動作を説明するためのフローチャートである。ステップS314で、周波数制御回路の制御精度の初期化を行う。次にステップS315で、動作検証回路出力Sig306を間欠的に監視し、ステップS316で、内部動作周波数よりも高い周波数で動作可能か否かを内部動作安定の基準とし、安定動作していればステップS317に移り周波数制御回路の制御精度を下げた後、ステップS315に移り再度動作判定結果を監視する。

0059

ステップS316で内部動作周波数よりも高い周波数で動作可能か否かを内部動作安定の基準とし、もし安定動作していなければステップS318に移り周波数制御回路の制御精度を上げた後、ステップS315に移り再度動作判定結果を監視する。

0060

以上のような、本発明の実施の形態3に係る適応制御システムは、通常動作回路304と動作検証回路307を備えた動作検証システムを有する適応制御システムであって、通常動作回路内の内部演算時間を変化させる要素となる因子を制御する因子制御回路として周波数制御回路308を備え、該周波数制御回路308が通常動作回路304の内部動作周波数を制御できる構成としたから、実デバイス実装時の半導体集積回路を取り巻く周辺温度、動作電圧等の周辺環境下で内部動作回路に余裕のある場合は、内部回路の安定動作を考慮しつつ、内部回路をリアルタイムに高速化するので、回路の持つ演算スピード能力を状況に応じて引き出すことができる。

0061

また、通常動作回路が安定である場合、周波数制御回路の制御精度を下げることにより、周波数制御回路の消費電力の低減を行うことができる。

0062

なお、上記実施の形態3では、周波数制御回路308を半導体集積回路外部に設けたものについて説明したが、周波数制御回路を半導体集積回路内部に備えた構成としてもよく、上記実施の形態と同様の効果を奏する。

0063

また、本発明の実施の形態3による適応制御システムでは、説明の容易化のため1つのFFを検証対象として高速動作の検証を行なう場合について説明したが、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミングが厳しいことが予想される2箇所以上のFFを検証対象としてもよく、複数のFFを検査対象とする場合には、検証対象となる複数のFFに対応する動作検証回路307をそれぞれ設け、検証対象となるすべてのFFに対して高速動作の検証を行なうことにより、かかる適応制御システムを実現可能である。

0064

(実施の形態4)図7は、本発明の実施の形態4に係る適応制御システムの構成を示すブロック図である。図7において、適応制御システム400は、半導体集積回路本来の機能を実現する通常動作回路404と、該通常動作回路404における検査対象となるフリップフロップ(以下FFと略す)402が安定動作を行なっているか否かを検証する動作検証回路407とを備え、また、通常動作回路内の内部演算時間を変化させる要素となる因子を制御する因子制御回路として、内部動作電圧の制御を行う電源電圧制御回路408と、内部の動作周波数を制御する周波数制御回路409を備える。

0065

通常動作回路404は、内部動作のクロックを生成するクロック生成部401と、動作検証対象となる第1の記憶素子であるFF402と、検査対象となるFF402以外の演算回路である演算回路群403とから構成される。また、動作検証回路407は、FF402とは異なるタイミングで記憶する第2の記憶素子であるFF405と、通常動作回路404が安定動作を行っているかを判定する判定器406とから構成される。

0066

なお、動作検証対象となるFF402は、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミング的にクリティカルとなるFFを検査対象として選定したものである。

0067

次に、図7中の各信号について説明する。Sig400はFF402、及びFF405がラッチする演算回路群403からの出力信号である。Sig401は演算回路群403内の回路を駆動させるクロックである。Sig402はFF402をラッチさせるためのクロックである。Sig403はFF402の出力であり、演算回路群403、及び判定器406への入力信号である。Sig404はFF405をラッチさせるためのクロックであり、クロックSig402より相対的に位相が進んだものである。Sig405はFF405からの出力であり、Sig406はFF402からの出力信号Sig403と、FF405からの出力信号Sig405とを比較した判定結果である。Sig407は通常動作回路404内部の動作周波数を変更するためにクロック生成回路401から出力されるクロックSig401、Sig402、及びSig404の周波数を制御する制御信号である。

0068

以下に、上記のように構成される適応制御システムの動作について図8及び図9を用いて説明する。図8及び図9は、本実施の形態4に係る適応制御システムの動作について説明するためのフローチャートである。図8は本適応制御システムの消費電力低減のための動作について説明するためのフローチャートである。

0069

まずステップS410で、電源電圧制御回路408にて電源電圧の初期化、及び周波数制御回路409にて最大動作周波数の初期化を行い、通常動作回路404が正常動作する電源電圧、動作周波数に設定する。次にステップS411で、動作検証回路の出力Sig406を間欠的に監視し、ステップS412で、内部動作周波数よりも高い周波数で動作可能かどうかを判定する。もし、より高い動作周波数で動作可能であれば、ステップS413に移り、周波数制御回路409にて動作周波数を上げるようにクロック生成部401に制御信号を与えた後、ステップS411に戻り再度動作余裕の判定を行う。もし、より高い動作周波数で動作不可能であればステップS414に移り、電源電圧制御回路408にて適応制御システム400の電源電圧を上げることが可能であれば、ステップS415に移り、電源電圧を上げ内部動作スピードを改善した後、ステップS411に戻る。もし、電源電圧が許容上限で上げることができなければ、ステップS416に移り、周波数制御回路409にて動作周波数を下げるようクロック生成部401に制御信号を与えた後、ステップS411に戻り再度動作余裕の判定を行う。

0070

図9は、本適応制御システムの内部動作電圧を下げて半導体集積回路の消費電力を低減するための動作について説明するためのフローチャートである。

0071

まずステップS417で、電源電圧制御回路408により電源電圧の初期化を行い、通常動作回路404が正常動作する電源電圧に設定する。ステップS418で、動作検証回路の出力Sig406を間欠的に監視し、ステップS419で、内部動作周波数よりも高い周波数で動作可能か否かを内部動作の安定の基準とし、安定に動作していればステップS420に移り、電源電圧制御回路408にて電源電圧を下げた後ステップS418に移り、再度動作判定結果を監視する。ステップS419で、内部動作周波数よりも高い周波数で動作可能か否かを内部動作安定の基準とし、もし安定動作していなければステップS421に移り電源電圧制御回路408にて電源電圧を上げ、半導体集積回路内部トランジスタの能力を上げ、内部タイミングクリティカルパスの改善を行った後、ステップS418に戻り再度動作判定結果を監視する。

0072

以上のような、本発明の実施の形態4に係る適応制御システムは、通常動作回路404と動作検証回路407とを備えた動作検証システムを有する適応制御システムであって、通常動作回路内の内部演算時間を変化させる要素となる因子を制御する因子制御回路として、周波数制御回路409と、電源電圧制御回路408とを備え、周波数制御回路409が内部動作周波数を制御し、電源電圧制御回路408が電源電圧を制御することができる構成としたから、上記実施の形態3による適応制御システムと同様の効果を奏するとともに、電源電圧が変動可能な範囲内で内部回路の安定動作を考慮しつつ、さらに内部回路をリアルタイムに高速化することができ、通常動作回路の安定動作範囲の拡大を行うことができる。また、安定動作可能な範囲内で電源電圧を下げることにより、半導体集積回路内部の消費電力を低減できる。

0073

なお、上記実施の形態4では、周波数制御回路409,電源電圧制御回路408を半導体集積回路外部に設けたものについて説明したが、周波数制御回路および電源電圧制御回路を半導体集積回路内部に備えた構成としてもよく、上記実施の形態と同様の効果を奏する。

0074

また、本発明の実施の形態4による適応制御システムでは、説明の容易化のため1つのFFを検証対象として高速動作の検証を行なう場合について説明したが、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミングが厳しいことが予想される2箇所以上のFFを検証対象としてもよく、複数のFFを検査対象とする場合には、検証対象となる複数のFFに対応する動作検証回路407をそれぞれ設け、検証対象となるすべてのFFに対して高速動作の検証を行なうことにより実現可能である。

0075

(実施の形態5)図10は、本発明の実施の形態5に係る適応制御システムの構成を示すブロック図である。図10において、適応制御システム500は、半導体集積回路本来の機能を実現する通常動作回路504と、検査対象となるフリップフロップ(以下FFと略す)502が安定動作を行なっているか否かを検証する動作検証回路507とを備え、また、通常動作回路内の内部演算時間を変化させる要素となる因子を制御する因子制御回路として内部温度の制御を行う温度制御回路508と、内部の動作周波数を制御する周波数制御回路509を備える。

0076

通常動作回路504は、内部動作のクロックを生成するクロック生成部501と、動作検証対象となる第1の記憶素子であるFF502と、検査対象となるFF502以外の演算回路である演算回路群503とから構成される。また、動作検証回路507は、FF502とは異なるタイミングで記憶する第2の記憶素子であるFF505と、通常動作回路504が安定動作を行っているかを判定する判定器506とから構成される。

0077

なお、動作検証対象となるFF502は、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミング的にクリティカルとなるFFを検査対象として選定したものである。

0078

次に、図10中の各信号について説明する。Sig500はFF502およびFF505がラッチする演算回路群503からの出力信号である。Sig501は演算回路群503内の回路を駆動させるクロック、Sig502はFF502をラッチさせるためのクロック、Sig503はFF502の出力であり、演算回路群503および判定器506への入力信号である。Sig504はFF505をラッチさせるためのクロックであり、クロックSig502より相対的に位相が進んだものである。Sig505はFF505からの出力であり、Sig506はFF502出力信号Sig503とFF505出力信号Sig505とを比較した判定結果である。Sig507は通常動作回路504内部の動作周波数を変更するためにクロック生成回路501から出力されるクロックSig501、Sig502、及びSig504の周波数を制御する制御信号である。

0079

次に、上記のように構成される適応制御システムの動作について図11、及び図12を用いて説明する。図11及び図12は本発明の実施の形態5による適応制御システムの動作について説明するためのフローチャートである。図11は本適応制御システムの内部動作高速化のための動作について説明するためのフローチャートである。

0080

まずステップS510で、温度制御回路508により周辺温度設定値の初期化、周波数制御回路509により最大動作周波数の初期化を行い、通常動作回路504が正常動作する周辺温度、動作周波数に設定する。次に、ステップS511で、動作検証回路出力Sig506を間欠的に監視し、ステップS512で、内部動作周波数よりも高い周波数で動作可能かどうかを判定する。もし、より高い動作周波数で動作可能であれば、ステップS513に移り、周波数制御回路509により動作周波数を上げるようにクロック生成部501に制御信号を与えた後、ステップS511に戻り、再度動作余裕の判定を行う。もし、より高い動作周波数で動作不可能であれば、ステップS514に移り、温度制御回路508にて適応制御システム500の周辺温度を下げることが可能であれば、ステップS515に移り、周辺温度を下げ内部動作スピードを改善した後、ステップS511に戻る。もし、周辺温度設定が限界値であり周辺温度をこれ以上下げることができなければ、ステップS516に移り、周波数制御回路509で動作周波数を下げるようクロック生成部501に制御信号を与えた後、ステップS511に戻り、再度動作余裕の判定を行う。

0081

図12は本適応制御システムの、温度制御回路の制御精度もしくは周辺温度設定値を緩和し、温度制御回路の負荷を軽減させて消費電力の低減を行うための動作について説明するためのフローチャートである。

0082

まずステップS517で、温度制御回路508にて周辺温度設定値の初期化を行い、通常動作回路504が正常動作する周辺温度に設定する。ステップS518で、動作検証回路出力Sig506を間欠的に監視し、ステップS519で、内部動作周波数よりも高い周波数で動作可能か否かを内部動作安定の基準とし、安定動作していればステップS520に移り、温度制御回路508にて周辺温度制御精度もしくは周辺温度設定値を緩和させた後、ステップS518に移り、再度動作判定結果を監視する。もし、ステップS519で、内部動作周波数よりも高い周波数で動作可能か否かを内部動作安定の基準とし、安定動作していなければステップS521に移り、温度制御部508にて周辺温度制御精度もしくは周辺温度設定値を変化させて半導体集積回路内部トランジスタの動作環境を改善させた後、ステップS518に戻り、再度動作判定結果を監視する。

0083

以上のような、本発明の実施の形態5に係る適応制御システムは、通常動作回路504と動作検証回路507を備えた動作検証システムを有する適応制御システムであって、通常動作回路内の内部演算時間を変化させる要素となる因子を制御する因子制御回路として、周波数制御回路509と、温度制御回路508とを備え、周波数制御回路509が内部動作周波数を制御し、温度制御回路508が周辺温度を制御することができる構成としたから、上記実施の形態3による適応制御システムと同様の効果を奏するとともに、周辺温度変動可能な範囲内で内部回路の安定動作を考慮しつつ、さらに内部回路をリアルタイムに高速化することができ、通常動作回路の安定動作範囲の拡大を行うことができる。

0084

また、安定動作可能な範囲内で周辺温度制御精度もしくは周辺温度設定値を緩和させることにより、温度制御回路の消費電力を低減できる。

0085

なお、上記実施の形態5では、周波数制御回路509,温度制御回路508を半導体集積回路外部に設けたものについて説明したが、周波数制御回路および温度制御回路を半導体集積回路内部に備えた構成としてもよく、上記実施の形態と同様の効果を奏する。

0086

また、本発明の実施の形態5による適応制御システムでは、説明の容易化のため1つのFFを検証対象として高速動作の検証を行なう場合について説明したが、半導体集積回路設計段階において、容量、抵抗成分を反映させた遅延シュミレーションによりタイミングが厳しいことが予想される2箇所以上のFFを検証対象としてもよく、複数のFFを検査対象とする場合には、検証対象となる複数のFFに対応する動作検証回路507をそれぞれ設け、検証対象となるすべてのFFに対して高速動作の検証を行なうことにより、かかる適応制御システムを実現可能である。

0087

また、上記実施の形態3、4、および5では、上記実施の形態1による動作検証システムを用いて適応制御システムを構成するものについて説明したが、上記実施の形態2に示した検証対象のFFがラッチするデータを遅延させたデータを同じ位相のクロックで動作検証回路のFFがラッチするようにした動作検証システムを用いて、或いは、上記実施の形態2のなお書において示した検証対象のFFがラッチするデータを遅延させたデータを異なる位相のクロックで動作検証回路のFFがラッチするようにした動作検証システムを用いて、適応制御システムを構成してもよく、上記実施の形態3、4、5による適応制御システムと同様の効果を奏する。

発明の効果

0088

以上のように、本発明に係る動作検証システムによれば、内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子と同じデータを、該第1の記憶素子と位相の異なるクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行なうことにより、低周波数で高速動作検証を行うことができ、また、実装された実デバイス上でのリアルタイムの高速動作検証を行うことができる効果がある。

0089

また、本発明に係る動作検証システムによれば、内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる遅延回路と、上記遅延回路により遅延されたデータを、該第1の記憶素子と同じ位相のクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行なうことにより、低周波数で高速動作検証を行うことができ、また、実装された実デバイス上でのリアルタイムの高速動作検証を行うことができる効果がある。

0090

また、本発明に係る動作検証システムによれば、内部動作のクロックを生成するクロック生成部と、動作検証対象となる第1の記憶素子と、上記第1の記憶素子以外の演算回路である演算回路群とから構成される通常動作回路と、上記第1の記憶素子がラッチする上記演算回路群からの出力データを遅延させる遅延回路と、上記遅延回路により遅延されたデータを、該第1の記憶素子と位相の異なるクロックで記憶する第2の記憶素子と、上記第1の記憶素子、及び上記第2の記憶素子の出力結果から、上記通常動作回路が安定動作しているか否かを判定する判定器とから構成される動作検証回路とを備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の安定動作の検証を行なうことにより、低周波数で高速動作検証を行うことができ、また、実装された実デバイス上でのリアルタイムの高速動作検証を行うことができる効果がある。

0091

また、本発明に係る適応制御システムによれば、上記本発明に係る動作検証システムを有する適応制御システムであって、上記判定器の出力結果に基づき、上記通常動作回路内の内部演算時間を変化させる要素である因子を制御する因子制御回路を備え、上記判定器の出力を監視して、低動作周波数で上記第1の記憶素子の高速動作の検証を行いつつ、その検証結果を上記因子制御回路にフィードバックし、該因子の制御可能な範囲内で該因子を制御して上記内部演算時間を短くするとともに、上記判定器の出力結果から上記通常動作回路の安定動作可能と判定される範囲を拡大することにより、通常動作回路の安定動作を考慮しつつ、演算時間を短くでき、通常動作回路の安定動作可能な範囲を拡大できる効果がある。

0092

また、本発明に係る適応制御システムによれば、上記本発明に係る動作検証システムを有する適応制御システムであって、上記判定器の出力結果に基づき、上記通常動作回路内の内部演算時間を変化させる要素である因子を制御する因子制御回路を備え、上記因子制御回路は、上記判定器の出力結果から上記通常動作回路が安定動作可能と判定される範囲内で、該適応制御システムの消費電力を低減するよう、制御を行うことにより、通常動作回路の安定動作可能な範囲内で、消費電力を低減することができる効果がある。

図面の簡単な説明

0093

図1本発明の実施の形態1に係る動作検証システムの構成を示すブロック図である。
図2本発明の実施の形態1に係る動作検証システムのタイミング図である。(a)は動作余裕のある場合、(b)は動作余裕のない場合である。
図3本発明の実施の形態2に係る動作検証システムの構成を示すブロック図である。
図4本発明の実施の形態2に係る動作検証システムのタイミング図である。(a)は動作余裕のある場合、(b)は動作余裕のない場合である。
図5本発明の実施の形態3に係る適応制御システムの構成を示すブロック図である。
図6本発明の実施の形態3に係る適応制御システムの動作を説明するためのフローチャートである。(a)は内部動作高速化を目的とする適応制御システムの動作を説明するためのフローチャートである。(b)は消費電力低減を目的とする適応制御システムの動作を説明するためのフローチャートである。
図7本発明の実施の形態4に係る適応制御システムの構成を示すブロック図である。
図8本発明の実施の形態4に係る適応制御システムの内部動作高速化に関する動作を説明するフローチャートである。
図9本発明の実施の形態4に係る適応制御システムの内部動作低電圧化に関する動作を説明するフローチャートである。
図10本発明の実施の形態5に係る適応制御システムのブロック図である。
図11本発明の実施の形態5に係る適応制御システムの内部動作高速化に関する動作を説明するフローチャートである。
図12本発明の実施の形態5による適応制御システムの温度制御に関する動作のフローチャートである。

--

0094

100、200動作検証システム
101、201、301、401、501クロック生成部
102、202、302、402、502 第1の記憶素子であり、動作検証対象となるフリップフロップ
103、203、303、403、503演算回路群
104、204、304、404、504通常動作回路
105、205、305、405、505 第2の記憶素子
106、206、306、406、506判定器
107、207、307、407、507動作検証回路
208遅延回路
308、409、509周波数制御回路
408電源電圧制御回路
508温度制御回路
300、400、500 動作検証システムを用いた適応制御システム

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