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技術 プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法

出願人 富士通株式会社
発明者 大浦道也桝井昇一
出願日 2002年2月1日 (18年9ヶ月経過) 出願番号 2002-026177
公開日 2003年9月12日 (17年2ヶ月経過) 公開番号 2003-258626
状態 特許登録済
技術分野 静的メモリのアクセス制御 記憶装置の構造、電源 論理回路III S-RAM 特殊メモリ(超電導/光/流体)
主要キーワード 立ち上がり制御 プログラマブル論理ブロック プログラマブル配線 ビット信号線 書込み済み 反転情報 立ち上げ直後 ボード面
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図面 (20)

課題

強誘電体キャパシタを用いたプログラマブル論理デバイスにおいて、電源投入時に強誘電体キャパシタの蓄積データを正確に再現し、強誘電体キャパシタを付加したSRAM型メモリセルよりなる強誘電体SRAMセルの蓄積データの信頼性を高め、電源投入後の論理動作を迅速に開始させること。

解決手段

電源投入時に、外部から供給された電源電圧Vddを、強誘電体キャパシタの特性に応じた時定数で遅らせてコンフィギュレーション・メモリ23に供給する。外部から供給された電源電圧Vddの降下を検出し、強誘電体SRAMセルに電源電圧をフルに印加した後に電源遮断する。コンフィギュレーション情報書込み済みか否かの情報を強誘電体SRAMセルに保持させ、書込み前であれば論理ブロックの出力を強制的にディスエーブルし、書込み後であれば論理ブロックの出力をイネーブルする。

概要

背景

SRAM型メモリセル蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスでは、このデバイスの外部に、このデバイスの動作を既定するコンフィギュレーション情報電源遮断後においても保持するためのPROMEPROM等の不揮発性メモリが必要となる。そのため、デバイス点数が増えてコストが増加したり、ボード面積が増大するなどの欠点がある。

そこで、SRAM型メモリ・セルに強誘電体キャパシタを付加し、その誘電分極を利用して電源の遮断後もコンフィギュレーション情報を保持するようにしたプログラマブル論理デバイスが提案されている(特許第3121862号)。この強誘電体キャパシタを付加したSRAM型メモリ・セル(以下、強誘電体SRAMセルとする)よりなるプログラマブル論理デバイスは、PROM等の不揮発メモリを用いたデバイスに比べて高速性を実現することができるため、特に望ましい技術であるとされている。

ところで、通常、外部の不揮発性メモリからコンフィギュレーション情報をロードするタイプのプログラマブル論理デバイスでは、電源投入後、SRAM型メモリ・セルにコンフィギュレーション情報に基づくデータが書き込まれるまでの間、論理ブロック出力ドライバディスエーブルされる。これは、コンフィギュレーション情報が書き込まれていない、すなわちSRAM型メモリ・セルの保持データが未設定であると、誤った配線の接続がおこなわれる可能性があるからである。誤って接続された配線が別々のドライバによって異なる論理状態に駆動されると、その配線の電圧が不安定(配線信号のコンフリクト)となり、大きな電流消費が生じるという不具合がある。

概要

強誘電体キャパシタを用いたプログラマブル論理デバイスにおいて、電源投入時に強誘電体キャパシタの蓄積データを正確に再現し、強誘電体キャパシタを付加したSRAM型メモリ・セルよりなる強誘電体SRAMセルの蓄積データの信頼性を高め、電源投入後の論理動作を迅速に開始させること。

電源投入時に、外部から供給された電源電圧Vddを、強誘電体キャパシタの特性に応じた時定数で遅らせてコンフィギュレーション・メモリ23に供給する。外部から供給された電源電圧Vddの降下を検出し、強誘電体SRAMセルに電源電圧をフルに印加した後に電源を遮断する。コンフィギュレーション情報が書込み済みか否かの情報を強誘電体SRAMセルに保持させ、書込み前であれば論理ブロックの出力を強制的にディスエーブルし、書込み後であれば論理ブロックの出力をイネーブルする。

目的

本発明は、上記問題点に鑑みてなされたものであって、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができ、また強誘電体SRAMセルの蓄積データの信頼性をより高めることができ、さらには電源投入後の論理動作を迅速に開始させることができる強誘電体キャパシタを用いたプログラマブル論理デバイスを提供することを目的とする。また、本発明の他の目的は、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる不揮発性メモリおよびそのデータ再現方法を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

SRAM型メモリセル強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源遮断後もデータを保持するメモリ・セルを有し、前記SRAM型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、電源の投入時に、外部から供給された電源電圧を、前記強誘電体キャパシタの特性に応じた時定数で遅らせて前記SRAM型メモリ・セルに供給する電源供給回路具備することを特徴とするプログラマブル論理デバイス。

請求項2

SRAM型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記SRAM型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、電源の遮断時に、前記SRAM型メモリ・セルに供給されているSRAMセル駆動電圧が降下する前に、外部から供給された電源電圧の降下を検出する電源電圧検出回路と、外部から供給された電源電圧の降下を検出した後に、前記強誘電体SRAMセルにSRAMセル駆動電圧をフルに印加する強誘電体SRAMセル制御回路と、を具備することを特徴とするプログラマブル論理デバイス。

請求項3

SRAM型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記SRAM型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、強誘電体キャパシタを有し、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持可能で、論理状態を決めるデータを書き込み済みであるか否かの情報を保持するメモリと、前記メモリに保持された情報に基づいて、論理状態を決める前記データが書き込み前である場合には当該プログラマブル論理デバイスにおける論理ブロックの出力が強制的にディスエーブルされ、書き込み済みである場合には前記論理ブロックの出力がイネーブルされるプログラマブル配線と、を具備することを特徴とするプログラマブル論理デバイス。

請求項4

SRAM型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記SRAM型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、電源の投入時に、外部から供給された電源電圧を、前記強誘電体キャパシタの特性に応じた時定数で遅らせて前記SRAM型メモリ・セルに供給する電源供給回路と、電源の遮断時に、前記SRAM型メモリ・セルに供給されているSRAMセル駆動電圧が降下する前に、外部から供給された電源電圧の降下を検出する電源電圧検出回路と、外部から供給された電源電圧の降下を検出した後に、前記強誘電体SRAMセルにSRAMセル駆動電圧をフルに印加する強誘電体SRAMセル制御回路と、強誘電体キャパシタを有し、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持可能で、論理状態を決めるデータを書き込み済みであるか否かの情報を保持するメモリと、前記メモリに保持された情報に基づいて、論理状態を決める前記データが書き込み前である場合には当該プログラマブル論理デバイスにおける論理ブロックの出力が強制的にディスエーブルされ、書き込み済みである場合には前記論理ブロックの出力がイネーブルされるプログラマブル配線と、を具備することを特徴とするプログラマブル論理デバイス。

請求項5

前記電源供給回路は、外部から供給された電源電圧を入力とし、前記強誘電体SRAMセルにSRAMセル駆動電圧を出力するオペアンプと、前記オペアンプの入力側に接続された抵抗素子およびキャパシタよりなるCR回路とから構成されていることを特徴とする請求項1または4に記載のプログラマブル論理デバイス。

請求項6

外部から供給される電源電圧の供給経路として、前記SRAM型メモリ・セルにSRAMセル駆動電圧を供給するための経路、および前記電源電圧検出回路にて電源電圧の降下を検出するための経路の2経路があり、SRAMセル駆動電圧を供給する側の経路にのみ平滑容量が接続されていることを特徴とする請求項2または4に記載のプログラマブル論理デバイス。

請求項7

一方の出力が他方の入力となるように接続された一対のインバータ出力ノードにそれぞれ1個ずつ強誘電体キャパシタが接続され、前記強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持する不揮発性メモリであって、前記インバータは、nチャネルトランジスタと、該nチャネルトランジスタのドレイン端子電源線との間に接続された抵抗素子とにより構成されていることを特徴とする不揮発性メモリ。

請求項8

一方の出力が他方の入力となるように接続された一対のインバータの出力ノードにそれぞれ1個ずつ強誘電体キャパシタが接続され、前記強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持する不揮発性メモリであって、前記インバータは、それぞれドレイン端子が前記出力ノードに接続されたpチャネルトランジスタおよびnチャネルトランジスタにより構成され、前記pチャネルトランジスタのサイズは前記nチャネルトランジスタのサイズと同じかまたは前記nチャネルトランジスタのサイズよりも小さいことを特徴とする不揮発性メモリ。

請求項9

一方の出力が他方の入力となるように接続された一対のインバータの出力ノードにそれぞれ1個ずつ強誘電体キャパシタが接続され、前記強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持する不揮発性メモリの電源投入時に、前記各出力ノードにそれぞれスイッチを介して接続された一対のビット信号線プリチャージした後、前記スイッチを短時間オンさせることを特徴とする不揮発性メモリのデータ再現方法

技術分野

0001

本発明は、強誘電体キャパシタを用いたプログラマブル論理デバイスに関し、特に単一の集積回路上に作製されたプログラマブル論理ブロックとして利用が可能なプログラマブル論理デバイスに関する。また、本発明は、上記プログラマブル論理デバイスや、その他にICカード等にも使用され得る、強誘電体キャパシタを備えた不揮発性メモリの構成およびその蓄積データの再現方法に関する。

背景技術

0002

SRAM型メモリセルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスでは、このデバイスの外部に、このデバイスの動作を既定するコンフィギュレーション情報電源遮断後においても保持するためのPROMEPROM等の不揮発性メモリが必要となる。そのため、デバイス点数が増えてコストが増加したり、ボード面積が増大するなどの欠点がある。

0003

そこで、SRAM型メモリ・セルに強誘電体キャパシタを付加し、その誘電分極を利用して電源の遮断後もコンフィギュレーション情報を保持するようにしたプログラマブル論理デバイスが提案されている(特許第3121862号)。この強誘電体キャパシタを付加したSRAM型メモリ・セル(以下、強誘電体SRAMセルとする)よりなるプログラマブル論理デバイスは、PROM等の不揮発メモリを用いたデバイスに比べて高速性を実現することができるため、特に望ましい技術であるとされている。

0004

ところで、通常、外部の不揮発性メモリからコンフィギュレーション情報をロードするタイプのプログラマブル論理デバイスでは、電源投入後、SRAM型メモリ・セルにコンフィギュレーション情報に基づくデータが書き込まれるまでの間、論理ブロック出力ドライバディスエーブルされる。これは、コンフィギュレーション情報が書き込まれていない、すなわちSRAM型メモリ・セルの保持データが未設定であると、誤った配線の接続がおこなわれる可能性があるからである。誤って接続された配線が別々のドライバによって異なる論理状態に駆動されると、その配線の電圧が不安定(配線信号のコンフリクト)となり、大きな電流消費が生じるという不具合がある。

発明が解決しようとする課題

0005

しかしながら、近時、田らにより、強誘電体キャパシタに動的に変動する性質があることが報告されている(T.Tamura et al.,ISIF digest,p.1.2.2,2001)。この性質により、電源投入時に急激に増加する電圧が強誘電体SRAMセルに印加されると、強誘電体キャパシタの誘電分極状態に基づいたデータが正常に再生されないおそれがあることが判明した。

0006

また、電源の遮断時には、強誘電体SRAMセルに蓄積された情報の信頼性を確保するため、強誘電体SRAMセルに電源電圧をフルに印加した後に電源を遮断するのが望ましい。しかし、常時、強誘電体SRAMセルに電源電圧をフルに印加した状態としておくと、強誘電体キャパシタのヒステリシスカーブが変化するいわゆるインプリントと呼ばれる現象が起き、強誘電体キャパシタのデータが書き替わりにくくなるという不具合が生じる。

0007

さらに、強誘電体SRAMセルを用いたプログラマブル論理デバイスでは、一旦コンフィギュレーション情報が書き込まれると、電源遮断後もその情報が蓄積されているため、電源投入時に配線のコンフリクトは生じない。したがって、電源投入毎に出力ドライバをディスエーブルさせる必要がない。それにもかかわらず、従来同様、電源投入時に出力ドライバをディスエーブルさせると、電源投入後、論理動作の開始が遅くなる。

0008

本発明は、上記問題点に鑑みてなされたものであって、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができ、また強誘電体SRAMセルの蓄積データの信頼性をより高めることができ、さらには電源投入後の論理動作を迅速に開始させることができる強誘電体キャパシタを用いたプログラマブル論理デバイスを提供することを目的とする。また、本発明の他の目的は、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる不揮発性メモリおよびそのデータ再現方法を提供することである。

課題を解決するための手段

0009

上記目的を達成するため、本発明は、強誘電体SRAMセルを用いたプログラマブル論理デバイスにおいて、電源の投入時に、外部から供給された電源電圧を、強誘電体キャパシタの特性に応じた時定数で遅らせてSRAMセル駆動電圧として強誘電体SRAMセルよりなるコンフィギュレーション・メモリに供給することを特徴とする。この発明によれば、電源の投入時に、外部から供給された電源電圧が、強誘電体キャパシタの特性に応じた時定数で遅れたSRAMセル駆動電圧としてコンフィギュレーション・メモリに供給される。

0010

また、本発明は、電源の遮断時に、コンフィギュレーション・メモリに供給されているSRAMセル駆動電圧が実際に降下する前に、外部から供給された電源電圧の降下を検出し、強誘電体SRAMセルにSRAMセル駆動電圧をフルに印加した後に電源を遮断することを特徴とする。この発明によれば、外部から供給された電源電圧の降下が検出されると、強誘電体SRAMセルにSRAMセル駆動電圧がフルに印加された後に電源が遮断される。

0011

また、本発明は、強誘電体SRAMセルの一つに、コンフィギュレーション情報が書き込み済みであるか否かの情報を保持させ、書き込み前である場合には論理ブロックの出力を強制的にディスエーブルし、一方、書き込み済みである場合には論理ブロックの出力をイネーブルする。この発明によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされる。

0012

また、本発明は、強誘電体SRAMセルを構成する一対のインバータを、nチャネルトランジスタドレイン端子電源線との間に抵抗素子を接続した構成とする。この発明によれば、一方のインバータの抵抗素子の抵抗値が他方のインバータの抵抗素子の抵抗値に対して20%程度異なっていても、電源投入時の各インバータの出力ノードにおける電位変化は小さいので、強誘電体キャパシタの蓄積データが正確に再現される。

0013

また、本発明は、強誘電体SRAMセルを構成する一対のインバータを、nチャネルトランジスタとnチャネルトランジスタのサイズ以下のサイズのpチャネルトランジスタにより構成する。この発明によれば、電源投入時に各インバータの出力ノードの電位が上昇するのにより時間がかかり、強誘電体キャパシタが充分応答するようになるので、強誘電体キャパシタの蓄積データが正確に再現される。

0014

また、本発明は、強誘電体SRAMセルの電源投入時に、一対のビット信号線プリチャージした後、各ビット信号線と一対のインバータの出力ノードとの間にそれぞれ接続されたスイッチを短時間オンさせる。この発明によれば、電源投入時に各インバータの出力ノードの電位が上昇し、一対の強誘電体キャパシタの等価容量の差が大きくなる方向に両強誘電体キャパシタ動作点が変更されるので、強誘電体キャパシタの蓄積データが正確に再現される。

発明を実施するための最良の形態

0015

以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。

0016

(実施の形態1)図1は、本発明の実施の形態1にかかるプログラマブル論理デバイスの要部の構成を示すブロック図である。図1に示すように、実施の形態1にかかるプログラマブル論理デバイスは、電源電圧検出供給回路21、強誘電体SRAMセル制御回路22、およびコンフィギュレーション情報を蓄積するメモリ(以下、コンフィギュレーション・メモリとする)23を備えている。コンフィギュレーション・メモリ23は主として強誘電体SRAMセルにより構成されている。また、プログラマブル論理デバイスは、図示しないルックアップ・テーブル、図示しないプログラマブル配線、および図示しないプログラマブル入出力回路プログラマブルI/O)を備えている。

0017

電源電圧検出・供給回路21には、外部電源端子24から電源電圧Vddが供給されている。この電源電圧Vddの電源線25には平滑容量26が接続されている。電源電圧検出・供給回路21は強誘電体SRAMセル制御回路22にSRAMセル駆動電圧PWRを供給する。強誘電体SRAMセル制御回路22は、電源投入時に、コンフィギュレーション・メモリ23に、立ち上がり制御された電源電圧を供給する。

0018

また、電源電圧検出・供給回路21には電源電圧検出端子VDETが設けられている。この電源電圧検出端子VDETには、外部電源端子24から電源電圧Vddが平滑容量26を介さずに直接供給されている。電源電圧検出・供給回路21は電源電圧Vddを検出し、強誘電体SRAMセル制御回路22に電圧検出信号PDETを供給する。強誘電体SRAMセル制御回路22は、電源遮断時に、コンフィギュレーション・メモリ23に各種制御信号を供給する。

0019

図2は、コンフィギュレーション・メモリ23の一例を示すブロック図である。たとえば図2に示すように、コンフィギュレーション・メモリ23は、コンフィギュレーション情報を転送するためのシフトレジスタ31と、シフト・レジスタ31から供給されたデータを強誘電体SRAMセル33に書き込むための書き込み回路32と、強誘電体SRAMセル33と、プリチャージを含めたセンスアンプ出力バッファ34とにより構成されている。

0020

強誘電体SRAMセル33の出力は、センスアンプ・出力バッファ34を介して図示しないルック・アップ・テーブルに供給される。このコンフィギュレーション・メモリ23を制御するため、強誘電体SRAMセル33にはワード線制御信号WLおよびプレート線制御信号PL、書き込み回路32には書き込み制御信号WEがそれぞれ強誘電体SRAMセル制御回路22から供給される。

0021

図3は、強誘電体SRAMセルの一例を示す回路図である。たとえば図3に示すように、強誘電体SRAMセルは、一対のインバータを構成する2個のpチャネルトランジスタ41,42および2個のnチャネルトランジスタ43,44と、nチャネルトランジスタよりなる2個のアクセストランジスタ45,46と、2個の強誘電体キャパシタ47,48により構成されている。

0022

第1のインバータは、第1のpチャネルトランジスタ41のドレイン端子と第1のnチャネルトランジスタ43のドレイン端子とを共通接続した構成となっている。同様に、第2のインバータは、第2のpチャネルトランジスタ42のドレイン端子と第2のnチャネルトランジスタ44のドレイン端子とを共通接続した構成となっている。そして、第1のインバータと第2のインバータとが、互いにその出力が相手の入力となるように接続されていることによって、SRAM型メモリ・セルが構成されている。

0023

第1および第2のpチャネルトランジスタ41,42の各ソース端子は、SRAMセル駆動電圧PWRが印加されるSRAMセル部電源線51に接続されている。第1および第2のnチャネルトランジスタ43,44の各ソース端子は接地されている。第1のアクセス・トランジスタ45は、第1のインバータの出力端子となるノードストレージ・ノードS1とする)と、ビット線制御信号BLが供給されるビット信号線52との間に接続されている。第2のアクセス・トランジスタ46は、第2のインバータの出力端子となるノード(ストレージ・ノードS2とする)と、ビット線制御信号BLの反転信号XBLが供給されるビット信号線53との間に接続されている。

0024

第1および第2のアクセス・トランジスタ45,46の各ゲート端子は、ワード線制御信号WLが供給される信号線54に接続されている。第1の強誘電体キャパシタ47および第2の強誘電体キャパシタ48は、それぞれ各ストレージ・ノードS1およびS2と、プレート線制御信号PLが供給される信号線55との間に接続されている。

0025

ここで、アクセス・トランジスタ45,46はSRAM型メモリ・セルに蓄積された情報を外部に取り出したり、書き込みデータを取り入れるために使用される。なお、取り出す情報が1ビットの非反転情報のみでよい場合には、第2のアクセス・トランジスタ46を省略した構成としてもよい。

0026

また、プレート線制御信号PLは、メモリ・セルへの書き込みを制御したり、データ保持状態でメモリ・セルに高い電圧が加わって、強誘電体の特性が劣化するのを防ぐための制御をおこなう信号である。強誘電体キャパシタ47,48は、PZTチタン酸ジルコン酸鉛)を主な組成とする強誘電体材料や、SBTタンタル酸ビスマスストロンチウム)などのビスマス層状ペロブスカイト構造を有する強誘電体材料により構成される。

0027

図4は、電源電圧検出・供給回路21を構成する電源供給回路の一例を示す回路図である。たとえば図4に示すように、オペアンプ61の非反転入力端子と電源電圧Vddが印加される端子62との間に、キャパシタ63および抵抗素子64からなるCR回路が接続されている。そのため、オペアンプ61から出力されるSRAMセル駆動電圧PWRは、電源の立ち上がりからゆっくりと増加する。このオペアンプ61はフルレイルまで駆動可能な回路で構成されている。

0028

また、オペアンプ61の出力端子と、SRAMセル駆動電圧PWRを出力する端子65との間には負荷容量66が接続されている。オペアンプ61の反転入力端子にはオペアンプ61の出力がフィードバックされている。図4に示す回路は電源を100nsecの時定数で制御する回路であり、抵抗素子64の抵抗値およびキャパシタ63の容量はそれぞれ10kΩおよび10pFである。なお、立ち上げの時定数は強誘電体キャパシタの特性に依存しており、強誘電体材料に応じて適宜選択される。100nsecという時定数は強誘電体材料としてPZTを用いた場合の典型的な値である。

0029

図5は、電源電圧検出・供給回路21を構成する電源電圧検出回路の一例を示す回路図である。たとえば図5に示すように、3.0V検出部71と2.7V検出部72が設けられており、電源電圧検出端子VDETに印加された電圧が3.0Vになったら電圧検出信号PDETとして相対的に電位の高いハイを出力し、一旦電圧が上がった後は、2.7V以下になるまで電圧検出信号PDETをハイに保つというヒステリシス特性を備えている。これは、負荷の増大にともなう電源の瞬間的な低下に対して、余裕を持たせるためである。

0030

3.0V検出部71は、抵抗値r1の抵抗素子73とその1.7倍の抵抗値(1.7×r1)の抵抗素子74により電源電圧Vddを抵抗分割して得られた電圧(1.7×Vdd/(1+1.7))と、バンドギャップリファレンス回路75から出力された1.1Vの基準電圧Vrefとを第1の比較器76により比較する。電源電圧Vddがゼロから3.0Vに達するまでは第1の比較器76の出力はハイであるが、電源電圧Vddが3.0Vになると第1の比較器76の出力は相対的に電位の低いローに切り替わる。

0031

同様に、2.7V検出部72は、抵抗値r1の抵抗素子77とその1.5倍の抵抗値(1.5×r1)の抵抗素子78により電源電圧Vddを抵抗分割して得られた電圧(1.5×Vdd/(1+1.5))と、バンドギャップ・リファレンス回路79から出力された1.1Vの基準電圧Vrefとを第2の比較器80により比較する。電源電圧Vddが2.7V以上のときには第2の比較器80の出力はハイであるが、電源電圧Vddが2.7Vよりも低くなると第2の比較器80の出力はローに切り替わる。ここで、バンドギャップ・リファレンス回路75,79を採用したことにより、電源の変動や温度の変動に対して特性変動の極めて少ない安定した電圧が得られている。

0032

第1の比較器76の出力および第2の比較器80の出力はそれぞれ第1のNANDゲート81および第2のNANDゲート82に入力される。そして、第1のNANDゲート81および第2のNANDゲート82の出力は互いに相手のもう一方の入力となっている。電圧検出信号PDETを出力する端子83には第1のNANDゲート81の出力が供給される。

0033

図6は、ルック・アップ・テーブルの一例を示す図である。たとえば図6に示すように、ルック・アップ・テーブルは、複数のラッチ91とマルチプレクサ92により構成されており、特にその数を限定しないが、たとえば4ビットの入力(A,B,C,D)に基づいて16個の強誘電体SRAMセルの出力を選択する構成となっている。強誘電体SRAMセルの蓄積データを変更することにより、ルック・アップ・テーブルはANDゲート、NANDゲート、反転入力付きANDゲート、ORゲートNORゲート排他的論理和ゲート、AND−ORゲート、マルチプレクサ、ラッチまたはフリップフロップなどを構成する。

0034

図7はプログラマブル配線について説明するための模式図である。図7に示すように、パス・トランジスタ101が配線の途中に設けられ、パス・トランジスタ101のソース・ドレイン端子が配線との接続端子102,102に接続される。パス・トランジスタ101のゲート端子には強誘電体SRAMセル103の出力(厳密には出力バッファの出力)が供給される。強誘電体SRAMセル103の出力電位ベルに応じてパス・トランジスタ101がオンオフし、それによって配線の接続が制御される。

0035

本実施の形態1におけるプログラマブル配線の構成について説明する前に、一般的なプログラマブル配線の構成について説明する。図14は一般的なプログラマブル配線の構成を説明するための図である。図14に示す例において、強誘電体SRAMセルのデータの書き込みをおこなう前、あるいは強誘電体キャパシタが付加されていないSRAM型メモリ・セルの電源の立ち上げ直後は、メモリ・セルに書き込まれたデータは不定の状態になっている。このため、たとえば出力バッファ1,2,3,4のうち第1の出力バッファ1と第3の出力バッファ3が同時にパス・トランジスタ5,6,7,8のうちの対応するトランジスタ5,7をオンさせる可能性がある。

0036

また、ルック・アップ・テーブルの出力も同様に不定であるため、ルック・アップ・テーブルからの出力1がハイで、かつルック・アップ・テーブルからの出力3がローとなる可能性がある。この結果、下側の配線トラック9にはハイの出力とローの出力が競合することになり、この配線の電位が中間電位に保たれ、大きな電流が流れることになる。これを防止するため、従来のプログラマブル論理デバイスでは、デバイスの電源が供給された後、コンフィギュレーション情報の書き込みが終わるまで、ルック・アップ・テーブルからの出力をディスエーブルする構成となっている。

0037

しかし、本実施の形態1のように、強誘電体SRAMセルを用いたプログラマブル論理デバイスでは、コンフィギュレーション情報の書き込みを一度おこなえばよいので、電源を立ち上げるたびにコンフィギュレーションをおこなう必要はない。そこで、本実施の形態1ではつぎのような構成となっている。

0038

図8は本実施の形態1におけるプログラマブル配線の構成を説明するための図である。図8に示すように、コンフィギュレーション情報を書き込み済みか否かの情報を第5の強誘電体SRAMセルに保持させ、その保持情報を第5の強誘電体SRAMセルに対応する出力バッファ119を介して出力させる。その出力情報を第1〜第4のANDゲート121,122,123,124に入力させるとともに、各ANDゲート121,122,123,124に、それぞれ各強誘電体SRAMセルに対応する出力バッファ111,112,113,114の出力情報を入力させる。

0039

そして、各ANDゲート121,122,123,124の出力に基づいて各パス・トランジスタ115,116,117,118のオン/オフを制御し、ルック・アップ・テーブルからの出力を配線トラックに供給する。このようにすることによって、コンフィギュレーション情報の書き込み前であれば、プログラマブル論理デバイスにおける論理ブロックの出力を強制的にディスエーブルし、プログラマブル論理デバイスの出力がコンフリクトを生じないようにする。一方、コンフィギュレーションが書き込まれた後であればプログラマブル論理デバイスにおける論理ブロックの出力をイネーブルする。

0040

なお、コンフィギュレーション情報を書き込み済みか否かの情報を保持するメモリは、強誘電体SRAMセルに限らず、通常の2T2C型強誘電体メモリ・セルでもよいし、1T1C型強誘電体メモリ・セルでもよい。プログラマブルI/Oは、その構成を特に図示しないが、強誘電体SRAMセルの出力に基づいてI/Oポート入出力が選択される構成となっている。

0041

図9は、図3に示す構成の強誘電体SRAMセルの基本動作時の各制御信号の状態を示す図表である。強誘電体SRAMセルにデータを書き込む際には、SRAMセル部電源はオン状態となる。書き込み制御信号WEおよびワード線制御信号WLはともにハイとなる。プレート線制御信号PLはハイからローに切り替わる。

0042

データを読み出す際には、SRAMセル部電源はオン状態となる。書き込み制御信号WEはローとなり、ワード線制御信号WLはハイとなる。プレート線制御信号PLは電源電圧Vddの2分の1、すなわちVdd/2となる。プログラマブル論理デバイスの通常の論理動作時、すなわちこのときには強誘電体SRAMセルはデータを保持している状態であり、SRAMセル部電源はオン状態となる。書き込み制御信号WEおよびワード線制御信号WLはともにローとなり、プレート線制御信号PLはVdd/2となる。

0043

このように、データの読み出し時および通常の論理動作時にプレート線制御信号PLがVdd/2である理由は、上述したインプリント現象が起こらないようにするためである。なお、Vdd/2となる電位を発生する回路としては、従来よりDRAM等で採用されている回路を用いることができる。あるいは、外部からVdd/2の電位を印加する構成としてもよい。その他の制御信号の動作は、基本的にSRAMと同等である。

0044

図10は強誘電体SRAMセルの電源立ち上げ時の制御シーケンスの一例を示す図である。図10に示すように、まず各制御信号が設定される。その際、電源立ち上げ前の各制御信号の状態を示す図11のように、SRAMセル部電源はオフ状態である。そして、書き込み制御信号WE、ワード線制御信号WLおよびプレート線制御信号PLをいずれもローに設定するのが最も安全である。

0045

つづいて、図10に示すように、クロック周波数が40MHzの場合、4クロック、すなわち100nsecで電源電圧の供給がおこなわれる。電源の立ち上げ後、コンフィギュレーション・メモリの読み出しがおこなわれる。それによって、ルック・アップ・テーブル、プログラマブル配線およびプログラマブルI/Oが所定の論理動作に設定される。その後、デバイスのリセット状態解除されて、通常の論理動作が開始される。なお、クロック周波数および電源電圧の供給に要するサイクル数は強誘電体キャパシタの材料に応じて種々選択される。

0046

図12は電源遮断時の制御シーケンスの一例を示す図である。図12に示すように、電源の遮断が検出されると、全コンフィギュレーション・メモリの書き込みがおこなわれる。その後、遮断待ち状態となる。上述したように電源電圧検出端子VDETに供給された電源電圧Vddがたとえば2.7Vよりも低くなったときに電源の遮断が検出される。

0047

外部から電源電圧Vddの供給が遮断された時に、通常の電源端子、すなわち図1において平滑容量26が接続された電源線25の電位はゆるやかに下がるが、平滑容量26が接続されていない電源電圧検出端子VDETの電位は急激に下がる。したがって、この電源電圧検出端子VDETの電位変化をモニターすることによって、強誘電体SRAMセルに供給された電源電圧が実際に下がる前に電源の遮断を検出することができる。たとえば、平滑容量26が0.1μFの場合、デバイスの消費電流が100mAであっても、0.2Vの電圧降下が起こるのに200nsecかかることになる。これは、40MHzのクロックでは8クロックに相当し、充分に全コンフィギュレーション・メモリの書き込みをおこなうことができる。

0048

図13に電源遮断時の各制御信号の状態を示す。全コンフィギュレーション・メモリの書き換え(書き込み)時には、SRAMセル部電源はオン状態であり、書き込み制御信号WEおよびワード線制御信号WLはともにローであり、プレート線制御信号PLはハイからローに切り替わる。これによって、電源遮断前に、強誘電体キャパシタに電源電圧がフルに印加される。遮断待ち状態では、SRAMセル部電源はオン状態であり、書き込み制御信号WE、ワード線制御信号WLおよびプレート線制御信号PLはいずれもローである。これら各制御信号の設定は、電圧検出信号PDETに基づいておこなわれる。

0049

上述した実施の形態1によれば、電源の投入時に、外部から供給された電源電圧Vddが、強誘電体キャパシタの特性に応じた時定数で遅れたSRAMセル駆動電圧PWRとしてコンフィギュレーション・メモリ23に供給されるため、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。

0050

また、実施の形態1によれば、外部から供給された電源電圧Vddの降下が検出されると、強誘電体SRAMセルにSRAMセル駆動電圧PWRがフルに印加された後に電源が遮断されるため、強誘電体SRAMセルの蓄積データの短期的および長期的な信頼性をより高めることができる。

0051

また、実施の形態1によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされるため、一旦コンフィギュレーション情報が書き込まれてしまえば、電源投入後の論理動作を迅速に開始することができる。

0052

以上説明したように、実施の形態1では、電源投入時に強誘電体キャパシタの蓄積データを正確に再現するため、強誘電体SRAMセルには、強誘電体キャパシタの特性に応じた時定数で遅れてSRAMセル駆動電圧PWRが供給されるとした。しかし、SRAMセル駆動電圧PWRの供給を遅らせる代わりに、以下に説明する実施の形態2〜4の構成によっても、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することが可能である。

0053

(実施の形態2)まず、実施の形態2について説明する前に、強誘電体SRAMセルに電源が投入された時に強誘電体キャパシタの蓄積データがどのようにして再現されるか、ということについて説明する。強誘電体SRAMセルの構成は図3に示すとおりである。したがって、ここでは図3で付した符号を用いて説明する。なお、電源投入と同時にSRAMセル駆動電圧PWRが供給されるものとする。図15に強誘電体キャパシタのヒステリシス曲線および動作点を示す。また、図16に電源投入時のSRAMセル駆動電圧PWRおよびストレージ・ノードS1,S2の電位変化のシミュレーション結果を示す。

0054

図15に示すように、電源投入前の状態において、一対の強誘電体キャパシタ47,48には、前回の電源遮断時のストレージ・ノードS1,S2の電位(ハイまたはロー)に対応して、向きの異なる残留電荷が蓄えられている。図16に示すように、電源投入時の初期においては各ストレージ・ノードS1,S2の電位はゼロである。そして、SRAMセル駆動電圧PWRが上昇していくと、pチャネルトランジスタ41,42がオン状態となり、電流が流れ始める。それによって、ストレージ・ノードS1,S2の電位が上昇していくが、強誘電体キャパシタ47,48の残留電荷の向きによりストレージ・ノードS1の電位とストレージ・ノードS2の電位は徐々に異なっていく。

0055

たとえば、前回の電源遮断時にストレージ・ノードS1の電位がハイであり、ストレージ・ノードS2の電位がローであったとする。この場合、電源を再投入すると、ストレージ・ノードS1に接続された強誘電体キャパシタ47にかかる電位は同じ向きなので、この強誘電体キャパシタ47の等価容量は、ストレージ・ノードS2に接続されたもう一方の強誘電体キャパシタ48よりも小さくなる。したがって、ストレージ・ノードS1の電位はストレージ・ノードS2の電位よりも速く上昇する。

0056

そして、ストレージ・ノードS1の電位がストレージ・ノードS2の電位よりも先に、nチャネルトランジスタが導通する電位に達するので、ストレージ・ノードS2に接続されたnチャネルトランジスタ44がオン状態となる。それによって、ストレージ・ノードS2の電位はゼロに引き下げられ、一方、ストレージ・ノードS1の電位はSRAMセル駆動電圧PWRとなる。つまり、ストレージ・ノードS1,S2の電位が確定し、強誘電体キャパシタ47,48に蓄積されていたデータが再現されたことになる。

0057

しかし、pチャネルトランジスタ41,42のしきい値にばらつきがあると、ストレージ・ノードS1,S2の電位の上昇パターンが反対となり、強誘電体キャパシタ47,48に蓄積されたデータが正確に再現されなくなってしまう。これを防ぐため、実施の形態2にかかる強誘電体SRAMセルでは、従来nチャネルトランジスタ43,44の1.5〜2倍の大きさであったpチャネルトランジスタ41,42のサイズを変更し、nチャネルトランジスタ43,44のサイズと同じか、それよりも小さくする。このようなサイズ比を有する強誘電体SRAMセルは、従来のSRAMプロセスにより容易に製造される。

0058

図17に、nチャネルトランジスタ43,44に対するpチャネルトランジスタ41,42のサイズ比が1であるものと、1.5であるものについて、pチャネルトランジスタ41,42のしきい値のばらつきΔVthを変えて、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化をシミュレーションした結果を示す。図17より明らかなように、サイズ比が1の場合、ストレージ・ノードの電位は、ΔVth=10mV曲線a)ではハイとなるが、ΔVth=12mV(曲線b)ではローとなっている。したがって、pチャネルトランジスタ41,42のしきい値が10mV程度ばらついていても、強誘電体キャパシタ47,48に蓄積されたデータが正確に再現されることがわかる。

0059

それに対して、サイズ比が1.5の場合には、ΔVth=8mV(曲線d)ですでにストレージ・ノードの電位はローとなってしまい、データの再現が正確におこなわれていない。このシミュレーション結果より、実施の形態2によれば、pチャネルトランジスタ41,42のしきい値のばらつきのマージンが大きくなることがわかる。サイズ比が1よりも小さくなれば、pチャネルトランジスタ41,42のしきい値のばらつきのマージンがより大きくなることは容易に理解される。

0060

このように実施の形態2によれば、pチャネルトランジスタ41,42がnチャネルトランジスタ43,44と同じサイズか、それよりも小さいため、電源投入時にストレージ・ノードS1,S2の電位が上昇するのにより時間がかかり、強誘電体キャパシタ47,48が充分応答するようになる。それによって、ストレージ・ノードS1,S2の電位差が大きくなり、pチャネルトランジスタ41,42のしきい値にばらつきがあっても、安定して読み出し動作がおこなえるようになる。したがって、強誘電体キャパシタ47,48の蓄積データが正確に再現される。

0061

(実施の形態3)図18は、実施の形態3にかかる強誘電体SRAMセルの構成を示す回路図である。図18に示すように、実施の形態3にかかる強誘電体SRAMセルは、図3に示す強誘電体SRAMセルにおいてpチャネルトランジスタ41,42の代わりにそれぞれ抵抗素子241,242を用いたものである。抵抗素子241,242はSRAMセル部電源線51とストレージ・ノードS1,S2との間にそれぞれ接続されている。抵抗素子241,242の抵抗値は、特に限定しないが、たとえば10kΩ程度である。その他の構成は図3に示す構成と同じであるので、図3と同じ構成については図3と同じ符号を付して説明を省略する。実施の形態3にかかる強誘電体SRAMセルは、従来のSRAMプロセスにより容易に製造される。

0062

抵抗素子241,242の抵抗値のばらつきの影響について説明する。nチャネルトランジスタ43,44のオフ抵抗値を200kΩと見積もり、抵抗素子241,242の抵抗値の設定値を10kΩとするが、一方の抵抗素子242の抵抗値がばらついて8kΩであったと仮定する。nチャネルトランジスタ43,44のしきい値を0.5Vとすると、いずれかのnチャネルトランジスタがオンするときのストレージ・ノードS1,S2の電位差はつぎの計算式よりおおよそ5mVとなる。

0063

0.5V×10kΩ/200kΩ−0.5V×8kΩ/200kΩ=0.5V×2kΩ/200kΩ=5mV

0064

つまり、抵抗素子241,242の抵抗値のばらつきが20%あっても、nチャネルトランジスタがオンするときのストレージ・ノードS1,S2の電位のばらつきは5mV程度にしかならず、強誘電体キャパシタ47,48からのデータの読み出しは正常におこなわれる。

0065

図19に、電位がハイに確定されるべき側のストレージ・ノードに接続された抵抗素子の抵抗値R(設定値:10kΩ)を変えて、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化をシミュレーションした結果を示す。図19より明らかなように、電源投入の初期においては、ストレージ・ノードS1,S2の電位はSRAMセル駆動電圧PWRの上昇とほぼ同じように上昇する。そして、抵抗値Rが10kΩ(曲線e)、9kΩ(曲線f)および8kΩ(曲線g)の場合にはストレージ・ノードの電位はハイとなる。それに対して、抵抗値Rが7kΩ(曲線h)、6kΩ(曲線i)および5kΩ(曲線j)ではローとなっている。このシミュレーション結果からも、抵抗素子241,242の抵抗値が20%程度ばらついていても、強誘電体キャパシタ47,48に蓄積されたデータが正確に再現されることがわかる。

0066

このように実施の形態3によれば、強誘電体SRAMセルを構成する一対のインバータが抵抗素子241,242とnチャネルトランジスタ43,44で構成されているため、一方の抵抗素子241の抵抗値が他方の抵抗素子242の抵抗値に対して20%程度異なっていても、電源投入時にストレージ・ノードS1,S2の電位変化に及ぼす影響は小さいので、安定して読み出し動作がおこなえるようになる。したがって、強誘電体キャパシタ47,48の蓄積データが正確に再現される。

0067

(実施の形態4)図20は、実施の形態4にかかる強誘電体SRAMセルのデータ再現方法における各制御信号およびストレージ・ノードS1,S2の電位の変化を示す波形図である。強誘電体SRAMセルの構成は図3または図18に示す構成と同じである。図20に示すように、電源投入時に、ビット信号線52,53をハイレベルにプリチャージした後、ワード線制御信号WLを短時間だけハイレベルとしてスイッチとなるアクセス・トランジスタ45,46を短時間(数ナノ秒)だけオンさせ、そこからSRAMセル駆動電圧PWRを上昇させる。

0068

このようにすると、ストレージ・ノードS1,S2に電荷注入されるので、ストレージ・ノードS1,S2の電位が少し上昇した状態でSRAMセル駆動電圧PWRが上昇することになる。それによって、図21に強誘電体キャパシタのヒステリシス曲線および動作点を示すように、図15と比較して、強誘電体キャパシタ47,48の等価容量(動作点における傾き)の差が大きくなる方向に、強誘電体キャパシタ47,48の動作点が変更される。したがって、実施の形態4によれば、ストレージ・ノードS1,S2間の電位差が大きくなり、安定して読み出し動作がおこなえるようになり、強誘電体キャパシタ47,48の蓄積データが正確に再現される。

0069

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、電源供給回路や電源電圧検出回路は図4または図5に示す構成に限らない。また、実施の形態中で挙げたクロックや抵抗値や容量値などは一例であり、本発明はこれらに限定されない。また、実施の形態2または3にかかる強誘電体SRAMセルはプログラマブル論理デバイスに限らず、ICカードやメモリカードなどの不揮発性メモリとしても使用可能である。また、実施の形態4にかかる強誘電体SRAMセルのデータ再現方法は、プログラマブル論理デバイスを構成する強誘電体SRAMセルに限らず、ICカードやメモリカードなどの不揮発性メモリとして使用される強誘電体SRAMセルにも適用可能である。

発明の効果

0070

本発明によれば、強誘電体SRAMセルを用いたプログラマブル論理デバイスにおいて、電源の投入時に、外部から供給された電源電圧が、強誘電体キャパシタの特性に応じた時定数で遅れたSRAMセル駆動電圧としてコンフィギュレーション・メモリに供給されるため、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。

0071

また、本発明によれば、外部から供給された電源電圧の降下が検出されると、強誘電体SRAMセルにSRAMセル駆動電圧がフルに印加された後に電源が遮断されるため、強誘電体SRAMセルの蓄積データの短期的および長期的な信頼性をより高めることができる。

0072

また、本発明によれば、コンフィギュレーション情報の書き込み前であれば、論理ブロックの出力が強制的にディスエーブルされ、書き込み後であれば、論理ブロックの出力はイネーブルされるため、一旦コンフィギュレーション情報が書き込まれてしまえば、電源投入後の論理動作を迅速に開始することができる。

0073

また、本発明によれば、強誘電体SRAMセルにおいて、電源投入時に強誘電体キャパシタの蓄積データを正確に再現することができる。

図面の簡単な説明

0074

図1本発明の実施の形態1にかかるプログラマブル論理デバイスの要部の構成を示すブロック図である。
図2本発明の実施の形態1にかかるプログラマブル論理デバイスを構成するコンフィギュレーション・メモリの一例を示すブロック図である。
図3本発明の実施の形態1にかかるプログラマブル論理デバイスを構成する強誘電体SRAMセルの一例を示す回路図である。
図4本発明の実施の形態1にかかるプログラマブル論理デバイスを構成する電源供給回路の一例を示す回路図である。
図5本発明の実施の形態1にかかるプログラマブル論理デバイスを構成する電源電圧検出回路の一例を示す回路図である。
図6本発明の実施の形態1にかかるプログラマブル論理デバイスを構成するルック・アップ・テーブルの一例を示す図である。
図7本発明の実施の形態1にかかるプログラマブル論理デバイスを構成するプログラマブル配線について説明するための模式図である。
図8本発明の実施の形態1にかかるプログラマブル論理デバイスを構成するプログラマブル配線の構成を説明するための図である。
図9本発明の実施の形態1にかかるプログラマブル論理デバイスを構成する強誘電体SRAMセルの基本動作時の各制御信号の状態を示す図表である。
図10本発明の実施の形態1にかかるプログラマブル論理デバイスを構成する強誘電体SRAMセルの電源立ち上げ時の制御シーケンスの一例を示す図である。
図11本発明の実施の形態1にかかるプログラマブル論理デバイスを構成する強誘電体SRAMセルの電源立ち上げ前の各制御信号の状態を示す図表である。
図12本発明の実施の形態1にかかるプログラマブル論理デバイスの電源遮断時の制御シーケンスの一例を示す図である。
図13本発明の実施の形態1にかかるプログラマブル論理デバイスの電源遮断時の各制御信号の状態を示す図表である。
図14一般的なプログラマブル配線の構成を説明するための図である。
図15電源投入と同時に強誘電体SRAMセルに駆動電圧を供給した場合の強誘電体キャパシタのヒステリシス曲線および動作点を示す図である。
図16電源投入と同時に強誘電体SRAMセルに駆動電圧を供給した場合のSRAMセル駆動電圧PWRおよびストレージ・ノードS1,S2の電位変化のシミュレーション結果を示す図である。
図17本発明の実施の形態2にかかる強誘電体SRAMセル(サイズ比1)と一般的な強誘電体SRAMセル(サイズ比1.5)とについて、pチャネルトランジスタのしきい値のばらつきと、電位がハイに確定されるべき側のストレージ・ノードの電源投入時の電位変化との関係をシミュレーションした結果を示す図である。
図18本発明の実施の形態3にかかる強誘電体SRAMセルの構成を示す回路図である。
図19本発明の実施の形態3にかかる強誘電体SRAMセルにおいて、電位がハイに確定されるべき側のストレージ・ノードに接続された抵抗素子の抵抗値と、そのストレージ・ノードの電源投入時の電位変化との関係をシミュレーションした結果を示す図である。
図20本発明の実施の形態4にかかる強誘電体SRAMセルのデータ再現方法における各制御信号およびストレージ・ノードS1,S2の電位の変化を示す波形図である。
図21本発明の実施の形態4にかかる強誘電体SRAMセルのデータ再現方法における電源投入時の強誘電体キャパシタのヒステリシス曲線および動作点を示す図である。

--

0075

PWRSRAMセル駆動電圧
S1,S2出力ノード(ストレージ・ノード)
Vdd電源電圧
21電源供給回路、電源電圧検出回路(電源電圧検出・供給回路)
22強誘電体SRAMセル制御回路
26平滑容量
41,42 pチャネルトランジスタ
43,44 nチャネルトランジスタ
45,46 スイッチ(アクセス・トランジスタ)
47,48強誘電体キャパシタ
51電源線(SRAMセル部電源線)
52,53ビット信号線
61オペアンプ
63キャパシタ
64,241,242 抵抗素子

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