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技術 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置

出願人 富士通セミコンダクター株式会社
発明者 中島正美東保充洋
出願日 2001年12月13日 (19年0ヶ月経過) 出願番号 2001-379530
公開日 2003年7月4日 (17年5ヶ月経過) 公開番号 2003-187575
状態 特許登録済
技術分野 ダイナミックメモリ DRAM
主要キーワード 優先期間 CR遅延回路 リフレッシュ動作制御 データ占有率 カウンタ制御回路 優先モード設定 内部制御回路 アクセスアービタ
関連する未来課題
重要な関連分野

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図面 (16)

課題

リフレッシュ動作外部アクセスとは別に実行する際に、低消費電流動作を実現しながら外部アクセスとの間で矛盾なくリフレッシュ動作を行なうことができる半導体記憶装置及びリフレッシュ制御方法を提供すること

解決手段

外部アクセスの実行中(3)はリフレッシュ動作は禁止される。この間、1回目のリフレッシュ動作開始要求(8)に対してはリフレッシュ動作における内部動作を制御する(11)が、2回目以降のリフレッシュ動作開始要求(9)、(10)に対しては内部動作を禁止する。外部アクセス動作中(3)でありリフレッシュ動作が禁止されている際にリフレッシュ動作開始要求(8)乃至(10)が先行して複数回出力されても、内部動作のみが先行してしまうことはなく外部アクセス動作実行終了(4)以後のリフレッシュ動作の実行を確実に行なうことができる。

概要

背景

ダイナミックランダムアクセスメモリ(以下、DRAM)に代表される揮発性半導体記憶装置では、メモリセルに記憶されたデータを維持しておくために定期的にリフレッシュ動作を行なう必要がある。

図10には、従来技術における一般的なリフレッシュ動作のうち、スタンバイ状態において所定周期毎に自動的にリフレッシュ動作が行なわれる、いわゆるセルフリフレッシュ動作についての動作波形を示している。図10中(A)は非同期式DRAMの場合の制御を示しており、たとえば、CASビフォアRASリフレッシュ動作でセルフリフレッシュ動作が行なわれる。外部制御信号/RAS、/CASについて、/RAS信号負論理レベル遷移に先立ちCAS信号を負論理レベル遷移するという通常のアクセス動作とは逆の信号遷移シーケンスによりセルフリフレッシュ動作が制御されている。外部制御信号/RAS、/CASが共に負論理レベルの状態でセルフリフレッシュ動作の状態が維持される。また、図10中(B)は同期式DRAM(以下、SDRAM)の場合の制御を示しており、クロック信号CLKに同期したコマンド入力でセルフリフレッシュ動作が行なわれる。リフレッシュ動作の開始コマンドREFによりセルフリフレッシュ動作が開始され、以後セルフリフレッシュ状態となる。コマンドEXITによりセルフリフレッシュ状態が終了する。

セルフリフレッシュ動作の期間中は、データの読み出し・書き込み等の外部アクセス動作が行なわれることはなく(図10中、(I))、内部アクセス動作であるリフレッシュ動作が継続する。所定のリフレッシュ周期で出力されるリフレッシュ動作開始要求信号REQ(I)に対して、リフレッシュアドレスカウンタカウントアップ信号COUNTが出力されリフレッシュアドレス信号Add(C)が順次インクリメントされていく。そして、リフレッシュ動作開始要求信号REQ(I)に基づきリフレッシュ実行信号が出力されリフレッシュアドレス信号Add(C)が示すメモリセル領域(所定のワード線に接続されているメモリセル)に対して、順次リフレッシュ動作が行なわれる。

上記に示した従来技術における一般的なセルフリフレッシュ動作は、外部制御信号/RAS、/CAS、あるいは外部コマンドREF、EXITで制御されており、データの読み出し・書き込み等の外部アクセス動作とは排他的に制御される。従って、セルフリフレッシュ動作期間中は、リフレッシュ動作開始要求信号REQ(I)、カウントアップ信号COUNT、リフレッシュアドレス信号Add(C)、及びリフレッシュ実行信号は、1対1に対応しており、リフレッシュ周期毎に順次インクリメントされるリフレッシュアドレス信号Add(C)により示されるアドレス領域が順番に選択されていく。

近年、携帯機器の普及に伴い機器に要求される機能が増大してきた結果、従来から搭載されていたスタティックランダムアクセスメモリ(以下、SRAM)に代えて、更に大容量のメモリが要求されるに至っている。これを限られたスペース現実的な価格で実装する必要から、SRAMメモリセルに代えて高集積ビット単価の安いDRAMのメモリセルを使用しながら、DRAM等のメモリセルに特有なリフレッシュ動作に関する制御を内蔵する、いわゆる擬似SRAMといわれるリフレッシュ機能内蔵のDRAMが使用されてきている。また、今後の高速化要求に対して、同期型のSRAM(以下、SSRAM)をSDRAMのメモリセルで実現する、いわゆる擬似SSRAMなる仕様も現実的なものになりつつある。

擬似SRAMあるいは擬似SSRAMは、回路動作上SRAMあるいはSSRAMとの互換性を備えているため、必要に応じて随時自動的にリフレッシュ動作が行なわれる仕様となっている。そのため、内部アクセス動作であるリフレッシュ動作と外部アクセス動作である通常のデータ読み出し・書き込み動作とは、共に随時のタイミングで独立して動作する。

図11に、従来技術における擬似SRAMの外部アクセス動作とリフレッシュ動作との様子を示す。内部アクセス動作であるリフレッシュ動作は、外部アクセス動作である読み出し・書き込み動作とは独立して行なわれるので、両動作が重なった場合には調整が必要となる。図11中(II)は、単発のリフレッシュ動作と外部アクセス動作とが重なった場合である。リフレッシュ動作開始要求信号REQ(I)に遅れ外部アクセス開始要求信号REQ(O)が出力されている。単発の両動作が重なった場合には、何れか一方を優先して先に実行し他方をその後に引き続き実行するアクセス動作の調整(アービトレーション)が行なわれる。図11では、リフレッシュアドレス#1に対するリフレッシュ動作が優先されて実行され、この後、アドレス#bに対して外部アクセス動作が行なわれる。リフレッシュ動作はリフレッシュ動作開始要求信号REQ(I)に対して遅滞なく実行される。これに対して外部アクセス動作は外部アクセス開始要求信号REQ(O)に対して遅れて実行される。

図11中(III)は、ページ動作等の外部連続アクセス動作がリフレッシュ動作を跨いで継続する場合である。連続する外部アクセス動作開始要求信号REQ(O)の期間中にリフレッシュ動作開始要求信号REQ(I)が出力されている。一般に外部連続アクセス動作では、高速な連続アクセス動作が要求されるので、この連続動作が終了するまでリフレッシュ動作の実行が禁止状態となり、外部連続アクセス動作の終了後に引き続きリフレッシュ動作が実行される調整(アービトレーション)が行われる。アドレス#c乃至#c+kに対する外部連続アクセス動作が優先されて実行され、この後、リフレッシュアドレス#3に対してリフレッシュ動作が実行される。外部連続アクセス動作は外部アクセス動作開始要求信号REQ(O)に対して遅滞なく実行される。これに対してリフレッシュ動作はリフレッシュ動作開始要求信号REQ(I)に対して遅れを有して実行される。

また、携帯機器では携帯電話デジタルカメラ等のスタンバイ状態に維持されている時間が長い用途が多く、バッテリー駆動時の連続使用時間特性を向上させるために、スタンバイ状態での消費電流極限まで低減することが求められている。従って、DRAM等においては、スタンバイ時にも定期的に行なわれるセルフリフレッシュ動作等のリフレッシュ動作における消費電流の低減が必須となっている。リフレッシュ動作時における消費電流の低減方策としては、間引きリフレッシュ動作とパーシャルリフレッシュ動作との2つの方策が提案されている。

図12に示すリフレッシュ動作時の動作波形が間引きリフレッシュ動作である。半導体記憶装置に搭載されているメモリセルは、その電気的な特性に一定の幅を有していることが一般的である。メモリセルに記憶されているデータの保持特性も一定の幅を有しており、リフレッシュ動作におけるリフレッシュ周期tRFはデータ保持特性の最悪値に対して設定されなければならない。これに対して、より良好なデータ保持特性を有するメモリセルについては、設定されたリフレッシュ周期tRFよりも長い周期でリフレッシュ動作をしてやれば充分である。そこで、良好なデータ保持特性を有するメモリセルに対してはリフレッシュ周期tRFの2周期以上毎に1回のリフレッシュ動作を行なうように設定する。これにより、所定時間あたりのリフレッシュ動作回数が減少しリフレッシュ動作時における消費電流を低減することができる。

図12においては、リフレッシュアドレス#1のメモリセルがこれにあたる。2周期に1回、リフレッシュ動作を禁止してリフレッシュ動作を間引く制御を行なっている。間引き制御は、予めデータ保持特性が良好なメモリセルのアドレスを内部の記憶手段に格納しておき、リフレッシュ動作開始要求信号REQ(I)毎にカウントアップされるリフレッシュアドレスカウンタからのリフレッシュアドレス信号Add(C)と比較してアドレスの一致・不一致を判定する必要がある。比較によりアドレスが一致する場合には、比較信号CMPを正論理レベルに反転しリフレッシュ動作を禁止する。従って、リフレッシュ実行信号の出力に先立ち、リフレッシュ動作開始要求信号REQ(I)の出力に伴うカウントアップ信号COUNTにより、リフレッシュアドレスカウンタがカウントアップされる必要がある。

図13に示すリフレッシュ動作時の動作波形がパーシャルリフレッシュ動作である。半導体記憶装置内の所定メモリセル領域についてはリフレッシュ動作を実行せず、データの保持が必要なメモリセル領域に対してのみリフレッシュ動作を行なう方法である。これにより、所定時間あたりのリフレッシュ動作回数が減少しリフレッシュ時における消費電流を低減することができる。

図13においては、アドレス#k乃至#k+2のメモリセル領域がこれにあたる。このアドレス領域についてリフレッシュ動作を禁止し、これ以外のアドレスについてのみリフレッシュ動作を行なっている。リフレッシュ動作の禁止制御は間引き制御と同様である。データを保持する必要がないメモリセル領域のアドレスを内部の記憶手段に格納しておき、リフレッシュ動作開始要求信号REQ(I)毎にカウントアップされるリフレッシュアドレスカウンタからのリフレッシュアドレス信号Add(C)と比較してアドレスの一致・不一致を判定する。比較によりアドレスが一致する場合には、比較信号CMPを正論理レベルに反転しリフレッシュ動作を禁止する。従って、リフレッシュ実行信号の出力に先立ち、リフレッシュ動作開始要求信号REQ(I)の出力に伴うカウントアップ信号COUNTによりリフレッシュアドレスカウンタがカウントアップされる必要がある。

概要

リフレッシュ動作を外部アクセスとは別に実行する際に、低消費電流動作を実現しながら外部アクセスとの間で矛盾なくリフレッシュ動作を行なうことができる半導体記憶装置及びリフレッシュ制御方法を提供すること

外部アクセスの実行中(3)はリフレッシュ動作は禁止される。この間、1回目のリフレッシュ動作開始要求(8)に対してはリフレッシュ動作における内部動作を制御する(11)が、2回目以降のリフレッシュ動作開始要求(9)、(10)に対しては内部動作を禁止する。外部アクセス動作中(3)でありリフレッシュ動作が禁止されている際にリフレッシュ動作開始要求(8)乃至(10)が先行して複数回出力されても、内部動作のみが先行してしまうことはなく外部アクセス動作実行終了(4)以後のリフレッシュ動作の実行を確実に行なうことができる。

目的

本発明は前記従来技術の問題点を解消するためになされたものであり、リフレッシュ動作を外部アクセス動作とは独立して内部アクセス動作として行なう際に、低消費電流動作を実現しながら、外部アクセス動作との間で矛盾なく確実に動作するリフレッシュ動作を行なうことができる半導体記憶装置及びリフレッシュ制御方法を提供することを目的とする。

効果

実績

技術文献被引用数
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牽制数
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請求項1

外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置リフレッシュ制御方法において、前記リフレッシュ動作に優先して実行される前記外部アクセス動作の動作期間中に、前記リフレッシュ動作の開始要求発生回数監視し、該発生回数に応じて前記リフレッシュ動作における内部動作を制御することを特徴とする半導体記憶装置のリフレッシュ制御方法。

請求項2

外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、外部からの設定により前記外部アクセス動作が優先して実行されるために前記リフレッシュ動作の実行が禁止されている期間中に、前記リフレッシュ動作の開始要求の発生回数を監視し、該発生回数に応じて前記リフレッシュ動作における内部動作を制御することを特徴とする半導体記憶装置のリフレッシュ制御方法。

請求項3

前記発生回数が2回以上の場合、2回目以降の前記開始要求に対しては前記内部動作を実行しないことを特徴とする請求項1又は2に記載の半導体記憶装置のリフレッシュ制御方法。

請求項4

前記内部動作とは、前記リフレッシュ動作を行なうべきリフレッシュアドレス発生動作であることを特徴とする請求項1乃至3の少なくとも何れか1項に記載の半導体記憶装置のリフレッシュ制御方法。

請求項5

前記外部アクセス動作期間中又は前記リフレッシュ動作の実行禁止期間中に発生した前記リフレッシュアドレスに対する前記リフレッシュ動作は、前記外部アクセス動作期間の終了後又は前記リフレッシュ動作の実行禁止期間の終了後に実行されることを特徴とする請求項4に記載の半導体記憶装置のリフレッシュ制御方法。

請求項6

リフレッシュ動作期間において、前記リフレッシュアドレスの発生動作は、前記開始要求毎に行なわれ、前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスに応じて決定されることを特徴とする請求項4に記載の半導体記憶装置のリフレッシュ制御方法。

請求項7

前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスが所定アドレスである場合にのみ行なわれることを特徴とする請求項6に記載の半導体記憶装置のリフレッシュ制御方法。

請求項8

前記所定アドレスは、予め定められている所定アドレス、あるいは予め定められている所定アドレスであってデータ保持能力に応じたリフレッシュ周期に基づき前記リフレッシュ動作が制御される所定アドレスであることを特徴とする請求項7に記載の半導体記憶装置のリフレッシュ制御方法。

請求項9

外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、前記外部アクセス動作及び前記リフレッシュ動作の動作状態報知する動作状態報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、前記動作状態報知部が前記外部アクセス動作の動作状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、該発生回数に応じて前記リフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする半導体記憶装置。

請求項10

外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、外部からの前記リフレッシュ動作の実行禁止設定に基づき、前記リフレッシュ動作の実行禁止状態を報知する禁止設定報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、前記禁止設定報知部が前記リフレッシュ動作の実行禁止状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、該発生回数に応じて前記リフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする半導体記憶装置。

技術分野

0001

本発明は、リフレッシュ動作の必要な半導体記憶装置及びリフレッシュ制御方法に関するものであり、特に、外部アクセス動作とは独立して、リフレッシュ動作を内部アクセス動作として行なう際に、好適なリフレッシュ動作の制御を行なうことができる半導体記憶装置及びリフレッシュ制御方法に関するものである。

背景技術

0002

ダイナミックランダムアクセスメモリ(以下、DRAM)に代表される揮発性の半導体記憶装置では、メモリセルに記憶されたデータを維持しておくために定期的にリフレッシュ動作を行なう必要がある。

0003

図10には、従来技術における一般的なリフレッシュ動作のうち、スタンバイ状態において所定周期毎に自動的にリフレッシュ動作が行なわれる、いわゆるセルフリフレッシュ動作についての動作波形を示している。図10中(A)は非同期式DRAMの場合の制御を示しており、たとえば、CASビフォアRASリフレッシュ動作でセルフリフレッシュ動作が行なわれる。外部制御信号/RAS、/CASについて、/RAS信号負論理レベル遷移に先立ちCAS信号を負論理レベル遷移するという通常のアクセス動作とは逆の信号遷移シーケンスによりセルフリフレッシュ動作が制御されている。外部制御信号/RAS、/CASが共に負論理レベルの状態でセルフリフレッシュ動作の状態が維持される。また、図10中(B)は同期式DRAM(以下、SDRAM)の場合の制御を示しており、クロック信号CLKに同期したコマンド入力でセルフリフレッシュ動作が行なわれる。リフレッシュ動作の開始コマンドREFによりセルフリフレッシュ動作が開始され、以後セルフリフレッシュ状態となる。コマンドEXITによりセルフリフレッシュ状態が終了する。

0004

セルフリフレッシュ動作の期間中は、データの読み出し・書き込み等の外部アクセス動作が行なわれることはなく(図10中、(I))、内部アクセス動作であるリフレッシュ動作が継続する。所定のリフレッシュ周期で出力されるリフレッシュ動作開始要求信号REQ(I)に対して、リフレッシュアドレスカウンタカウントアップ信号COUNTが出力されリフレッシュアドレス信号Add(C)が順次インクリメントされていく。そして、リフレッシュ動作開始要求信号REQ(I)に基づきリフレッシュ実行信号が出力されリフレッシュアドレス信号Add(C)が示すメモリセル領域(所定のワード線に接続されているメモリセル)に対して、順次リフレッシュ動作が行なわれる。

0005

上記に示した従来技術における一般的なセルフリフレッシュ動作は、外部制御信号/RAS、/CAS、あるいは外部コマンドREF、EXITで制御されており、データの読み出し・書き込み等の外部アクセス動作とは排他的に制御される。従って、セルフリフレッシュ動作期間中は、リフレッシュ動作開始要求信号REQ(I)、カウントアップ信号COUNT、リフレッシュアドレス信号Add(C)、及びリフレッシュ実行信号は、1対1に対応しており、リフレッシュ周期毎に順次インクリメントされるリフレッシュアドレス信号Add(C)により示されるアドレス領域が順番に選択されていく。

0006

近年、携帯機器の普及に伴い機器に要求される機能が増大してきた結果、従来から搭載されていたスタティックランダムアクセスメモリ(以下、SRAM)に代えて、更に大容量のメモリが要求されるに至っている。これを限られたスペース現実的な価格で実装する必要から、SRAMメモリセルに代えて高集積ビット単価の安いDRAMのメモリセルを使用しながら、DRAM等のメモリセルに特有なリフレッシュ動作に関する制御を内蔵する、いわゆる擬似SRAMといわれるリフレッシュ機能内蔵のDRAMが使用されてきている。また、今後の高速化要求に対して、同期型のSRAM(以下、SSRAM)をSDRAMのメモリセルで実現する、いわゆる擬似SSRAMなる仕様も現実的なものになりつつある。

0007

擬似SRAMあるいは擬似SSRAMは、回路動作上SRAMあるいはSSRAMとの互換性を備えているため、必要に応じて随時自動的にリフレッシュ動作が行なわれる仕様となっている。そのため、内部アクセス動作であるリフレッシュ動作と外部アクセス動作である通常のデータ読み出し・書き込み動作とは、共に随時のタイミングで独立して動作する。

0008

図11に、従来技術における擬似SRAMの外部アクセス動作とリフレッシュ動作との様子を示す。内部アクセス動作であるリフレッシュ動作は、外部アクセス動作である読み出し・書き込み動作とは独立して行なわれるので、両動作が重なった場合には調整が必要となる。図11中(II)は、単発のリフレッシュ動作と外部アクセス動作とが重なった場合である。リフレッシュ動作開始要求信号REQ(I)に遅れ外部アクセス開始要求信号REQ(O)が出力されている。単発の両動作が重なった場合には、何れか一方を優先して先に実行し他方をその後に引き続き実行するアクセス動作の調整(アービトレーション)が行なわれる。図11では、リフレッシュアドレス#1に対するリフレッシュ動作が優先されて実行され、この後、アドレス#bに対して外部アクセス動作が行なわれる。リフレッシュ動作はリフレッシュ動作開始要求信号REQ(I)に対して遅滞なく実行される。これに対して外部アクセス動作は外部アクセス開始要求信号REQ(O)に対して遅れて実行される。

0009

図11中(III)は、ページ動作等の外部連続アクセス動作がリフレッシュ動作を跨いで継続する場合である。連続する外部アクセス動作開始要求信号REQ(O)の期間中にリフレッシュ動作開始要求信号REQ(I)が出力されている。一般に外部連続アクセス動作では、高速な連続アクセス動作が要求されるので、この連続動作が終了するまでリフレッシュ動作の実行が禁止状態となり、外部連続アクセス動作の終了後に引き続きリフレッシュ動作が実行される調整(アービトレーション)が行われる。アドレス#c乃至#c+kに対する外部連続アクセス動作が優先されて実行され、この後、リフレッシュアドレス#3に対してリフレッシュ動作が実行される。外部連続アクセス動作は外部アクセス動作開始要求信号REQ(O)に対して遅滞なく実行される。これに対してリフレッシュ動作はリフレッシュ動作開始要求信号REQ(I)に対して遅れを有して実行される。

0010

また、携帯機器では携帯電話デジタルカメラ等のスタンバイ状態に維持されている時間が長い用途が多く、バッテリー駆動時の連続使用時間特性を向上させるために、スタンバイ状態での消費電流極限まで低減することが求められている。従って、DRAM等においては、スタンバイ時にも定期的に行なわれるセルフリフレッシュ動作等のリフレッシュ動作における消費電流の低減が必須となっている。リフレッシュ動作時における消費電流の低減方策としては、間引きリフレッシュ動作とパーシャルリフレッシュ動作との2つの方策が提案されている。

0011

図12に示すリフレッシュ動作時の動作波形が間引きリフレッシュ動作である。半導体記憶装置に搭載されているメモリセルは、その電気的な特性に一定の幅を有していることが一般的である。メモリセルに記憶されているデータの保持特性も一定の幅を有しており、リフレッシュ動作におけるリフレッシュ周期tRFはデータ保持特性の最悪値に対して設定されなければならない。これに対して、より良好なデータ保持特性を有するメモリセルについては、設定されたリフレッシュ周期tRFよりも長い周期でリフレッシュ動作をしてやれば充分である。そこで、良好なデータ保持特性を有するメモリセルに対してはリフレッシュ周期tRFの2周期以上毎に1回のリフレッシュ動作を行なうように設定する。これにより、所定時間あたりのリフレッシュ動作回数が減少しリフレッシュ動作時における消費電流を低減することができる。

0012

図12においては、リフレッシュアドレス#1のメモリセルがこれにあたる。2周期に1回、リフレッシュ動作を禁止してリフレッシュ動作を間引く制御を行なっている。間引き制御は、予めデータ保持特性が良好なメモリセルのアドレスを内部の記憶手段に格納しておき、リフレッシュ動作開始要求信号REQ(I)毎にカウントアップされるリフレッシュアドレスカウンタからのリフレッシュアドレス信号Add(C)と比較してアドレスの一致・不一致を判定する必要がある。比較によりアドレスが一致する場合には、比較信号CMPを正論理レベルに反転しリフレッシュ動作を禁止する。従って、リフレッシュ実行信号の出力に先立ち、リフレッシュ動作開始要求信号REQ(I)の出力に伴うカウントアップ信号COUNTにより、リフレッシュアドレスカウンタがカウントアップされる必要がある。

0013

図13に示すリフレッシュ動作時の動作波形がパーシャルリフレッシュ動作である。半導体記憶装置内の所定メモリセル領域についてはリフレッシュ動作を実行せず、データの保持が必要なメモリセル領域に対してのみリフレッシュ動作を行なう方法である。これにより、所定時間あたりのリフレッシュ動作回数が減少しリフレッシュ時における消費電流を低減することができる。

0014

図13においては、アドレス#k乃至#k+2のメモリセル領域がこれにあたる。このアドレス領域についてリフレッシュ動作を禁止し、これ以外のアドレスについてのみリフレッシュ動作を行なっている。リフレッシュ動作の禁止制御は間引き制御と同様である。データを保持する必要がないメモリセル領域のアドレスを内部の記憶手段に格納しておき、リフレッシュ動作開始要求信号REQ(I)毎にカウントアップされるリフレッシュアドレスカウンタからのリフレッシュアドレス信号Add(C)と比較してアドレスの一致・不一致を判定する。比較によりアドレスが一致する場合には、比較信号CMPを正論理レベルに反転しリフレッシュ動作を禁止する。従って、リフレッシュ実行信号の出力に先立ち、リフレッシュ動作開始要求信号REQ(I)の出力に伴うカウントアップ信号COUNTによりリフレッシュアドレスカウンタがカウントアップされる必要がある。

発明が解決しようとする課題

0015

しかしながら、擬似SRAM、擬似SSRAMにおいて、間引きリフレッシュ動作やパーシャルリフレッシュ動作によるスタンバイ時の低消費電流化を実現しながら、互いに独立して外部アクセス動作とリフレッシュ動作と実行する際に、以下に示す2つの動作上の課題が発生するおそれがある。このため、携帯機器用途向けの半導体記憶装置として、DRAMやSDRAM等のリフレッシュ動作が必要な半導体記憶装置を擬似SRAMや擬似SSRAM等のSRAM等に互換の仕様で使用する際、間引きリフレッシュ動作やパーシャルリフレッシュ動作によるスタンバイ時の低消費電流性能と、リフレッシュ動作とは独立して行なわれる外部アクセス動作における大容量データアクセス性能や高速なデータアクセス性能とを両立することができず問題である。

0016

第1の課題を図14に示す。システムの高機能化に伴い、大容量データの高速転送能力が要求され、またシステムのI/Oバスにおけるデータ占有率の向上が求められる場合、ランダムページ動作やバースト動作等の外部連続アクセス動作を長時間に渡り継続する場合がある。その継続期間は複数のリフレッシュ周期を越えて継続することも考えられる。

0017

図14では、所定の外部端子への設定信号の入力により(図14中、(A))又は所定コマンドの入力により(図14中、(B))設定された外部連続アクセス動作の状態に対して、外部アドレスAdd(O)を順次切り替えながら3周期のリフレッシュ周期に渡り外部連続アクセス動作が継続する場合を例示している。この間はリフレッシュ動作が禁止されているにも関わらず、3回のリフレッシュ動作開始要求信号REQ(I)の出力に対して、その都度カウントアップ信号COUNTが出力されてリフレッシュアドレス信号Add(C)がインクリメントされる(アドレス#1乃至#3)。間引きリフレッシュ動作やパーシャルリフレッシュ動作が設定されているため、リフレッシュ動作開始要求信号REQ(I)と共にリフレッシュアドレスカウンタがインクリメントされるためである。

0018

この場合、データの高速転送能力やI/Oバス占有率の向上が求められているため、外部連続アクセス動作の期間に発生したリフレッシュ動作開始要求信号REQ(I)に伴うリフレッシュ動作は、外部連続アクセス動作の終了後に実行されるが、外部連続アクセス動作の期間が、上記のように3周期のリフレッシュ周期を超えて継続してしまうと、外部連続アクセス動作後に実行されるリフレッシュ動作のアドレスは3回のカウントアップにより設定されているリフレッシュアドレス#3になる。これ以前のリフレッシュアドレス#1、#2についてはリフレッシュ動作は行なわれず、1リフレッシュサイクル経過後の次のリフレッシュ動作のタイミングまで待たなければならない。次のリフレッシュ動作のタイミングで外部連続アクセス動作が実行されてしまうと、更に次のリフレッシュ動作のタイミングまで先延ばしになってしまう場合もある。この間にデータが消失してしまうおそれがあり問題である。

0019

第2の課題を図15に示す。システムの高機能化に伴い高速なデータアクセス性能が要求される場合、リフレッシュ動作の影響を受けず外部アクセス動作が優先的に行なわれる設定が必要となることも考えられる。

0020

図15では、所定の外部端子への設定信号の入力又は所定コマンドの入力等により外部アクセス動作優先モードを設定する機能を有する擬似DRAM等の半導体記憶装置を想定している。外部アクセス動作優先モードが設定されリフレッシュ動作が禁止されているにも関わらず、2回のリフレッシュ動作開始要求信号REQ(I)の出力に対して、その都度カウントアップ信号COUNTが出力されてリフレッシュアドレス信号Add(C)がインクリメントされる(アドレス#1、#2)。間引きリフレッシュ動作やパーシャルリフレッシュ動作が設定されているためリフレッシュ動作開始要求信号REQ(I)と共にリフレッシュアドレスカウンタがインクリメントされるためである。

0021

この場合、高速なデータアクセス性能が求められているため、外部アクセス動作優先モードの期間に発生したリフレッシュ動作開始要求信号REQ(I)に伴うリフレッシュ動作は、外部アクセス動作優先モードの設定解除後に行なわれるが、外部アクセス動作優先モードの期間が、上記のように2周期のリフレッシュ周期を超えて継続してしまうと、外部アクセス動作優先モード解除後に実行されるリフレッシュ動作のアドレスは、その後のカウントアップにより設定されるリフレッシュアドレス#3になる。これ以前のリフレッシュアドレス#1、#2についてはリフレッシュ動作は行なわれず、1リフレッシュサイクル経過後の次のリフレッシュ動作のタイミングまで待たなければならない。次のリフレッシュ動作のタイミングで外部アクセス動作優先モードが設定されてしまうと、更に次のリフレッシュ動作のタイミングまで先延ばしになってしまう場合もある。この間にデータが消失してしまうおそれがあり問題である。

0022

本発明は前記従来技術の問題点を解消するためになされたものであり、リフレッシュ動作を外部アクセス動作とは独立して内部アクセス動作として行なう際に、低消費電流動作を実現しながら、外部アクセス動作との間で矛盾なく確実に動作するリフレッシュ動作を行なうことができる半導体記憶装置及びリフレッシュ制御方法を提供することを目的とする。

課題を解決するための手段

0023

前記目的を達成するために、請求項1に係る半導体記憶装置のリフレッシュ制御方法は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、リフレッシュ動作に優先して実行される外部アクセス動作の動作期間中に、リフレッシュ動作の開始要求の発生回数監視し、発生回数に応じてリフレッシュ動作における内部動作を制御することを特徴とする。

0024

また、請求項9に係る半導体記憶装置は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、外部アクセス動作及びリフレッシュ動作の動作状態報知する動作状態報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、動作状態報知部が外部アクセス動作の動作状態であることを報知している場合、リフレッシュ動作開始要求信号の発生回数を監視して、発生回数に応じてリフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする。

0025

請求項1の半導体記憶装置のリフレッシュ制御方法又は請求項9の半導体記憶装置では、リフレッシュ動作に優先して実行される外部アクセス動作の動作期間中に、リフレッシュ動作の開始要求であるリフレッシュ動作開始要求信号が発生しても、その信号の発生回数に応じてリフレッシュ動作における内部動作が制御される。

0026

これにより、リフレッシュ動作に優先して実行される外部アクセス動作の動作期間中においても、リフレッシュ動作に必要な内部動作の制御状態が必要に応じて保持され、その後のリフレッシュ動作を確実に行なうことができる。

0027

また、請求項2に係る半導体記憶装置のリフレッシュ制御方法は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、外部からの設定により外部アクセス動作が優先して実行されるためにリフレッシュ動作の実行が禁止されている期間中に、リフレッシュ動作の開始要求の発生回数を監視し、発生回数に応じてリフレッシュ動作における内部動作を制御することを特徴とする。

0028

また、請求項10に係る半導体記憶装置は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、外部からのリフレッシュ動作の実行禁止設定に基づき、リフレッシュ動作の実行禁止状態を報知する禁止設定報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、禁止設定報知部がリフレッシュ動作の実行禁止状態であることを報知している場合、リフレッシュ動作開始要求信号の発生回数を監視して、発生回数に応じてリフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする。

0029

請求項2の半導体記憶装置のリフレッシュ制御方法又は請求項10の半導体記憶装置では、外部からの設定によりリフレッシュ動作の実行が禁止されている期間中に、リフレッシュ動作の開始要求であるリフレッシュ動作開始要求信号が発生しても、その信号の発生回数に応じてリフレッシュ動作における内部動作が制御される。

0030

これにより、外部からの設定によりリフレッシュ動作の実行が禁止されている期間中においても、リフレッシュ動作に必要な内部動作の制御状態が必要に応じて保持され、その後のリフレッシュ動作が確実に行なわれる。

0031

また、請求項3に係る半導体記憶装置のリフレッシュ制御方法は、請求項1又は2に記載の半導体記憶装置のリフレッシュ制御方法において、発生回数が2回以上の場合、2回目以降の開始要求に対しては内部動作を実行しないことを特徴とする。

0032

また、前記半導体記憶装置は、監視部は、2回目以降のリフレッシュ動作開始要求信号に対して、リフレッシュ動作における内部動作を実行しないことが好ましい。

0033

請求項3の半導体記憶装置のリフレッシュ制御方法又は上記の半導体記憶装置では、外部アクセス動作の動作期間中又はリフレッシュ動作の実行禁止期間中に発生する1回目のリフレッシュ動作開始要求信号に対しては、リフレッシュ動作における内部動作が制御されながら、2回目以降のリフレッシュ動作開始要求信号に対しては、リフレッシュ動作における内部動作が実行されない。

0034

これにより、外部アクセス動作の動作期間中又はリフレッシュ動作の実行禁止期間中に、2回以上のリフレッシュ動作開始要求信号が発生しても、2回目以降のリフレッシュ動作開始要求信号により内部動作の制御状態が置き換えられてしまうことはない。外部アクセス動作の終了後又はリフレッシュ動作の実行禁止期間の終了後のリフレッシュ動作において、リフレッシュ動作開始要求信号が出力されていたにも関わらずリフレッシュ動作が実行されない場合はなく着実にリフレッシュ動作が実行される。

0035

また、請求項4に係る半導体記憶装置のリフレッシュ制御方法は、請求項1乃至3の少なくとも何れか1項に記載の半導体記憶装置のリフレッシュ制御方法において、内部動作とは、リフレッシュ動作を行なうべきリフレッシュアドレスの発生動作であることを特徴とする。

0036

また、前記半導体記憶装置は、リフレッシュ動作においてリフレッシュアドレスを管理するリフレッシュアドレスカウンタを備え、リフレッシュ動作における内部動作とは、リフレッシュアドレスカウンタへのカウントアップ動作の指示であることが好ましい。

0037

請求項4の半導体記憶装置のリフレッシュ制御方法又は上記の半導体記憶装置では、外部アクセス動作の動作期間中又はリフレッシュ動作の実行禁止期間中に、リフレッシュ動作の開始要求であるリフレッシュ動作開始要求信号が発生しても、その信号の発生回数に応じて、リフレッシュアドレスの発生動作又はリフレッシュカウンタへのカウントアップ動作の指示が制御される。

0038

又は、1回目のリフレッシュ動作開始要求信号に対しては、リフレッシュアドレスの発生動作又はリフレッシュカウンタへのカウントアップ動作の指示が行なわれ、2回目以降のリフレッシュ動作開始要求信号に対しては、リフレッシュアドレスの発生動作又はリフレッシュアドレスカウンタへのカウントアップ動作の指示は行なわれない。

0039

これにより、外部アクセス動作の動作期間中又はリフレッシュ動作の実行禁止期間中においても、リフレッシュアドレスの発生動作又はリフレッシュアドレスカウンタへのカウントアップ動作の指示がリフレッシュ動作の必要に応じて行なわれ、外部アクセス動作期間の終了後又はリフレッシュ動作の実行禁止期間の終了後にリフレッシュ動作が確実に行なわれる。

0040

又は、外部アクセス動作の動作期間中又はリフレッシュ動作の実行禁止期間中に、2回以上のリフレッシュ動作開始要求信号が発生しても、2回目以降のリフレッシュ動作開始要求信号によりリフレッシュアドレスが切り替えられてしまうことはない。外部アクセス動作期間の終了後又はリフレッシュ動作の実行禁止期間の終了後のリフレッシュ動作において、リフレッシュ動作開始要求信号が出力されていたにも関わらずリフレッシュ動作が実行されないリフレッシュアドレスはなく、全てのリフレッシュアドレスに対して着実にリフレッシュ動作が実行される。

0041

また、請求項5に係る半導体記憶装置のリフレッシュ制御方法は、請求項4に記載の半導体記憶装置のリフレッシュ制御方法において、外部アクセス動作期間中又はリフレッシュ動作の実行禁止期間中に発生したリフレッシュアドレスに対するリフレッシュ動作は、外部アクセス動作期間の終了後又はリフレッシュ動作の実行禁止期間の終了後に実行されることを特徴とする。

0042

請求項5の半導体記憶装置のリフレッシュ制御方法では、外部アクセス動作期間後又はリフレッシュ動作の実行禁止期間後にリフレッシュアドレスの発生動作が再開され、外部アクセス動作期間中又はリフレッシュ動作の実行禁止期間中に発生したリフレッシュアドレスに対するリフレッシュ動作が実行される。

0043

これにより、外部アクセス動作期間中又はリフレッシュ動作の実行禁止期間中に制御又は禁止されたリフレッシュ動作が、外部アクセス動作期間後又はリフレッシュ動作の実行禁止期間後に確実に実行される。

0044

また、請求項6に係る半導体記憶装置のリフレッシュ制御方法は、請求項4に記載の半導体記憶装置のリフレッシュ制御方法において、リフレッシュ動作期間において、リフレッシュアドレスの発生動作は、開始要求毎に行なわれ、リフレッシュ動作の実行は、リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスに応じて、決定されることを特徴とする。

0045

請求項6の半導体記憶装置のリフレッシュ制御方法では、リフレッシュ動作の開始要求毎にリフレッシュアドレスの発生動作が行なわれ、生成されたリフレッシュアドレスに応じてリフレッシュ動作の実行の可否が決定される。

0046

また、前記半導体記憶装置は、リフレッシュ動作期間において、リフレッシュ動作を禁止するリフレッシュ禁止アドレスを格納しておく禁止アドレス記憶部と、リフレッシュアドレスカウンタから出力されるリフレッシュアドレスとリフレッシュ禁止アドレスとを比較判定してリフレッシュ動作の実行を制御するリフレッシュアドレス調停回路とを備えることが好ましい。

0047

上記の半導体記憶装置では、リフレッシュアドレス調停回路が、リフレッシュアドレスカウンタからのリフレッシュアドレスと、禁止アドレス記憶部に格納されているリフレッシュ禁止アドレスとの比較判定をすることにより、リフレッシュ動作の実行の可否が決定される。

0048

これにより、リフレッシュ動作を行なうことが必要なリフレッシュアドレスに対してのみリフレッシュ動作を実行することができ、不要なリフレッシュ動作を禁止することができる。

0049

また、請求項7に係る半導体記憶装置のリフレッシュ制御方法は、請求項6に記載の半導体記憶装置のリフレッシュ制御方法において、リフレッシュ動作の実行は、リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスが所定アドレスである場合にのみ行なわれることを特徴とする。

0050

請求項7の半導体記憶装置のリフレッシュ制御方法では、リフレッシュアドレスが所定アドレスである場合にのみリフレッシュ動作が実行される。

0051

また、請求項8に係る半導体記憶装置のリフレッシュ制御方法は、請求項7に記載の半導体記憶装置のリフレッシュ制御方法において、所定アドレスは、予め定められている所定アドレス、あるいは予め定められている所定アドレスであってデータ保持能力に応じたリフレッシュ周期に基づきリフレッシュ動作が制御される所定アドレスであることを特徴とする。

0052

また、前記半導体記憶装置は、リフレッシュアドレス調停回路は、リフレッシュアドレスがリフレッシュ禁止アドレスに一致する場合、又はリフレッシュアドレスがリフレッシュ禁止アドレスに一致し、リフレッシュアドレスにおけるデータ保持時間がデータ保持能力に応じて設定されているリフレッシュ周期に達していない場合に、リフレッシュ動作の実行を行なわないことが好ましい。

0053

請求項8の半導体記憶装置のリフレッシュ制御方法又は上記の半導体記憶装置では、リフレッシュアドレスが、予め定められている所定アドレスあるいはリフレッシュ禁止アドレスに一致する場合、又は予め定められている所定アドレスあるいはリフレッシュ禁止アドレスであってデータ保持能力に応じたリフレッシュ周期に達していない場合に、リフレッシュ動作が実行される。

0054

これにより、リフレッシュ動作を行なうことが必要なリフレッシュアドレスが、データ保持能力等の必要に応じて予め定められており、必要最小限のリフレッシュ動作で的確なデータのリフレッシュ動作を得ることができ、不要なリフレッシュ動作を禁止することができる。

0055

図1に本発明の第1原理説明図を示す。第1原理説明図では、リフレッシュ動作に優先される外部アクセス動作が実行される場合を示している。制御端子への設定信号の入力又はコマンド入力等により外部アクセス動作開始要求(1)がされることに伴い、外部アクセス動作の実行が開始される(2)。外部アクセス動作とは、半導体記憶装置からのデータの読み出し動作や半導体記憶装置へのデータの書き込み動作に代表されるデータ入出力端子を介した半導体記憶装置の内部と外部とのデータの入出力を示している。データの読み出し・書き込み以外にも外部からの指定によるリフレッシュ動作等その他の制御指令を含んでもよい。また、外部アクセス動作は実行の開始(2)から実行の終了(4)までに所定時間の実行期間(3)を要するものが想定されており、ページ動作やバースト動作等の連続アクセス動作がその代表例である。

0056

外部アクセス動作はリフレッシュ動作に優先して行なわれるので、外部アクセス動作の実行期間中(3)はリフレッシュ動作の実行は禁止された状態となる。しかしながら、半導体記憶装置内の内部制御は動作しているので、所定時間毎に行なわれるように設定されているリフレッシュ動作に対して、内部制御が所定時間間隔にリフレッシュ動作開始要求を出力することとなる。外部アクセス動作の実行期間(3)が内部制御されている所定時間間隔を超えて継続する場合には、所定時間毎にリフレッシュ動作開始要求(8)ないし(10)が出力されることとなる。外部アクセス動作実行中(3)に出力される1回目のリフレッシュ動作開始要求(8)に対しては、リフレッシュ動作における内部動作を制御する(11)が、2回目以降のリフレッシュ動作開始要求(9)、(10)に対しては、リフレッシュ動作における内部動作の実行を禁止する。これにより、外部アクセス動作の実行中(3)でありリフレッシュ動作の実行が禁止されている期間に半導体記憶装置の内部制御により出力されるリフレッシュ動作開始要求(8)ないし(10)が先行して複数回出力されても、リフレッシュ動作における内部動作のみが先行してしまうことはなく、外部アクセス動作実行終了(4)以後のリフレッシュ動作の実行を確実に行なうことができる。

0057

図2に本発明の第2原理説明図を示す。第2原理説明図では、第1原理説明図における外部アクセス動作が実際に実行されている場合ではなく、外部アクセス動作優先モードが設定されている場合を示している。制御端子への設定信号の入力又はコマンド入力等により外部アクセス動作優先モードが設定されると(5)、制御端子への解除信号の入力又はコマンド入力等により外部アクセス動作優先モードが解除される(7)までの設定期間(6)は、内部アクセス動作であるリフレッシュ動作が禁止された状態となる。この設定期間(6)に外部から随時入力される外部アクセス動作に対して常に最優先の動作パフォーマンスを提供するために、外部アクセス動作に対して独立して行なわれるリフレッシュ動作を禁止して外部アクセス動作とリフレッシュ動作との干渉動作間調停といった調整時間を排除するためである。

0058

外部アクセス動作優先モードの設定期間中(6)は、第1原理説明図における外部アクセス動作の実行期間中(3)と同様にリフレッシュ動作の実行は禁止された状態である。しかしながら、この場合も半導体記憶装置内の内部制御は動作しているので、所定時間毎に行なわれるように設定されているリフレッシュ動作に対して、内部制御が所定時間間隔でリフレッシュ動作開始要求を出力することとなる。従って、外部アクセス動作優先期間(6)が内部制御されている所定時間間隔を超えて継続する場合に、1回目のリフレッシュ動作開始要求(8)に対してはリフレッシュ動作における内部動作を制御し、2回目以降のリフレッシュ動作開始要求(9)、(10)に対してはリフレッシュ動作における内部動作を禁止する。これにより、リフレッシュ動作の実行が禁止される外部アクセス動作優先モードの設定中(6)に、内部制御により出力されるリフレッシュ動作開始要求(8)ないし(10)が先行して複数回出力されても、リフレッシュ動作における内部動作のみが先行してしまうことはなく、外部アクセス動作優先モードの解除(7)以後のリフレッシュ動作の実行を確実に行なうことができる。

発明を実施するための最良の形態

0059

以下、本発明の半導体記憶装置のリフレッシュ制御方法、及びこの制御方法を有する半導体記憶装置について具体化した第1及び第2実施形態を図3乃至図9に基づき図面を参照しつつ詳細に説明する。図1は、本発明の第1原理説明図である。図2は、本発明の第2原理説明図である。図3は、第1実施形態の回路ブロック図である。図4は、第2実施形態の回路ブロック図である。図5は、リフレッシュ動作開始要求生成回路の具体例を示す回路ブロック図である。図6は、カウントアップ監視回路の具体例を示す回路図である。図7は、具体例の回路動作を示すタイミングチャートである。図8は、第1実施形態の動作を示すタイミングチャートである。図9は、第2実施形態の動作を示すタイミングチャートである。

0060

図3に示す第1実施形態は、図1の第1原理説明図に対応する実施形態である。リフレッシュ動作に優先される外部アクセス動作が実行されている場合のリフレッシュ制御方法に関する回路ブロック構成図を示している。

0061

半導体記憶装置に入出力される制御信号や各種コマンド、アドレス信号、及びデータ等の各種信号は、各々、制御端子あるいはコマンド入力端子アドレス端子、及びデータ入出力端子等を介して半導体記憶装置内のI/O系回路21に入出力される。I/O系回路21では、入力される各種信号は各々の入力バッファを介して信号レベルの検出や波形整形等が行なわれた後、必要に応じてデコード等が施され各内部制御回路に出力される。また、読み出しデータ等の出力信号出力バッファ等を経て出力端子から外部に出力される。

0062

制御端子あるいはコマンド入力端子から入力される制御信号や各種コマンドのうち、単独の所定制御信号あるいは単独の所定コマンド入力により、又は複数の所定制御信号あるいは複数の所定コマンド入力の組み合わせにより、外部アクセス動作開始要求信号REQ(O)が生成されアクセスアービタ23に出力される。

0063

一方、内部アクセス動作として半導体記憶装置自身が所定周期毎に実行を制御しているリフレッシュ動作については、リフレッシュ動作開始要求生成回路22から所定周期毎にリフレッシュ動作開始要求信号REQ(I)が出力されており、アクセスアービタ23に入力されると共にカウントアップ監視回路25に入力される。

0064

アクセスアービタ23は、外部アクセス動作とリフレッシュ動作との実行タイミング実行優先順位等の調整を図っている。例えば、外部アクセス動作開始要求信号REQ(O)とリフレッシュ動作開始要求信号REQ(I)とが同時に又は重なって入力された場合に、何れの動作を優先的に実行するかの決定や動作の実行を遅らせる場合のタイミングの調整等を行なう、いわゆる調停回路である。調停の結果は、アクセストリガ信号TGとしてメモリコア制御回路24に出力される。また、同時に外部アクセス動作及びリフレッシュ動作が実行状態にあることを示す外部アクセス状態信号ST(O)及びリフレッシュ状態信号ST(I)をカウントアップ監視回路25に出力する。

0065

カウントアップ監視回路25には、外部アクセス状態信号ST(O)及びリフレッシュ状態信号ST(I)と共にリフレッシュ動作開始要求信号REQ(I)が入力されており、外部アクセス状態信号ST(O)及びリフレッシュ状態信号ST(I)によるアクセス動作状態に応じて、リフレッシュ動作開始要求信号REQ(I)に対して後述のリフレッシュアドレスカウンタ26に入力され、リフレッシュアドレスカウンタ26のカウントアップを制御するカウントアップ信号COUNTを出力する。即ち、外部アクセス動作が実行されており外部アクセス状態信号ST(O)がセットされている状態では、2回目以降のリフレッシュ動作開始要求信号REQ(I)に対してカウントアップ信号COUNTの出力を行なわない制御をする。

0066

リフレッシュアドレスカウンタ26は、カウントアップ信号COUNTにより順次カウントアップされてリフレッシュされるべきリフレッシュアドレス信号Add(C)を出力する。また、リフレッシュ禁止アドレス設定回路27は、いわゆる間引きリフレッシュ動作やパーシャルリフレッシュ動作に際し、リフレッシュ動作を行なわないアドレスを予め設定しておく回路である。ヒューズ素子不揮発性メモリ(ROM)等の書き換え不可能な記憶手段に予め格納しておいたり、フラッシュメモリ揮発性メモリ(RAM)等の書き換え可能な記憶手段に必要の都度格納する構成とすることができる。このほかにもレジスタ等の情報を保持しておくことができる記憶手段であれば構成することができる。リフレッシュアドレスカウンタ26から出力されるリフレッシュアドレス信号Add(C)とリフレッシュ禁止アドレス設定回路27から出力されるリフレッシュ禁止アドレス信号Add(INH)とは、リフレッシュアドレスアービタ28に入力される。更に、リフレッシュアドレス信号Add(C)は、メモリコア制御回路24に入力される。

0067

リフレッシュアドレスアービタ28では、リフレッシュアドレス信号Add(C)とリフレッシュ禁止アドレス信号Add(INH)とが比較判定される。パーシャルリフレッシュ動作が設定されている場合においては、比較した両アドレス信号が一致する場合に、間引きリフレッシュ動作が設定されている場合には、両アドレス信号が一致し、更に設定されているリフレッシュアドレス信号Add(C)に対する前回のリフレッシュ動作からのデータ保持時間が所定時間に満たない場合に、比較信号CMPをメモリコア制御回路24に出力する。

0068

メモリコア制御回路24には、I/O系回路21から外部アクセス動作時のアドレス信号Add(O)が入力され、リフレッシュアドレスカウンタ26から比較信号CMPと共にリフレッシュアドレス信号Add(C)が入力され、更に、アクセスアービタ23からのアクセストリガ信号TGの入力を受けて、メモリコア29に内部アドレス信号Add(I)を制御信号CNTと共に供給する。これらの信号により、メモリコア29とI/O系回路21との間でデータDataの入出力が行なわれる。

0069

外部アクセス動作がなくI/O系回路21から外部アクセス動作開始要求信号REQ(O)が出力されない場合には、リフレッシュ動作開始要求生成回路22からのリフレッシュ動作開始要求信号REQ(I)がアクセスアービタ23に入力されると、その調停機能によりリフレッシュ動作が実行される。即ち、リフレッシュ状態信号ST(I)がセットされると共に、リフレッシュ動作に対するアクセストリガ信号TGがメモリコア制御回路24に入力される。また、リフレッシュ動作開始要求信号REQ(I)は、リフレッシュ状態信号ST(I)と共にカウントアップ監視回路25に入力される。カウントアップ監視回路25はカウントアップ信号COUNTを出力し、リフレッシュアドレスカウンタ26がカウントアップされてリフレッシュアドレス信号Add(C)が更新される。

0070

メモリコア制御回路24では、リフレッシュ動作に対するアクセストリガ信号TGに基づき、リフレッシュアドレスカウンタ26からのリフレッシュアドレス信号Add(C)が内部アドレス信号Add(I)として設定される。そして、制御信号CNTによりメモリコア29が制御される。これにより、リフレッシュ動作の制御が行なわれる。

0071

外部アクセス動作が発生し、I/O系回路21で外部アクセス動作開始要求信号REQ(O)が生成される場合には、外部アクセス動作開始要求信号REQ(O)がアクセスアービタ23に入力されると、その調停機能により外部アクセス動作が優先的に実行される。即ち、リフレッシュ動作開始要求生成回路22からのリフレッシュ動作開始要求信号REQ(I)に関わらず、リフレッシュ状態信号ST(I)はセットされず外部アクセス状態信号ST(O)のみがセットされると共に、外部アクセス動作に対するアクセストリガ信号TGがメモリコア制御回路24に入力される。

0072

メモリコア制御回路24では、外部アクセス動作に対するアクセストリガ信号TGに基づき、I/O系回路21からの外部アクセス動作用のアドレス信号Add(O)が内部アドレス信号Add(I)として設定される。そして、制御信号CNTによりメモリコア29が制御される。これにより、I/O系回路21を介して外部とのデータDataの入出力制御が行なわれる。

0073

一方、セットされた外部アクセス状態信号ST(O)は、カウントアップ監視回路25に入力されて、リフレッシュアドレスカウンタ26のカウントアップ制御が行なわれる。アクセスアービタ23により外部アクセス動作の実行が優先されている場合には、アクセストリガ信号TGによってメモリコア制御回路24が制御されて外部アクセス動作のみが行なわれる設定となってはいるが、アクセスアービタ23及びメモリコア制御回路24からの制御を受けないリフレッシュ動作開始要求生成回路22は、所定期間毎にリフレッシュ動作開始要求信号REQ(I)を出力する。このリフレッシュ動作開始要求信号REQ(I)はアクセスアービタ23に入力されると共に、カウントアップ監視回路25にも入力されている。

0074

このとき、アクセスアービタ23には外部アクセス動作開始要求信号REQ(O)が入力されているため、リフレッシュ動作開始要求信号REQ(I)に対するアクセストリガ信号TGは出力されない。また、カウントアップ監視回路25において外部アクセス状態信号ST(O)がセットされて入力されている状態では、1回目のリフレッシュ動作開始要求信号REQ(I)に対してのみカウントアップ信号COUNTが出力されるものの、2回目以降のリフレッシュ動作開始要求信号REQ(I)に対しては、カウントアップ信号COUNTが出力されることはない。従って、リフレッシュアドレスカウンタ26には、外部アクセス動作が終了して外部アクセス動作開始要求信号REQ(O)がリセットされて以後リフレッシュ動作開始要求信号REQ(I)がセットされる前に、アクセスアービタ23から出力されるリフレッシュ動作に対するアクセストリガ信号TGにより必要とされるリフレッシュアドレス信号Add(C)が維持されている。

0075

ここで、外部アクセス動作が終了して外部アクセス動作開始要求信号REQ(O)がリセットされるタイミングでリフレッシュ動作開始要求信号REQ(I)がセットされる場合に、カウントアップ監視回路25からのカウントアップ信号COUNTが出力されてしまうことも考えられる。この場合には、図示しないカウンタ制御回路等によりカウントアップ信号COUNTの出力タイミングの調整等の制御を行いながら、アクセスアービタ23からのリフレッシュ動作に対するアクセストリガ信号TGにより、リフレッシュアドレス信号Add(C)を順次切り替えて連続する2サイクルのリフレッシュ動作を実行する等の制御を行なうことにより対応することができる。

0076

リフレッシュ動作時の消費電流削減のために、間引きリフレッシュ動作やパーシャルリフレッシュ動作等の機能を備える半導体記憶装置においては、リフレッシュ動作が実行される段階で、リフレッシュアドレスカウンタ26から出力されるリフレッシュアドレス信号Add(C)について、リフレッシュ動作が禁止されるべきリフレッシュ禁止アドレス信号Add(INH)と一致するか否かの比較判定が行なわれる。間引きリフレッシュ動作を備える場合には、更に、出力されているリフレッシュアドレス信号Add(C)に対するデータ保持特性に応じてリフレッシュ動作を間引くか否かの判定が行なわれる。比較判定の結果、リフレッシュ動作が禁止されるべき場合には、正論理レベルの比較信号CMPが出力され、メモリコア制御回路24の制御が禁止されてメモリコア29への制御信号CNTの出力が禁止される。リフレッシュ動作が禁止されるべきでない場合には、負論理レベルの比較信号CMPが出力され、メモリコア制御回路24の制御によりメモリコア29へ制御信号CNTが出力されてリフレッシュ動作が実行される。

0077

図4に示す第2実施形態は、図2の第2原理説明図に対応する実施形態である。外部アクセス動作優先モードが設定されている場合のリフレッシュ制御方法に関する回路ブロック構成図を示している。第2実施形態では、第1実施形態におけるI/O形回路21及びアクセスアービタ23に代えて、I/O形回路31及びアクセスアービタ33が備えられており、I/O形回路31からアクセスアービタ33に向けてリフレッシュ動作実行禁止信号INH(I)が出力されている。

0078

外部アクセス動作優先モードは、単独の所定制御信号あるいは単独の所定コマンド入力により、又は複数の所定制御信号あるいは複数の所定コマンド入力の組み合わせにより設定される。外部アクセス動作優先モードが設定されると、I/O系回路31からリフレッシュ動作実行禁止信号INH(I)が出力されて、アクセスアービタ33は、外部アクセス動作の有無に関わらず外部アクセス動作開始要求信号REQ(O)が入力されてリフレッシュ動作が禁止されているのと同様の状態に設定される。

0079

即ち、アクセスアービタ33からは、リフレッシュ状態信号ST(I)はセットされず外部アクセス状態信号ST(O)のみがセットされている状態となり、第1実施形態における外部アクセス動作の実行中と同様に、1回目のリフレッシュ動作開始要求信号REQ(I)に対してのみカウントアップ信号COUNTが出力されるものの、2回目以降のリフレッシュ動作開始要求信号REQ(I)に対しては、カウントアップ信号COUNTが出力されることはない。アクセストリガ信号TGについては、外部アクセス動作開始要求信号REQ(O)に対してのみ出力されるため、外部アクセス動作を高速に行なうことができる。

0080

第1実施形態における回路ブロック構成と同一の番号を付している回路ブロック構成については、第1実施形態と同等の作用を有すものであり、ここでの説明は省略する。

0081

図5に示すリフレッシュ動作開始要求生成回路の具体例を示す回路図では、所定時間間隔毎にリフレッシュ動作開始要求信号REQ(I)を正論理レベルのパルス信号として出力する場合の回路例を示している。半導体記憶装置では、メモリセルのデータ保持特性に応じて必要とされるリフレッシュ周期毎にリフレッシュ動作開始要求信号REQ(I)を出力する必要がある。

0082

リングオシレータ等で構成されるオシレータ41の発振周波数出力は、分周期42で分周されて、リフレッシュ周期と同等な所定時間の周期を有する分周発振周波数信号RCLKが出力される。この分周発振周波数信号RCLKは、NOR論理ゲート44の一方の入力端子に直接に入力されると共に、直列接続された3段のインバータ論理ゲートと、3段のインバータ論理ゲートに直列に接続されている抵抗素子及び容量素子で構成される1組のCR遅延回路とで構成される遅延ユニット43に入力されて、遅延信号としてNOR論理ゲートの他方の入力端子に入力される。遅延ユニット43とNOR論理ゲート44とでパルス生成回路45が構成されており、分周発振周波数信号RCLKの立下がりエッジから遅延ユニット43で設定される遅延時間の時間幅を有する正論理レベルのパルス信号を出力する。このパルス信号がリフレッシュ動作開始要求信号REQ(I)として出力される。

0083

ここで、遅延ユニット43を構成するインバータ論理ゲートの接続数は、奇数段であれば3段に限定されるわけではなく、またCR遅延回路についても2組以上を備える構成としてもよく逆に備えない構成を採ることもできる。遅延ユニット43の出力信号が論理反転された遅延信号となる構成であれば、奇数段のインバータ接続数及びCR遅延回路の接続数は自由に選択することができる。更に、インバータ論理ゲートとCR遅延回路以外の構成とすることもできる。

0084

図6に示すカウントアップ監視回路の具体例を示す回路図では、外部アクセス状態信号ST(O)とリフレッシュ状態信号ST(I)との信号のセット状態に応じて、リフレッシュ動作開始要求信号REQ(I)に対するカウントアップ信号COUNTの出力制御が行なわれる。図6の具体例は、外部アクセス状態信号ST(O)が外部アクセス動作の発生に伴う外部アクセス動作開始要求信号REQ(O)によりアクセスアービタ23から出力される信号であり、第1実施形態の具体例となっている。また、外部アクセス状態信号ST(O)が外部アクセス動作優先モードの設定に伴うリフレッシュ動作実行禁止信号INH(I)によりアクセスアービタ33から出力される信号とすれば、第2実施形態の具体例としても同様に適用することができる。以下の説明では、説明の便宜上、第1実施形態の場合を想定して説明するが、アクセスアービタ23との記載に代えてアクセスアービタ33との記載とし、外部アクセス状態信号ST(O)の出力制御が、外部アクセス動作開始要求信号REQ(O)により行なわれるとの記載に代えてリフレッシュ動作実行禁止信号INH(I)により行なわれるとの記載すれば、第2実施形態にも適用できることは言うまでもない。

0085

リフレッシュ状態信号ST(I)は、2段のインバータ論理ゲートを介してパルス生成回路45(図5、参照)と同様な構成を有するパルス生成回路51に入力される。パルス生成回路51の出力端子は、インバータ論理ゲートを介して端子N03としてNAND論理ゲート55の一方の入力端子に接続されている。従って、パルス生成回路51から出力される正論理レベルのパルス信号は、端子N03に負論理レベルのパルス信号として伝播され、NAND論理ゲート55の一方の入力端子に入力される。

0086

外部アクセス状態信号ST(O)はインバータ論理ゲートを介して端子N02に反転信号として伝播され、トランスファゲート52とNAND論理ゲート53とに入力される。トランスファゲート52は、NAND論理ゲート55の他方の入力端子に接続されている。また、NAND論理ゲート53の出力端子は、インバータ論理ゲートを介してパルス生成回路45(図5、参照)と同様な構成のパルス生成回路54に接続されている。パルス生成回路54の出力端子は、端子N04としてトランスファゲート52のうちNMOSトランジスタゲート端子に直接に、またPMOSトランジスタのゲート端子にはインバータ論理ゲートを介して接続されている。トランスファゲート52は、パルス生成回路54からの正論理レベルのパルス信号によりオンオフを制御される。

0087

NAND論理ゲート55は、その出力信号をトランスファゲート52が接続されている入力端子にフィードバックするインバータ論理ゲート56と共にラッチ部を構成している。ラッチ部の出力端子であるNAND論理ゲート55の出力端子は、2段のインバータ論理ゲートを介して端子N05としてNAND論理ゲート57の一方の入力端子に接続されている。NAND論理ゲート57の他方の出力端子にはリフレッシュ動作開始要求信号REQ(I)が入力される。NAND論理ゲート57からインバータ論理ゲートを介してカウントアップ信号COUNTの出力制御が行なわれる。

0088

次に、図7に示すタイミングチャートに基づきカウントアップ信号COUNTの出力制御について説明する。図5に示すリフレッシュ動作開始要求生成回路において、分周発振周波数信号RCLKの立下がりエッジから正論理レベルのパルス信号としてリフレッシュ動作開始要求信号REQ(I)が所定時間間隔毎に生成される。リフレッシュ動作開始要求信号REQ(I)が入力される図6のNAND論理ゲート57では、負論理レベルでセット状態となる外部アクセス状態信号ST(O)と正論理レベルでセット状態となるリフレッシュ状態信号ST(I)とに制御されてカウントアップ信号COUNTの出力制御が行なわれる。

0089

外部アクセス動作及びリフレッシュ動作が共に実行されていない状態では、外部アクセス状態信号ST(O)が正論理レベルに、リフレッシュ状態信号ST(I)が負論理レベルにある状態である。この状態では、端子N02は負論理レベルに、端子N03は正論理レベルに、端子N04は負論理レベルにある。従って、トランスファゲート52がオフ状態に維持されて端子N02からの信号伝播遮断すると共に、NAND論理ゲート55は、入力端子がインバータ論理ゲート56の出力端子に接続されている論理反転ゲートとなり、インバータ論理ゲート56との間で出力信号のラッチ状態を維持する。具体的には、前回のリフレッシュ動作開始要求信号REQ(I)により、端子N03が負論理のパルスとなった履歴を維持しており、その結果、端子N05は正論理レベルとなっている。

0090

この状態では、NAND論理ゲート57が論理反転ゲートとして機能しているので、正論理パルスのリフレッシュ動作開始要求信号REQ(I)が入力されると、正論理レベルのカウントアップ信号COUNTが出力される(図7中、(1))。これにより、リフレッシュアドレスカウンタ26がカウントアップされる。この時、正論理レベルのカウントアップ信号COUNTがNAND論理ゲート53にフィードバックされるが、端子N02が負論理レベルを維持しているため、NAND論理ゲート53の出力端子は正論理レベルに維持され、トランスファゲート52のオフ状態は維持されたままである。その後、アクセスアービタ23によりリフレッシュ動作に対するアクセストリガ信号TGが出力されると共に正論理レベルのリフレッシュ状態信号ST(I)が出力される(図7中、(2))。リフレッシュ状態信号ST(I)の立下がりエッジで、端子N03には負論理のパルス信号が出力されるが回路動作上状態が遷移することはない。

0091

次に、負論理レベルの外部アクセス動作開始要求信号REQ(O)が出力されると端子N02が正論理レベルに反転し、カウントアップ監視回路は外部アクセス動作実行中(第2実施形態においては、外部アクセス動作優先モードの設定中)の状態に移行する(図7中、(3))。この間にリフレッシュ動作開始要求信号REQ(I)が出力される場合を説明する。1回目のリフレッシュ動作開始要求信号REQ(I)に対しては、トランスファゲート52はオフ状態にあるので、端子N05は正論理レベルを維持している。従って、通常のカウントアップ動作と同様に、正論理のパルス信号としてカウントアップ信号COUNTが出力される(図7中、(4))。

0092

この時、正論理レベルのカウントアップ信号COUNTがNAND論理ゲート53にフィードバックされ、正論理レベルの端子N02とによりNAND論理ゲート53の出力端子は反転する。インバータ論理ゲートとパルス生成回路54とにより端子N04に正論理レベルのパルス信号が出力される(図7中、(5))。これによりトランスファゲート52がオン状態となり、NAND論理ゲート55とインバータ論理ゲート56とで構成されているラッチ部が反転される。その結果端子N05の信号レベルが負論理レベルに反転する(図7中、(6))。NAND論理ゲート57の一方の入力端子に負論理レベルにラッチされるので、カウントアップ信号COUNTは負論理レベルに固定される。

0093

従って、その後の2回目以降のリフレッシュ動作開始要求信号REQ(I)が入力されて、NAND論理ゲート57の他方の入力端子に正論理レベルのパルス信号が印加されても、正論理レベルのカウントアップ信号COUNTが出力されることはない(図7中、(7))。この状態は、負論理レベルの外部アクセス状態信号ST(O)が終了し(図7中、(8))、正論理レベルのリフレッシュ状態信号ST(I)が出力され、その立下がりエッジでラッチ部のラッチ信号が反転される(図7中、(9)〜(11))まで継続する。リフレッシュ状態信号ST(I)の出力は、外部アクセス状態信号ST(O)の出力中にアクセスアービタ23により止められていたリフレッシュ動作を、外部アクセス状態信号ST(O)の終了後に実行する際に出力される。また、外部アクセス状態信号ST(O)の出力中にリフレッシュ動作が禁止されなかった場合には、外部アクセス状態信号ST(O)の終了後に新たに出力されるリフレッシュ動作開始要求信号REQ(I)に伴い出力される。

0094

図7では、外部アクセス状態信号ST(O)が出力されている期間中にリフレッシュ動作開始要求信号REQ(I)が出力されるにも関わらずリフレッシュ動作が禁止させられている場合を示している。外部アクセス状態信号ST(O)の終了後に(図7中、(8))、アクセスアービタ23によりリフレッシュ動作に対するアクセストリガ信号TGが出力されてリフレッシュ動作が行なわれる。同時にリフレッシュ状態信号ST(I)が出力される(図7中、(9))。リフレッシュ状態信号ST(I)の立下がりエッジに端子N03に出力される負論理レベルのパルス信号により(図7中、(10))、ラッチ部のラッチ信号が反転されて端子N05の論理レベルは正論理レベルに反転する(図7中、(11))。これにより、NAND論理ゲート57はリフレッシュ動作開始要求信号REQ(I)を受け付けられるようになり、カウントアップ信号COUNTが出力可能となる(図7中、(12))。

0095

次に、本実施形態における動作タイミングチャートを示す。図8は第1実施形態の動作タイミングチャートであり、外部連続アクセス動作中のリフレッシュ動作の制御を示している。図8では、従来技術における第1の課題について示した図14と同様の条件での動作タイミングチャートである。

0096

所定の外部端子への設定信号の入力により(図8中、(A))又は所定コマンドの入力により(図8中、(B))設定される外部連続アクセス動作中に、3回のリフレッシュ動作開始要求信号REQ(I)(乃至)が出力される。1回目のリフレッシュ動作開始要求信号REQ(I)(図8中、)に対しては、正論理レベルのカウントアップ信号COUNTが出力されるので、リフレッシュアドレスカウンタ26がカウントアップ動作を行ない、リフレッシュアドレス信号Add(C)が#0から#1にインクリメントされる。但し、外部連続アクセス動作中であるので、アクセスアービタ23のアクセス制御は外部アクセスとなっており、外部アクセス動作に対するアクセストリガ信号TGが出力されている。そのためリフレッシュ動作は実行されない。従って、リフレッシュアドレス#1に対するリフレッシュ動作は禁止される。

0097

また、アクセスアービタ23から外部アクセス状態信号ST(O)がカウントアップ監視回路25に入力されているので、2回目、3回目のリフレッシュ動作開始要求信号REQ(I)(図8中、、)に対しては、カウントアップ信号COUNTの出力は抑止される。従って、リフレッシュアドレスカウンタ26はカウントアップ動作を行なわず、リフレッシュアドレス信号Add(C)は#1に維持される。この状態は4回目以降のリフレッシュ動作開始要求信号REQ(I)の出力に対しても維持され、外部連続アクセスの動作中の期間、リフレッシュアドレス信号Add(C)はアドレス#1に維持される。

0098

外部連続アクセス動作中に禁止されていたリフレッシュアドレス#1に対するリフレッシュ動作は、外部連続アクセス動作の終了に伴い実行される。具体的には、外部アクセス動作開始要求信号REQ(O)の終了を検出したアクセスアービタ23がリフレッシュ動作に対するアクセストリガ信号TGを出力することにより行なわれる。このときのリフレッシュアドレス信号Add(C)は、外部連続アクセス動作中に1回目のリフレッシュ動作開始要求信号REQ(I)によって設定されたアドレス#1であり、外部連続アクセス動作中に禁止されていたリフレッシュ動作が外部連続アクセス終了に伴い実行される。

0099

図9は第2実施形態の動作タイミングチャートであり、外部アクセス動作優先モード設定中におけるリフレッシュ動作の制御を示している。図9では、従来技術における第2の課題について示した図15と同様の条件での動作タイミングチャートである。

0100

所定の外部端子又は所定コマンド等により設定される外部アクセス動作優先モードの設定中に、2回のリフレッシュ動作開始要求信号REQ(I)(図9中、、)が出力される。1回目のリフレッシュ動作開始要求信号REQ(I)(図9中、)に対しては、正論理レベルのカウントアップ信号COUNTが出力されるので、リフレッシュアドレスカウンタ26がカウントアップ動作を行ない、リフレッシュアドレス信号Add(C)が#0から#1にインクリメントされる。但し、外部アクセス動作優先モードの設定期間中であるので、アクセスアービタ33へはリフレッシュ動作実行禁止信号INH(I)が入力されておりリフレッシュ動作は禁止されている。従って、リフレッシュアドレス#1に対するリフレッシュ動作は行なわれない。

0101

また、リフレッシュ動作実行禁止信号INH(I)によりセットされる外部アクセス状態信号ST(O)がカウントアップ監視回路25に入力されているので、2回目のリフレッシュ動作開始要求信号REQ(I)(図9中、)に対しては、カウントアップ信号COUNTの出力は抑止される。従って、リフレッシュアドレスカウンタ26はカウントアップ動作を行なわず、リフレッシュアドレス信号Add(C)は#1に維持される。この状態は、3回目以降のリフレッシュ動作開始要求信号REQ(I)の出力に対しても維持され、外部アクセス動作優先モードの設定期間中、リフレッシュアドレス信号Add(C)はアドレス#1に維持される。

0102

外部アクセス動作優先モード設定期間中に禁止されていたリフレッシュアドレス#1に対するリフレッシュ動作は、外部連続アクセス動作の終了に伴い実行される。具体的には、リフレッシュ動作実行禁止信号INH(I)の終了を検出したアクセスアービタ33がリフレッシュ動作に対するアクセストリガ信号TGを出力することにより行なわれる。このときのリフレッシュアドレス信号Add(C)は、外部連続アクセス動作中の1回目のリフレッシュ動作開始要求信号REQ(I)によって設定されたアドレス#1であり、外部アクセス動作優先モードの設定期間中に禁止されていたリフレッシュ動作が外部アクセス動作優先モードの解除に伴い実行される。図9では、このタイミングで新たなリフレッシュ動作開始要求信号REQ(I)が出力される場合を示している。この場合には、アクセスアービタ33等の制御により、リフレッシュアドレス#1のリフレッシュ動作の実行に引き続いて、カウントアップ監視回路25によるカウントアップ信号COUNTの出力を行なう等の制御をして、リフレッシュアドレス#2のリフレッシュ動作の実行を行なうように設定することができる。

0103

以上詳細に説明したとおり、第1及び第2実施形態によれば、リフレッシュ動作に優先して実行される外部連続アクセス動作等の外部アクセス動作の動作期間中においても、また、外部からの設定によりリフレッシュ動作の実行が禁止されている外部アクセス動作優先モードの設定期間中においても、リフレッシュ動作に必要なリフレッシュアドレスカウンタ26の内部動作の制御状態が必要に応じて保持され、その後のリフレッシュ動作が確実に行なわれる。

0104

即ち、2回以上のリフレッシュ動作開始要求信号REQ(I)が発生しても、2回目以降のリフレッシュ動作開始要求信号REQ(I)によりカウントアップ信号COUNTが出力されることはなく、リフレッシュアドレスカウンタ26のリフレッシュアドレス信号Add(C)の値が置き換えられてしまうことはない。的確なカウントアップ信号COUNTの出力により、外部アクセス動作の実行中や外部アクセス動作の優先モードの設定中に禁止されていたリフレッシュ動作は、外部アクセス動作の終了後や優先モードの解除後に確実に実行され、リフレッシュ動作が実行されないリフレッシュアドレス信号Add(C)はなく着実にリフレッシュ動作が実行される。

0105

これらのリフレッシュ動作制御は、間引きリフレッシュ動作やパーシャルリフレッシュ動作といったリフレッシュ動作を行なわないリフレッシュアドレスを含むリフレッシュ動作仕様に対して、リフレッシュ動作を行なうことが必要なリフレッシュアドレスに対してのみリフレッシュ動作を実行することができ、不要なリフレッシュ動作を回避することができる。間引きリフレッシュ動作やパーシャルリフレッシュ動作では、リフレッシュ動作を行なうことが必要なリフレッシュアドレスが、データ保持能力等の必要に応じて予め定められており、必要最小限のリフレッシュ動作で的確なデータ保持能力を得ることができ、不要なリフレッシュ動作を回避することができる。

0106

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、本実施形態においては、リフレッシュ動作開始要求信号REQ(I)に対して実際のリフレッシュ動作の実行に先立ち予め行なっておくべき内部動作としてリフレッシュアドレスカウンタ26のカウントアップ動作を例に説明をし、カウントアップ用のカウントアップ信号COUNTを制御する場合を説明したが、本発明はこれに限定されるものではなく、事前に行なうべき制御動作であれば同様に適用することができる。

0107

(付記1) 外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、前記リフレッシュ動作に優先して実行される前記外部アクセス動作の動作期間中に、前記リフレッシュ動作の開始要求の発生回数を監視し、該発生回数に応じて前記リフレッシュ動作における内部動作を制御することを特徴とする半導体記憶装置のリフレッシュ制御方法。
(付記2) 外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、外部からの設定により前記外部アクセス動作が優先して実行されるために前記リフレッシュ動作の実行が禁止されている期間中に、前記リフレッシュ動作の開始要求の発生回数を監視し、該発生回数に応じて前記リフレッシュ動作における内部動作を制御することを特徴とする半導体記憶装置のリフレッシュ制御方法。
(付記3) 前記発生回数が2回以上の場合、2回目以降の前記開始要求に対しては前記内部動作を実行しないことを特徴とする付記1又は2に記載の半導体記憶装置のリフレッシュ制御方法。
(付記4) 前記内部動作とは、前記リフレッシュ動作を行なうべきリフレッシュアドレスの発生動作であることを特徴とする付記1乃至3の少なくとも何れか1項に記載の半導体記憶装置のリフレッシュ制御方法。
(付記5) 前記外部アクセス動作期間中又は前記リフレッシュ動作の実行禁止期間中に発生した前記リフレッシュアドレスに対する前記リフレッシュ動作は、前記外部アクセス動作期間の終了後又は前記リフレッシュ動作の実行禁止期間の終了後に実行されることを特徴とする付記4に記載の半導体記憶装置のリフレッシュ制御方法。
(付記6)リフレッシュ動作期間において、前記リフレッシュアドレスの発生動作は、前記開始要求毎に行なわれ、前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスに応じて決定されることを特徴とする付記4に記載の半導体記憶装置のリフレッシュ制御方法。
(付記7) 前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスが所定アドレスである場合にのみ行なわれることを特徴とする付記6に記載の半導体記憶装置のリフレッシュ制御方法。
(付記8) 前記所定アドレスは、予め定められている所定アドレス、あるいは予め定められている所定アドレスであってデータ保持能力に応じたリフレッシュ周期に基づき前記リフレッシュ動作が制御される所定アドレスであることを特徴とする付記7に記載の半導体記憶装置のリフレッシュ制御方法。
(付記9) 前記外部アクセス動作は、外部から複数のアクセス動作が連続して継続する外部連続アクセス動作を含むことを特徴とする付記1又は2に記載の半導体記憶装置のリフレッシュ制御方法。
(付記10) 前記外部からの設定は、少なくとも1端子の所定制御端子への制御信号の入力、又は所定コマンドの入力により行なわれることを特徴とする付記2に記載の半導体記憶装置のリフレッシュ制御方法。
(付記11) 外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、前記外部アクセス動作及び前記リフレッシュ動作の動作状態を報知する動作状態報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、前記動作状態報知部が前記外部アクセス動作の動作状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、該発生回数に応じて前記リフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする半導体記憶装置。
(付記12) 外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、外部からの前記リフレッシュ動作の実行禁止設定に基づき、前記リフレッシュ動作の実行禁止状態を報知する禁止設定報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、前記禁止設定報知部が前記リフレッシュ動作の実行禁止状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、該発生回数に応じて前記リフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする半導体記憶装置。
(付記13) 前記禁止設定報知部に代えて、前記外部アクセス動作及び前記リフレッシュ動作の動作状態を報知する動作状態報知部を備え、外部からの前記リフレッシュ動作の実行禁止設定に基づき、前記動作状態報知部が前記外部アクセス動作の動作状態であることを示す報知信号を出力することを特徴とする付記12に記載の半導体記憶装置。
(付記14) 前記監視部は、2回目以降の前記リフレッシュ動作開始要求信号に対して、前記リフレッシュ動作における内部動作を実行しないことを特徴とする付記11又は12に記載の半導体記憶装置。
(付記15) 前記リフレッシュ動作においてリフレッシュアドレスを管理するリフレッシュアドレスカウンタを備え、前記リフレッシュ動作における内部動作とは、前記リフレッシュアドレスカウンタへのカウントアップ動作の指示であることを特徴とする付記11又は12に記載の半導体記憶装置。
(付記16) リフレッシュ動作期間において、前記リフレッシュ動作を禁止するリフレッシュ禁止アドレスを格納しておく禁止アドレス記憶部と、前記リフレッシュアドレスカウンタから出力されるリフレッシュアドレスと前記リフレッシュ禁止アドレスとを比較判定して前記リフレッシュ動作の実行を制御するリフレッシュアドレス調停回路とを備えることを特徴とする付記15に記載の半導体記憶装置。
(付記17) 前記リフレッシュアドレス調停回路は、前記リフレッシュアドレスが前記リフレッシュ禁止アドレスに一致する場合、又は前記リフレッシュアドレスが前記リフレッシュ禁止アドレスに一致し、該リフレッシュアドレスにおけるデータ保持時間がデータ保持能力に応じて設定されているリフレッシュ周期に達していない場合に、前記リフレッシュ動作の実行を行なわないことを特徴とする付記16に記載の半導体記憶装置。
(付記18) 前記外部アクセス動作は、外部から複数のアクセス動作が連続して継続する外部連続アクセス動作を含むことを特徴とする付記11又は12に記載の半導体記憶装置。
(付記19) 前記外部からの設定は、少なくとも1端子の所定制御端子への制御信号の入力、又は所定コマンドの入力により行なわれることを特徴とする付記12に記載の半導体記憶装置のリフレッシュ制御方法。

発明の効果

0108

本発明によれば、リフレッシュ動作を、外部アクセス動作と別の内部アクセス動作として行なう際に、間引きリフレッシュ動作やパーシャルリフレッシュ動作等の低消費電流動作を実現しながら、外部アクセス動作との間で矛盾なく確実に動作するリフレッシュ動作を行なうことができる半導体記憶装置及びリフレッシュ制御方法を提供することが可能となる。

図面の簡単な説明

0109

図1本発明の第1原理説明図である。
図2本発明の第2原理説明図である。
図3第1実施形態の回路ブロック図である。
図4第2実施形態の回路ブロック図である。
図5リフレッシュ動作開始要求生成回路の具体例を示す回路ブロック図である。
図6カウントアップ監視回路の具体例を示す回路図である。
図7具体例の回路動作を示すタイミングチャートである。
図8第1実施形態の動作を示すタイミングチャートである。
図9第2実施形態の動作を示すタイミングチャートである。
図10従来技術のリフレッシュ動作(1)を示すタイミングチャートである。
図11従来技術のリフレッシュ動作(2)を示すタイミングチャートである。
図12間引きリフレッシュ動作を示すタイミングチャートである。
図13パーシャルリフレッシュ動作を示すタイミングチャートである。
図14外部アクセス動作時の課題を示すタイミングチャートである。
図15外部アクセス動作優先モード設定時の課題を示すタイミングチャートである。

--

0110

1外部アクセス動作開始要求
2 外部アクセス動作実行開始
3 外部アクセス動作実行中
4 外部アクセス動作実行終了
5 外部アクセス動作優先モード設定
6 外部アクセス動作優先モード設定中
7 外部アクセス動作優先モード解除
8リフレッシュ動作開始要求(1回目)
9 リフレッシュ動作開始要求(2回目)
10 リフレッシュ動作開始要求(3回目)
11 内部動作の制御
12、13 リフレッシュ動作の実行禁止
21、31 I/O系回路
22 リフレッシュ動作開始要求生成回路
23、33アクセスアービタ
24メモリコア制御回路
25カウントアップ監視回路
26リフレッシュアドレスカウンタ
27リフレッシュ禁止アドレス設定回路
28リフレッシュアドレスアービタ
29 メモリコア

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