技術 電気システムと光ネットワークとの間で並列データ送信および受信を保証するための方法およびそのような並列データ送信および受信を保証するために使用されるように適合されたインターフェース回路およびそのようなインタフェース回路で使用するように適合された電気送信デバイス。

0001

本発明は、電気システムと光データ伝送に適合された光ネットワークとの間の高速データ伝送を保証するための方法、およびそのような機能を有する電気デバイスおよびインターフェース回路に関する。

0002

例えば光ファイバを使用する光伝送が、高いデータレートで実行され得るので、データの伝送のために、光ネットワークの使用が、大きく増大しつつある。しかし、光データ伝送のための前提条件は、そのような光ネットワークを、伝送データの生成またはプロビジョン（provision）および／または更なる処理のための電気システムと結合することである。

0003

また、電気システムにより、かつ各々が電気システムにより提供される所定のデータレートを有する複数の論理データチャネルに基づいて提供されるフレーム信号（framed signal）を伝送するために、複数の論理データチャネルは、光ネットワークを介して伝送するためのより高いデータレートを有するただ１つのデータ信号に多重化されなければならない。

0004

例えば、フレーム信号が１６個のデータチャネルに基づき、各々が、２．５ギガビット／秒のそれぞれのデータレートで電気システムにより伝送される場合、光ファイバを介して光ネットワークにより伝送されるように適合された多重化されたデータ信号のデータレートは、４０ギガビット／秒の帯域幅を含む。したがって、光ネットワークにより伝送されるデータの再生成（regeneration）に対してさえも、例えば４０ギガビット／秒の帯域幅を有するデータ信号は、電気システムによりさらに処理されるために、２．５ギガビット／秒を各々有する１６個のデータチャネルに基づいて、オリジナルのフレーム信号に分離（de-multiplexed）されなければならない。

0005

したがって、光ネットワークを電気システムと結合させるために、インターフェース回路が必要である。そのようなインターフェース回路は、通常、４個の別個の機能を実行しなければならない。詳細には、両方のデータ送信方向、即ち電気システムから光ネットワークへ（外に出る（egress））およびその逆（内に入る（ingress））に対して、送信機能および受信機能が、それぞれサポートされなければならない。

0006

電気システムの特定のデバイスが、光ネットワークの特定のデバイスに結合されており、通常、公知のいわゆるＣＭＯＳ技術により製造された特定用途向け集積回路（ＡＳＩＣ）を含む。ＣＭＯＳデバイスの製造は、実質的に１０ギガビット／秒まで動作するように十分に高速なものが、今日可能であるが、しかし、光ネットワークの特定のデバイスは、通常、公知のバイポーラ技術により製造される。

0007

特に、光高速データ伝送に関して、異なるネットワークおよび／またはシステムプロバイダにコンパチビリティを提供するために、光インターネットワーキングフォーラム（ＯＩＦ）は、現在、以下の記述においてＳＦＩ−５と呼ばれる４０ギガビット／秒光トランスポンダーモジュールと、ＣＭＯＳＡＳＩＣとの間のインターフェースのための産業界（industry）のＳＦＩ−５標準を定義している。ＳＦＩ−５標準は、各々が２．５ギガビット／秒の伝送レートを有する１６個のインターリーブされたデータチャネルの伝送に適合されている。

0008

このＳＦＩ−５標準は、全体で４０ギガビット／秒データ信号のうちの２．５ギガビット／秒のデータレートでデータライン上でそれぞれ非同期的に伝送される１６個の並列データチャネルに加えて、いわゆる、デスキュー（deskew）チャネルと呼ばれる１７番目のデータチャネルを定義する。このデスキューチャネルにおいて、伝送されるデータは、フレームスタートマーカー、およびそれに続くいくつかのオーバヘッドバイトを含む。その後、１６番目のデータチャネルのデスキューチャネル６４ビットにおいて、１５番目のデータチャネルの６４ビット、および１番目のデータチャネルの６４ビットが、時間多重化されて送信される。

0009

そして、このデスキューチャネル情報は、受信側において、例えば、光ネットワークの特定のデバイスにおいて、小さなエラスティックストア（elastic store）またはディレイエレメントとの組合せで使用され、それらが送信側においてこのパラレルリンクインターフェースに送信されたと同様に、１６個のデータチャネルを読み出すために、リードポインター（read pointer）の正しい位置を見つけ出す。これは、図５に模式的に示されている。

0010

しかし、そのような予想される標準化された解決法の１つの欠点は、特に４０ギガビット／秒光トランスポンダモジュールの受信側の必要とされるロジックが、上述したように、光ネットワークのそのような特定デバイスに対して今日使用されるバイポーラ技術に適合するには余りにも大きいことである。

0011

いわゆるＳＥＲＤＥＳ、即ち高速コンポーネントを形成するシリアライザ／デシリアライザ（serializer/de-serializer）である必要とされるエラスティックストアを、光ネットワークのバイポーラデバイス上に形成するために、チャネルあたり１００個までのフリップフロップが必要とされ、大きな追加的な電力を必要とすることになる。また、ゲートオーバヘッド（gate overhead）も、これらのデバイスの歩留まりを減少させることになる。これは、これらのデバイスが劇的に増大しなければならないからである。

0012

一方、上述したように、純粋なＣＭＯＳ技術は、光トランスポンダモジュールにおけるＳＥＲＤＥＳデバイスのようなものに必要とされる１０ギガビット／秒まで動作するのには十分に高速ではない。

0013

したがって、本発明の目的は、必要なゲート量および必要とされるパワーを同時に大幅に減少させることにより、光データ伝送に適合された電気システムと光ネットワークとの間の高速データ伝送を保証するための、従来技術に対して新しくかつ改良されたアプローチを提供することである。

0014

本発明は、電気システムの電気デバイス、特に電気送信機デバイスのＣＭＯＳ部分に関するいくつかの制約を増大させることにより、光ネットワークの特定のデバイスとの電気システムの特定のデバイスの大幅に改良されたインターフェース結合を提案し、光ネットワークのバイポーラデバイスのサイズのかなりの減少を生じさせる。

0015

特に、電気システムから光ネットワークに複数の論理データチャネルを有する高速データ信号の送信のために、データの不整合（misalignment）に関する予測可能性を確かにするために、同期送信が提案されている。これは、データ転送時間に対する差が実質的に防止されるように、論理データチャネルに対してデータラインが同じ長さである場合に、さらに増大されうる。また、伝送エラーを検出するための光ネットワークの受信部において使用可能な情報を含む更なる制御チャネルが、好ましくは、同期的に送信され、クロックの両方のエッジを使用して受信データを直接的に順序づける（ordering）ために、クロックレートが、それぞれの論理チャネルの伝送レートに対して半分のレートを有することが保証される。

0016

特に、電気送信機デバイスにより含まれる位相ルックアップが、位相ルックアップによる不規則なクロッキング（irregular clocking）により生じるジッタ（jitter）を抑制するためにバイパスされる。好もしい実施形態によれば、クロックは、選択可能かつ正しいクロックレートを提供するために、外部から供給される。

0017

大幅に単純化する一方、有効に伝送エラーを検出する方法を保証するために、リアルタイムのパラレルリンク監視を保証するための更なる制御チャネルとして、パリティチャネルが送信される。

0018

好ましい実施形態によれば、新規な解決法は、標準のＩＥＥＥ Ｇ．７０９およびエンハンスドＦＥＣオプションさえも可能にするために、２．５ギガビット／秒から３．１２５ギガビット／秒までのチャネル速度で動作するように適合される。

0019

結果として、本発明は、光トランスポンダモジュールとＣＭＯＳＡＳＩＣとの間の上述したＳＦＩ−５標準インターフェースに対する改良として見ることができ、バイポーラ受信機インターフェースにおいて必要とされるロジックの量を低減し、したがって、ＳＦＩ−５の内容は、本発明の開示に完全に含まれる。

0020

実質的に、全ての改良は、ＳＦＩ−５ＣＭＯＳ部分に関する送信側のみに適用される。ＳＦＩ−５に定義された受信側は、影響を受けない。改良が、制御信号により制御可能である場合、ＣＭＯＳ送信機デバイスは、純粋なＳＦＩ−５モジュール中で、および／またはフレーマ（framer）とＦＥＣプロセッサとの間に配置されるような２つのＣＭＯＳデバイス間で動作しうる。これは、しばしば、送信システムまたはネットワークの光コンポーネントの直前に配置される。

0021

したがって、本発明は、ＳＥＲＤＥＳデバイス中のフリップフロップの数を、データチャネルあたり約１００から２に低減する可能性を提供する。バイポーラＳＥＲＤＥＳデバイスの改良された歩留まりは、コストを低減することになる。また、バイポーラＳＥＲＤＥＳデバイスおよび光トランスポンダモジュール内部全体のパワーが低減される。

0022

結果として、対応する好ましい新規なインターフェース回路は、ＣＭＯＳデバイスに対する完全なＳＦＩ−５機能を提供し、バイポーラデバイスおよびＣＭＯＳ（Egress）デバイスに対する努力を最小化する。

0023

図１ないし図６において、リアルタイムパラレルリンク監視のためのパリティチャネルおよび送信ＰＬＬのためのバイパスモードを含む好ましい新規なインターフェースの実施形態の必須の側面を模式的に示し、これは、ＳＦＩ−５による４分の１レートクロックの変わりに２分の１レートクロックとして選択可能なクロックを伴うデータ、およびそれぞれ２．５ギガビット／秒の１６個のデータチャネルＴＸＤＡＴＡ［１５：０］およびＲＸＤＡＴＡ［１５：０］のための同期伝送モードを使用して、それを逆方向（contra directional）インターフェースとするために、例えば１．２５ＧＨｚのハーフレートクロックを使用する。パリティおよびハーフレートクロックは、８０ｐｓの特定の最大スキュー（skew）を有する。しかし、特に、それぞれの特定システムパラメータに依存するより低いまたはより高い最大スキューが可能である。

0024

詳細には、図１は、ＦＥＣプロセッサ１と光モジュール２との間のインターフェース回路を模式的に示す。ＣＭＯＳ−ＡＳＩＣに基づくＦＥＣプロセッサ１は、送信機デバイスＴＸｅｌおよび受信機デバイスＲＸｅｌを含む。バイポーラコンポーネントに基づく光モジュールにも、送信機デバイスＴＸｏｐｔおよび受信機デバイスＲＸｏｐｔを含む。これらの電気デバイスおよび光デバイスは、実際には、１つの基板上に配置され、それぞれ電気デバイスおよび／または光デバイスは、１つまたはいくつかのコンポーネントを形成するものとして製造されうる。

0025

光モジュール２は、ＣＭＯＳ技術により提供されうることが当業者に明らかであろう。

0026

矢印３および５は、エグレス方向、即ち、ＦＥＣプロセッサ１から光モジュール２への方向を表し、矢印４は、データ電送のイングレス（ingress）方向、即ち、光モジュール２からＦＥＣプロセッサ１への方向を表す。少なくともエグレス（egress）方向におけるインターフェースは、矢印５により示されているように、反対方向コントラ−ダイレクショナル（contra-directional）であり、図５および６から分かるように、光受信機ＲＸｏｐｔは、信号線ＴＸＤＣＫＯにより送信機ＴＸelの論理エグレス（egress）モデルを示す図２に例えばさらに示されているように、フレーム化（framed）データをどのＣＭＯＳ送信機ＴＸｅｌが送信しなければならないかに従って、クロックＴＸＤＣＫＩを制御している。

0027

また、光受信機デバイス中のフリップフロップの数も、データチャネルあたり約１００から２へ低減することができ、図５および６に示された好ましい実施形態では、ジッタの差によるタイミングを改善するために、データチャネルあたり４個のフリップフロップに基づくリタイミング（retiming）機能が提供される。

0028

ＳＦＩ−５による公知の光受信機デバイスＲＸｏｐｔの論理モデルが、比較のために、図７に例示的に示されている。

0029

ＦＥＣプロセッサ１の送信機ＴＸｅｌは、例えば、異なる信号において同期して送信される１６個のデータチャネルのための送信基準クロックＴＸＲＥＦＣＬＫを伴うただ１つのＰＬＬを有し、これは、ハーフレートクロックを選択するためにさらにバイパスされうる。例えば、フレーマとＦＥＣデバイスとの間またはフレーマループアプリケーションにおけるように、２つのＣＭＯＳデバイスの間で動作させるために、追加的な制御チャネルが、デスキュー（deskew）チャネルＴＸＤＳＣおよびＲＸＤＳＣとしてもオプショナルで選択されうる。そして、最小の所定の（pre-given）データ不整合（misalignment）は、デスキューチャネルのために必要でないので、受信ユニットは、送信されたクロックに基づかない。電気システムの好ましい受信機ＲＸｅｌであっても、いかなるタイミング制限も必要とせず、デスキューチャネルＲＸＤＳＣを使用するとき、データ遅延を伴って動作しうる。

0030

しかし、光モジュール２とのインターフェースをするために、ＳＦＩ−５による受信機ＲＸｏｐｔは、非常に複雑なデスキューコントローラの変わりに、単純なパリティエヴァリュエータ（parity evaluator）を使用することにより、コンポーネント設計に関して単純化されうる。結果として、各チャネルにおける遅延エレメントは、排除されうる。

0031

したがって、図１ないし６に示された好ましいが例示的なインターフェースに基づいて、送信のための電気デバイスＴＸｅｌは、伝送エラーを検出するために使用されるべき複数の論理チャネルＴＸＤＡＴＡ［１５：０］を同期して送信し、選択されたハーフレートクロックを有することができ、受信のための光デバイスＲＸｏｐｔが、単に、追加的なパリティビットに基づく伝送エラーを検出するための手段を含むようになる。しかし、受信のための電気デバイスＲＸｅｌは、好ましくはデータリカバリに対するクロックおよび受信された論理データチャネルＲＸＤＡＴＡの整合（alignment）を実行し、その関連する送信のための光デバイスＴＸｏｐｔは、その中に埋め込まれた送信されるべきデータを有する複数の論理チャネルＲＸＤＡＴＡを送信するために、かつ１６個のデータチャネルのデスキューイング（deskewing）手段に使用可能な情報を含むデスキューチャネルを生成するために適合されている。

0032

結果として、本発明の使用により、スキュー補償が、サポートされうるが、インターフェースバスを含む全てのデータ信号は、好ましくは、その関連するクロックに関してタイトなスキューバジェット（skew budget）を満足しなければならない。非同期インターフェース回路が生成されることができ、そこでは、送信機ＴＸｅｌおよびＴＸｏｐｔおよび受信側ＲＸｅｌおよびＲＸｏｐｔが、それらが具現化されるデバイスによって異なりうる。

0033

５０ギガビット／秒までの双方向集合的（aggregate）データスループットが、それぞれが３．１２５ギガビット／秒までのビットレートを有する１６個のパラレルデータ信号でサポートされうる。それに基づく新規なインターフェースは、例えば、オプティクスのタイプ、シリアル、ＤＷＤＭまたはパラレル、ＳＦＭまたはＭＭＦと無関係に、インターフェースで、例えば、４０ギガビット／秒帯域幅のＳＯＮＥＴ／ＳＤＨ信号、ＥＴＨＥＲＮＥＴ（登録商標）信号、またはRead Solomon ＦＥＣ（プラス７．１％ビットレート）のＩＥＥＥ Ｇ．７０９信号のデータを送信するようにコリファイされている。

0034

ＣＭＯＳデバイスのためのＳＦＩ−５機能を完全にサポートすることにより、選択可能クロックおよび少なくともエグレス方向において、同方向および逆方向モードの両方がサポートされ、特にバイポーラデバイスＲＸｏｐｔに対する追加的な努力が最小化される。好ましくは、制御信号を提供することにより、ＣＭＯＳ送信機デバイスは、純粋なＳＦＩ−５モードおよび／または２つのＣＭＯＳデバイス間、例えば、フレーマとＦＥＣプロセッサとの間で動作するようにスイッチされうる。

0035

以上述べたように、本発明によれば、必要なゲート量および必要とされるパワーを同時に大幅に減少させることにより、光データ伝送に適合された電気システムと光ネットワークとの間の高速データ伝送を保証するための、従来技術に対して新しくかつ改良されたアプローチを提供することができる。

0036

以上の説明は、本発明の一実施例に関するもので、この技術分野の当業者であれば、本発明の種々の変形例を考え得るが、それらはいずれも本発明の技術的範囲に包含される。尚、特許請求の範囲に記載した参照番号は発明の容易な理解のためで、その技術的範囲を制限するよう解釈されるべきではない。

0037

図１ＦＥＣプロセッサと光モジュールとの間の例示的な新規なインターフェースを示す図
図２電気送信機デバイスの例示的な論理エグレスモデルを示す図
図３電気受信機デバイスの例示的な論理イングレスモデルを示す図
図４光送信機デバイスの例示的な論理イングレスモデルを示す図
図５回路基板に接続された光受信機デバイスの例示的な論理モデルを示す図
図６図５による新規な光受信機デバイスのリタイミング機能をより詳細に示す図
図７ＳＦＩ−５による光受信機デバイスの例示的な論理モデルを示す図

0038

１ ＦＥＣプロセッサ
２ 光モジュール