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技術 電気システムと光ネットワークとの間で並列データ送信および受信を保証するための方法およびそのような並列データ送信および受信を保証するために使用されるように適合されたインターフェース回路およびそのようなインタフェース回路で使用するように適合された電気送信デバイス。

出願人 ルーセントテクノロジーズインコーポレーテッド
発明者 マーカスブラッシェマンクラウス・オルガーオットー
出願日 2002年8月12日 (18年6ヶ月経過) 出願番号 2002-234976
公開日 2003年6月27日 (17年7ヶ月経過) 公開番号 2003-179586
状態 未査定
技術分野 光伝送方式 デジタル伝送方式における同期 光通信システム
主要キーワード 受信機インターフェース ECデバイス 逆方向モード スキューバ タイミング制限 スキュー補償 送信機デバイス 並列リンク
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2003年6月27日)のものです。
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図面 (8)

課題

必要なゲートの量および実用とされるパワーを同時に大幅に低減することにより改良された電気システムと光データ伝送のための光ネットワークとの間の高速データ伝送を提供する。

解決手段

電気システム(1)と光データ伝送に適合された光ネットワーク(2)との間での高速伝送レートに基づく並列データ送信および受信を保証するために、その中に埋め込まれた送信されるべきデータを有する複数の論理チャネル(TXDATA,RXDATA)が、追加的制御チャネル(TXPAR)と共に、電気システム(1)から光ネットワーク(2)へ同期して送信される。追加的制御チャネル(TXPAR)は、光ネットワークのそれぞれ適合された受信手段により伝送エラーを検出するために使用可能である情報を含み、クロックレートは、それぞれの論理チャネル(TXDATA,RXDATA)の伝送レートの半分のレートを有することが保証される。

概要

背景

例えば光ファイバを使用する光伝送が、高いデータレートで実行され得るので、データの伝送のために、光ネットワークの使用が、大きく増大しつつある。しかし、光データ伝送のための前提条件は、そのような光ネットワークを、伝送データの生成またはプロビジョン(provision)および/または更なる処理のための電気システムと結合することである。

また、電気システムにより、かつ各々が電気システムにより提供される所定のデータレートを有する複数の論理データチャネルに基づいて提供されるフレーム信号(framed signal)を伝送するために、複数の論理データチャネルは、光ネットワークを介して伝送するためのより高いデータレートを有するただ1つのデータ信号多重化されなければならない。

例えば、フレーム信号が16個のデータチャネルに基づき、各々が、2.5ギガビット/秒のそれぞれのデータレートで電気システムにより伝送される場合、光ファイバを介して光ネットワークにより伝送されるように適合された多重化されたデータ信号のデータレートは、40ギガビット/秒の帯域幅を含む。したがって、光ネットワークにより伝送されるデータの再生成(regeneration)に対してさえも、例えば40ギガビット/秒の帯域幅を有するデータ信号は、電気システムによりさらに処理されるために、2.5ギガビット/秒を各々有する16個のデータチャネルに基づいて、オリジナルのフレーム信号に分離(de-multiplexed)されなければならない。

したがって、光ネットワークを電気システムと結合させるために、インターフェース回路が必要である。そのようなインターフェース回路は、通常、4個の別個の機能を実行しなければならない。詳細には、両方のデータ送信方向、即ち電気システムから光ネットワークへ(外に出る(egress))およびその逆(内に入る(ingress))に対して、送信機能および受信機能が、それぞれサポートされなければならない。

電気システムの特定のデバイスが、光ネットワークの特定のデバイスに結合されており、通常、公知のいわゆるCMOS技術により製造された特定用途向け集積回路ASIC)を含む。CMOSデバイスの製造は、実質的に10ギガビット/秒まで動作するように十分に高速なものが、今日可能であるが、しかし、光ネットワークの特定のデバイスは、通常、公知のバイポーラ技術により製造される。

特に、光高速データ伝送に関して、異なるネットワークおよび/またはシステムプロバイダコンパチビリティを提供するために、光インターネットワーキングフォーラム(OIF)は、現在、以下の記述においてSFI−5と呼ばれる40ギガビット/秒光トランスポンダモジュールと、CMOSASICとの間のインターフェースのための産業界(industry)のSFI−5標準を定義している。SFI−5標準は、各々が2.5ギガビット/秒の伝送レートを有する16個のインターリーブされたデータチャネルの伝送に適合されている。

このSFI−5標準は、全体で40ギガビット/秒データ信号のうちの2.5ギガビット/秒のデータレートでデータライン上でそれぞれ非同期的に伝送される16個の並列データチャネルに加えて、いわゆる、デスキュー(deskew)チャネルと呼ばれる17番目のデータチャネルを定義する。このデスキューチャネルにおいて、伝送されるデータは、フレームスタートマーカー、およびそれに続くいくつかのオーバヘッドバイトを含む。その後、16番目のデータチャネルのデスキューチャネル64ビットにおいて、15番目のデータチャネルの64ビット、および1番目のデータチャネルの64ビットが、時間多重化されて送信される。

そして、このデスキューチャネル情報は、受信側において、例えば、光ネットワークの特定のデバイスにおいて、小さなエラスティックストア(elastic store)またはディレイエレメントとの組合せで使用され、それらが送信側においてこのパラレルリンクインターフェースに送信されたと同様に、16個のデータチャネルを読み出すために、リードポインター(read pointer)の正しい位置を見つけ出す。これは、図5に模式的に示されている。

しかし、そのような予想される標準化された解決法の1つの欠点は、特に40ギガビット/秒光トランスポンダモジュールの受信側の必要とされるロジックが、上述したように、光ネットワークのそのような特定デバイスに対して今日使用されるバイポーラ技術に適合するには余りにも大きいことである。

いわゆるSERES、即ち高速コンポーネントを形成するシリアライザデシリアライザ(serializer/de-serializer)である必要とされるエラスティックストアを、光ネットワークのバイポーラデバイス上に形成するために、チャネルあたり100個までのフリップフロップが必要とされ、大きな追加的な電力を必要とすることになる。また、ゲートオーバヘッド(gate overhead)も、これらのデバイスの歩留まりを減少させることになる。これは、これらのデバイスが劇的に増大しなければならないからである。

一方、上述したように、純粋なCMOS技術は、光トランスポンダモジュールにおけるSERDESデバイスのようなものに必要とされる10ギガビット/秒まで動作するのには十分に高速ではない。

概要

必要なゲートの量および実用とされるパワーを同時に大幅に低減することにより改良された電気システムと光データ伝送のための光ネットワークとの間の高速データ伝送を提供する。

電気システム(1)と光データ伝送に適合された光ネットワーク(2)との間での高速伝送レートに基づく並列データ送信および受信を保証するために、その中に埋め込まれた送信されるべきデータを有する複数の論理チャネル(TXDATA,RXDATA)が、追加的制御チャネル(TXPAR)と共に、電気システム(1)から光ネットワーク(2)へ同期して送信される。追加的制御チャネル(TXPAR)は、光ネットワークのそれぞれ適合された受信手段により伝送エラーを検出するために使用可能である情報を含み、クロックレートは、それぞれの論理チャネル(TXDATA,RXDATA)の伝送レートの半分のレートを有することが保証される。

目的

したがって、本発明の目的は、必要なゲート量および必要とされるパワーを同時に大幅に減少させることにより、光データ伝送に適合された電気システムと光ネットワークとの間の高速データ伝送を保証するための、従来技術に対して新しくかつ改良されたアプローチを提供することである。

効果

実績

技術文献被引用数
3件
牽制数
2件

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請求項1

電気システムと光データ伝送適合された光ネットワークとの間で高速送信レートに基づく並列データ送信および受信を保証するための方法において、その中に埋め込まれた送信されるべきデータを伴う複数の論理チャネル(TXDATA,RXDATA)が、光ネットワーク(2)のそれぞれ適合された受信手段(RXopt)により伝送エラーを検出するために使用可能な情報を含む追加的制御チャネル(TXPAR)と共に、少なくとも電気システム(1)から光ネットワーク(2)へ同期して送信され、クロックレートが、それぞれの論理チャネル(TXDATA,RXDATA)の伝送レートの半分のレートを有するように保証されることを特徴とする方法。

請求項2

電気システム(1)により含まれるフェーズロックループPLL)が、電気システム(1)から光ネットワーク(2)へのデータ伝送の間、バイパスされることを特徴とする請求項1記載の方法。

請求項3

前記クロックレートは、外部で生成される(TXDCKO)ことを特徴とする請求項1または2記載の方法。

請求項4

前記制御チャネルは、それぞれの並列論理データチャネル(TXDATA)の全ての対応するポジションド(positioned)ビットに対して、それぞれの更なるパリティビットを含むパリティチャネル(TXPAR)として生成されることを特徴とする請求項1ないし4のうちのいずれかに記載の方法。

請求項5

少なくとも16個のデータチャネル(TXDATA,RXDATA)が、それぞれ2.5ギガビット/秒から3.125ギガビット/秒までの伝送レートで並列的に送信されることを特徴とする請求項1ないし4のいずれかに記載の方法。

請求項6

電気システムと光データ伝送のために適合された光ネットワークとの間で高速伝送レートに基づく並列的データ送信および受信を保証するためのインターフェース回路中で使用するように適合された電気送信デバイス(TXel)において、その中に埋め込まれた送信されるべきデータと共に複数の論理チャネル(TXDATA)を同期して送信するための手段と、伝送エラーを検出ために使用可能な情報を含む追加的制御チャネル(TXPAR)を生成するための手段と、それぞれの論理チャネル(TXDATA)の伝送レートに関して、半分のレートであるクロックレート(TXDCKO)を生成するための手段とを有することを特徴とするデバイス

請求項7

前記制御チャネルは、リアルタイム並列リンク監視のためのパリティチャネル(TXPAR)として生成されることを特徴とする請求項6記載の電気デバイス

請求項8

フェーズロックループ手段(PLL)および前記フェーズロックループ手段(PLL)をバイパスするための手段(BYPASS)とを有することを特徴とする請求項6または7記載の電気デバイス。

請求項9

外部クロックに基づいてデータを送信するための手段を有することを特徴とする請求項6ないし8のいずれかに記載の電気デバイス。

請求項10

電気システムと光データ伝送に適合された光ネットワークとの間で高速伝送レートに基づいて並列データ送信および受信を保証するために使用されるように適合されたインターフェース回路において、送信のための電気デバイス(TXel)と、受信のための電気デバイス(RXel)と、送信のための光デバイス(TXopt)と、受信のための光デバイス(RXopt)とを有し、前記送信のための電気デバイスが、請求項6ないし9のいずれかに記載のものであることを特徴とするインターフェース回路。

技術分野

0001

本発明は、電気システムと光データ伝送適合された光ネットワークとの間の高速データ伝送保証するための方法、およびそのような機能を有する電気デバイスおよびインターフェース回路に関する。

背景技術

0002

例えば光ファイバを使用する光伝送が、高いデータレートで実行され得るので、データの伝送のために、光ネットワークの使用が、大きく増大しつつある。しかし、光データ伝送のための前提条件は、そのような光ネットワークを、伝送データの生成またはプロビジョン(provision)および/または更なる処理のための電気システムと結合することである。

0003

また、電気システムにより、かつ各々が電気システムにより提供される所定のデータレートを有する複数の論理データチャネルに基づいて提供されるフレーム信号(framed signal)を伝送するために、複数の論理データチャネルは、光ネットワークを介して伝送するためのより高いデータレートを有するただ1つのデータ信号多重化されなければならない。

0004

例えば、フレーム信号が16個のデータチャネルに基づき、各々が、2.5ギガビット/秒のそれぞれのデータレートで電気システムにより伝送される場合、光ファイバを介して光ネットワークにより伝送されるように適合された多重化されたデータ信号のデータレートは、40ギガビット/秒の帯域幅を含む。したがって、光ネットワークにより伝送されるデータの再生成(regeneration)に対してさえも、例えば40ギガビット/秒の帯域幅を有するデータ信号は、電気システムによりさらに処理されるために、2.5ギガビット/秒を各々有する16個のデータチャネルに基づいて、オリジナルのフレーム信号に分離(de-multiplexed)されなければならない。

0005

したがって、光ネットワークを電気システムと結合させるために、インターフェース回路が必要である。そのようなインターフェース回路は、通常、4個の別個の機能を実行しなければならない。詳細には、両方のデータ送信方向、即ち電気システムから光ネットワークへ(外に出る(egress))およびその逆(内に入る(ingress))に対して、送信機能および受信機能が、それぞれサポートされなければならない。

0006

電気システムの特定のデバイスが、光ネットワークの特定のデバイスに結合されており、通常、公知のいわゆるCMOS技術により製造された特定用途向け集積回路ASIC)を含む。CMOSデバイスの製造は、実質的に10ギガビット/秒まで動作するように十分に高速なものが、今日可能であるが、しかし、光ネットワークの特定のデバイスは、通常、公知のバイポーラ技術により製造される。

0007

特に、光高速データ伝送に関して、異なるネットワークおよび/またはシステムプロバイダコンパチビリティを提供するために、光インターネットワーキングフォーラム(OIF)は、現在、以下の記述においてSFI−5と呼ばれる40ギガビット/秒光トランスポンダモジュールと、CMOSASICとの間のインターフェースのための産業界(industry)のSFI−5標準を定義している。SFI−5標準は、各々が2.5ギガビット/秒の伝送レートを有する16個のインターリーブされたデータチャネルの伝送に適合されている。

0008

このSFI−5標準は、全体で40ギガビット/秒データ信号のうちの2.5ギガビット/秒のデータレートでデータライン上でそれぞれ非同期的に伝送される16個の並列データチャネルに加えて、いわゆる、デスキュー(deskew)チャネルと呼ばれる17番目のデータチャネルを定義する。このデスキューチャネルにおいて、伝送されるデータは、フレームスタートマーカー、およびそれに続くいくつかのオーバヘッドバイトを含む。その後、16番目のデータチャネルのデスキューチャネル64ビットにおいて、15番目のデータチャネルの64ビット、および1番目のデータチャネルの64ビットが、時間多重化されて送信される。

0009

そして、このデスキューチャネル情報は、受信側において、例えば、光ネットワークの特定のデバイスにおいて、小さなエラスティックストア(elastic store)またはディレイエレメントとの組合せで使用され、それらが送信側においてこのパラレルリンクインターフェースに送信されたと同様に、16個のデータチャネルを読み出すために、リードポインター(read pointer)の正しい位置を見つけ出す。これは、図5に模式的に示されている。

0010

しかし、そのような予想される標準化された解決法の1つの欠点は、特に40ギガビット/秒光トランスポンダモジュールの受信側の必要とされるロジックが、上述したように、光ネットワークのそのような特定デバイスに対して今日使用されるバイポーラ技術に適合するには余りにも大きいことである。

0011

いわゆるSERES、即ち高速コンポーネントを形成するシリアライザデシリアライザ(serializer/de-serializer)である必要とされるエラスティックストアを、光ネットワークのバイポーラデバイス上に形成するために、チャネルあたり100個までのフリップフロップが必要とされ、大きな追加的な電力を必要とすることになる。また、ゲートオーバヘッド(gate overhead)も、これらのデバイスの歩留まりを減少させることになる。これは、これらのデバイスが劇的に増大しなければならないからである。

0012

一方、上述したように、純粋なCMOS技術は、光トランスポンダモジュールにおけるSERDESデバイスのようなものに必要とされる10ギガビット/秒まで動作するのには十分に高速ではない。

発明が解決しようとする課題

0013

したがって、本発明の目的は、必要なゲート量および必要とされるパワーを同時に大幅に減少させることにより、光データ伝送に適合された電気システムと光ネットワークとの間の高速データ伝送を保証するための、従来技術に対して新しくかつ改良されたアプローチを提供することである。

課題を解決するための手段

0014

本発明は、電気システムの電気デバイス、特に電気送信機デバイスのCMOS部分に関するいくつかの制約を増大させることにより、光ネットワークの特定のデバイスとの電気システムの特定のデバイスの大幅に改良されたインターフェース結合を提案し、光ネットワークのバイポーラデバイスのサイズのかなりの減少を生じさせる。

0015

特に、電気システムから光ネットワークに複数の論理データチャネルを有する高速データ信号の送信のために、データの不整合(misalignment)に関する予測可能性を確かにするために、同期送信が提案されている。これは、データ転送時間に対する差が実質的に防止されるように、論理データチャネルに対してデータラインが同じ長さである場合に、さらに増大されうる。また、伝送エラーを検出するための光ネットワークの受信部において使用可能な情報を含む更なる制御チャネルが、好ましくは、同期的に送信され、クロックの両方のエッジを使用して受信データを直接的に順序づける(ordering)ために、クロックレートが、それぞれの論理チャネルの伝送レートに対して半分のレートを有することが保証される。

0016

特に、電気送信機デバイスにより含まれる位相ルックアップが、位相ルックアップによる不規則クロッキング(irregular clocking)により生じるジッタ(jitter)を抑制するためにバイパスされる。好もしい実施形態によれば、クロックは、選択可能かつ正しいクロックレートを提供するために、外部から供給される。

0017

大幅に単純化する一方、有効に伝送エラーを検出する方法を保証するために、リアルタイムのパラレルリンク監視を保証するための更なる制御チャネルとして、パリティチャネルが送信される。

0018

好ましい実施形態によれば、新規な解決法は、標準のIEEE G.709およびエンハンスドFECオプションさえも可能にするために、2.5ギガビット/秒から3.125ギガビット/秒までのチャネル速度で動作するように適合される。

0019

結果として、本発明は、光トランスポンダモジュールとCMOSASICとの間の上述したSFI−5標準インターフェースに対する改良として見ることができ、バイポーラ受信機インターフェースにおいて必要とされるロジックの量を低減し、したがって、SFI−5の内容は、本発明の開示に完全に含まれる。

0020

実質的に、全ての改良は、SFI−5CMOS部分に関する送信側のみに適用される。SFI−5に定義された受信側は、影響を受けない。改良が、制御信号により制御可能である場合、CMOS送信機デバイスは、純粋なSFI−5モジュール中で、および/またはフレーマ(framer)とFECプロセッサとの間に配置されるような2つのCMOSデバイス間で動作しうる。これは、しばしば、送信システムまたはネットワークの光コンポーネント直前に配置される。

0021

したがって、本発明は、SERDESデバイス中のフリップフロップの数を、データチャネルあたり約100から2に低減する可能性を提供する。バイポーラSERDESデバイスの改良された歩留まりは、コストを低減することになる。また、バイポーラSERDESデバイスおよび光トランスポンダモジュール内部全体のパワーが低減される。

0022

結果として、対応する好ましい新規なインターフェース回路は、CMOSデバイスに対する完全なSFI−5機能を提供し、バイポーラデバイスおよびCMOS(Egress)デバイスに対する努力を最小化する。

発明を実施するための最良の形態

0023

図1ないし図6において、リアルタイムパラレルリンク監視のためのパリティチャネルおよび送信PLLのためのバイパスモードを含む好ましい新規なインターフェースの実施形態の必須の側面を模式的に示し、これは、SFI−5による4分の1レートクロックの変わりに2分の1レートクロックとして選択可能なクロックを伴うデータ、およびそれぞれ2.5ギガビット/秒の16個のデータチャネルTXDATA[15:0]およびRXDATA[15:0]のための同期伝送モードを使用して、それを逆方向(contra directional)インターフェースとするために、例えば1.25GHzのハーフレートクロックを使用する。パリティおよびハーフレートクロックは、80psの特定の最大スキュー(skew)を有する。しかし、特に、それぞれの特定システムパラメータに依存するより低いまたはより高い最大スキューが可能である。

0024

詳細には、図1は、FECプロセッサ1と光モジュール2との間のインターフェース回路を模式的に示す。CMOS−ASICに基づくFECプロセッサ1は、送信機デバイスTXelおよび受信機デバイスRXelを含む。バイポーラコンポーネントに基づく光モジュールにも、送信機デバイスTXoptおよび受信機デバイスRXoptを含む。これらの電気デバイスおよび光デバイスは、実際には、1つの基板上に配置され、それぞれ電気デバイスおよび/または光デバイスは、1つまたはいくつかのコンポーネントを形成するものとして製造されうる。

0025

光モジュール2は、CMOS技術により提供されうることが当業者に明らかであろう。

0026

矢印3および5は、エグレス方向、即ち、FECプロセッサ1から光モジュール2への方向を表し、矢印4は、データ電送イングレス(ingress)方向、即ち、光モジュール2からFECプロセッサ1への方向を表す。少なくともエグレス(egress)方向におけるインターフェースは、矢印5により示されているように、反対方向コントラ−ダイレクシナル(contra-directional)であり、図5および6から分かるように、光受信機RXoptは、信号線TXDCKOにより送信機TXelの論理エグレス(egress)モデルを示す図2に例えばさらに示されているように、フレーム化(framed)データをどのCMOS送信機TXelが送信しなければならないかに従って、クロックTXDCKIを制御している。

0027

また、光受信機デバイス中のフリップフロップの数も、データチャネルあたり約100から2へ低減することができ、図5および6に示された好ましい実施形態では、ジッタの差によるタイミングを改善するために、データチャネルあたり4個のフリップフロップに基づくリタイミング(retiming)機能が提供される。

0028

SFI−5による公知の光受信機デバイスRXoptの論理モデルが、比較のために、図7に例示的に示されている。

0029

FECプロセッサ1の送信機TXelは、例えば、異なる信号において同期して送信される16個のデータチャネルのための送信基準クロックTXREFCLKを伴うただ1つのPLLを有し、これは、ハーフレートクロックを選択するためにさらにバイパスされうる。例えば、フレーマとFECデバイスとの間またはフレーマループアプリケーションにおけるように、2つのCMOSデバイスの間で動作させるために、追加的な制御チャネルが、デスキュー(deskew)チャネルTXDSCおよびRXDSCとしてもオプショナルで選択されうる。そして、最小の所定の(pre-given)データ不整合(misalignment)は、デスキューチャネルのために必要でないので、受信ユニットは、送信されたクロックに基づかない。電気システムの好ましい受信機RXelであっても、いかなるタイミング制限も必要とせず、デスキューチャネルRXDSCを使用するとき、データ遅延を伴って動作しうる。

0030

しかし、光モジュール2とのインターフェースをするために、SFI−5による受信機RXoptは、非常に複雑なデスキューコントローラの変わりに、単純なパリティエヴァリュエータ(parity evaluator)を使用することにより、コンポーネント設計に関して単純化されうる。結果として、各チャネルにおける遅延エレメントは、排除されうる。

0031

したがって、図1ないし6に示された好ましいが例示的なインターフェースに基づいて、送信のための電気デバイスTXelは、伝送エラーを検出するために使用されるべき複数の論理チャネルTXDATA[15:0]を同期して送信し、選択されたハーフレートクロックを有することができ、受信のための光デバイスRXoptが、単に、追加的なパリティビットに基づく伝送エラーを検出するための手段を含むようになる。しかし、受信のための電気デバイスRXelは、好ましくはデータリカバリに対するクロックおよび受信された論理データチャネルRXDATAの整合(alignment)を実行し、その関連する送信のための光デバイスTXoptは、その中に埋め込まれた送信されるべきデータを有する複数の論理チャネルRXDATAを送信するために、かつ16個のデータチャネルのデスキューイング(deskewing)手段に使用可能な情報を含むデスキューチャネルを生成するために適合されている。

0032

結果として、本発明の使用により、スキュー補償が、サポートされうるが、インターフェースバスを含む全てのデータ信号は、好ましくは、その関連するクロックに関してタイトスキューバジェット(skew budget)を満足しなければならない。非同期インターフェース回路が生成されることができ、そこでは、送信機TXelおよびTXoptおよび受信側RXelおよびRXoptが、それらが具現化されるデバイスによって異なりうる。

0033

50ギガビット/秒までの双方向集合的(aggregate)データスループットが、それぞれが3.125ギガビット/秒までのビットレートを有する16個のパラレルデータ信号でサポートされうる。それに基づく新規なインターフェースは、例えば、オプティクスのタイプ、シリアルDWDMまたはパラレル、SFMまたはMMFと無関係に、インターフェースで、例えば、40ギガビット/秒帯域幅のSONET/SDH信号、ETHERNET(登録商標)信号、またはRead Solomon FEC(プラス7.1%ビットレート)のIEEE G.709信号のデータを送信するようにコリファイされている。

0034

CMOSデバイスのためのSFI−5機能を完全にサポートすることにより、選択可能クロックおよび少なくともエグレス方向において、同方向および逆方向モードの両方がサポートされ、特にバイポーラデバイスRXoptに対する追加的な努力が最小化される。好ましくは、制御信号を提供することにより、CMOS送信機デバイスは、純粋なSFI−5モードおよび/または2つのCMOSデバイス間、例えば、フレーマとFECプロセッサとの間で動作するようにスイッチされうる。

発明の効果

0035

以上述べたように、本発明によれば、必要なゲート量および必要とされるパワーを同時に大幅に減少させることにより、光データ伝送に適合された電気システムと光ネットワークとの間の高速データ伝送を保証するための、従来技術に対して新しくかつ改良されたアプローチを提供することができる。

0036

以上の説明は、本発明の一実施例に関するもので、この技術分野の当業者であれば、本発明の種々の変形例を考え得るが、それらはいずれも本発明の技術的範囲に包含される。尚、特許請求の範囲に記載した参照番号は発明の容易な理解のためで、その技術的範囲を制限するよう解釈されるべきではない。

図面の簡単な説明

0037

図1FECプロセッサと光モジュールとの間の例示的な新規なインターフェースを示す図
図2電気送信機デバイスの例示的な論理エグレスモデルを示す図
図3電気受信機デバイスの例示的な論理イングレスモデルを示す図
図4光送信機デバイスの例示的な論理イングレスモデルを示す図
図5回路基板に接続された光受信機デバイスの例示的な論理モデルを示す図
図6図5による新規な光受信機デバイスのリタイミング機能をより詳細に示す図
図7SFI−5による光受信機デバイスの例示的な論理モデルを示す図

--

0038

1 FECプロセッサ
2 光モジュール

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