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技術 可変な出力ドライバ回路

出願人 ラムトロン・インターナショナル・コーポレーション
発明者 カートスクワーツミカエルオルワイズ
出願日 2002年5月30日 (19年0ヶ月経過) 出願番号 2002-157858
公開日 2003年6月27日 (17年11ヶ月経過) 公開番号 2003-179478
状態 拒絶査定
技術分野 S-RAM 静的メモリのアクセス制御 論理回路II DRAM
主要キーワード Nチャンネル 供給パワー 外部プルアップ抵抗 回路構成データ プルダウン装置 制御論理ブロック モード構成 プルアップ電圧
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この項目の情報は公開日時点(2003年6月27日)のものです。
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図面 (10)

課題

FRAM構成可能な出力ドライバ回路であって、ユーザがCMOSレベルプッシュプル操作又は真のオープンドレイン操作のどちらに対する出力ドライバも構成することができるようにする。

解決手段

不揮発性の構成可能な出力回路ドライバ回路40は、ユーザー選択可能な出力回路構成データを記憶するための不揮発性メモリ(FRAM構成)44、出力パット54に接続するCMOS出力ステージ52及びCMOS出力ステージ52に接続する制御論理回路コントロールロジック)46を含み、制御論理回路46は、入力信号及び回路構成データを受ける。レベルシタ48は制御論理回路(コントロールロジック)46の第1の出力56及び出力ステージ52のノード64に接続し、入力論理レベルを出力論理レベルにシフトする。

概要

背景

概要

FRAM構成可能な出力ドライバ回路であって、ユーザがCMOSレベルプッシュプル操作又は真のオープンドレイン操作のどちらに対する出力ドライバも構成することができるようにする。

不揮発性の構成可能な出力回路ドライバ回路40は、ユーザー選択可能な出力回路構成データを記憶するための不揮発性メモリ(FRAM構成)44、出力パット54に接続するCMOS出力ステージ52及びCMOS出力ステージ52に接続する制御論理回路コントロールロジック)46を含み、制御論理回路46は、入力信号及び回路構成データを受ける。レベルシタ48は制御論理回路(コントロールロジック)46の第1の出力56及び出力ステージ52のノード64に接続し、入力論理レベルを出力論理レベルにシフトする。

目的

効果

実績

技術文献被引用数
1件
牽制数
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請求項1

不揮発性の構成可能な出力回路ドライバであって、ユーザが選択可能な出力回路構成データを記憶するための不揮発性メモリと、出力パッドに接続するCMOS出力ステージと、CMOS出力ステージに接続する制御論理回路と、実質的に漏れ電流を最小にするために、出力パッド中を流れる、入力信号及び回路構成データを受けるため及びCMOS出力ステージを横切って電圧を制御するための手段とを有する、出力回路ドライバ。

請求項2

不揮発性メモリが強誘電性ランダムアクセスメモリを含む請求項1記載の出力ドライバ回路

請求項3

CMOS出力ステージが、第一のPチャンネルトランジスタと、第二のPチャンネルトランジスタと、Nチャンネルトランジスタと、を含む請求項1記載の出力ドライバ回路。

請求項4

制御論理回路が出力ステージを駆動するための第一の及び第二の出力を含む請求項1記載の出力ドライバ回路。

請求項5

電圧制御手段が、制御論理回路、出力パッド及び出力ステージに接続されたレベルシフタを含む請求項1記載の出力ドライバ回路。

請求項6

ユーザ−選択可能な出力回路構成データを記憶するための不揮発性メモリと、第一、第二及び第三入力並びに、出力パッドに接続する出力を有するCMOS出力ステージと、入力信号を受けるための第一の入力、回路構成データを受けるための第2入力、出力ステージの第一の入力に接続する第一の出力、及び出力ステージの第三入力に接続された第二出力を有する制御論理回路と、出力パッドに接続するパワー末端、制御論理回路の第一の出力に接続する入力、及び第二出力ステージの第2入力に接続する出力を有しているレベルシフタ回路と、を有する不揮発性の構成可能な出力回路ドライバ。

請求項7

不揮発性メモリが強誘電性のランダムアクセスメモリを含む請求項6記載の出力ドライバ回路。

請求項8

不揮発性メモリが1T−1C強誘電体メモリセルを含む請求項6記載の出力ドライバ回路。

請求項9

不揮発性メモリが2T−2C強誘電体メモリセルを含む請求項6記載の出力ドライバ回路。

請求項10

CMOS出力ステージが、VDD電源、出力ステージの第一の入力を形成しているゲート及びドレインに接続された、ソースを有する第一のPチャンネルトランジスタと、第一のPチャンネルトランジスタのゲートに接続されたソース、出力ステージの第二の入力を形成しているゲート及び出力パッドに接続するドレインのドレインを有する第二のPチャンネルトランジスタと、接地に接続するソース、出力ステージの第三入力を形成しているゲート及び出力パッドに接続するドレインを有するNチャンネルトランジスタを含む請求項6記載の出力ドライバ回路。

請求項11

第一のPチャンネルトランジスタがVDD電源に接続されたバルクノードを更に含む請求項10記載の出力ドライバ回路。

請求項12

第二のPチャンネルトランジスタが出力パッドに接続されたバルクノードを更に含む請求項10記載の出力ドライバ回路。

請求項13

Nチャンネルトランジスタが接地に接続されたバルクノードを更に含む請求項10記載の出力ドライバ回路。

請求項14

制御論理回路が以下の論理関係を提供する請求項6記載の出力ドライバ回路。

請求項

ID=000003HE=025 WI=103 LX=0535 LY=1950

請求項15

出力ステージの第二の入力の電圧は、出力ステージを通した漏れ電流を防止するために、出力パッド上で選択的にセットされる請求項6記載の出力ドライバ回路。

請求項16

パワー末端に接続するソース及びクロス接続(cross-coupled)するゲート及びドレインを各々有する第一及び第二のPチャンネルトランジスタを含み、第一のPチャンネルトランジスタのドレインがレベルシフタの出力を形成し、Pチャンネルトランジスタのドレインに接続する第一及び第二のNチャンネルトランジスタレベルシフタを含む請求項6記載の出力ドライバ回路。

請求項17

第一のNチャンネルトランジスタが、第一のPチャンネルトランジスタのドレインに接続するドレイン、レベルシフタの入力を形成しているゲート及び接地に接続するソースを含む請求項16記載の出力ドライバ回路。

請求項18

第二のNチャンネルトランジスタが、第二のPチャンネルトランジスタのドレインに接続するドレイン、反転するレベルシフタ入力信号を受けるためのゲート及び接地に接続するソースを含む請求項16記載の出力ドライバ回路。

請求項19

ユーザ−選択可能な出力回路構成データを持続的に記憶し、構成データに応じてプッシュプル出力か真の(true)オープンドレイン出力を提供するためにCMOS出力ステージを構成し、出力パッド中を流れる漏れ電流を実質的に最小にするためにCMOS出力ステージを横切る電圧を制御すること、を含む出力回路ドライバのための構造方法。

請求項20

ユーザ−選択可能な出力回路構成データを持続的に記憶することが、強誘電性の不揮発性メモリ回路で構成データを記憶することを含む請求項20記載の方法。

背景技術

0001

本発明は出力ドライバ回路に関し、より詳細には、真(true)のオープンドレイン出力ドライバ及びプッシュプル出力ドライバを提供する方法及び回路であって、それはユーザコマンド信号によって容易に構成可能である。

0002

一般的に、CMOS集積回路の2つの異なるバージョンが利用でき、その1つはプッシュ/プル出力を有し、他はオープンドレイン出力を有する。図1に関して述べると、集積回路のためのCMOSプッシュ/プル出力ドライバ10は、入力ノード12、出力パッド14、NチャンネルプルダウントランジスタMN1及びPチャンネルプルアップトランジスタMP1を含む。トランジスタMN1及びMP2の電流経路は、出力パッド14でVDD電源接地との間で一体に接続する。パッド14の出力信号は、ノード12で入力信号極性から反転する。

0003

次に図2を参照すると、NMOSオープンドレイン出力ドライバ20は、外部電源VEXTに接続された外部プルアップ抵抗16を有している。集積回路のためのNMOSオープンドレイン出力ドライバ20は、入力ノード12、出力パッド14及び唯一のNチャンネルプルダウントランジスタMN1を含む。トランジスタMN1及びレジスタ16の電流経路は、出力パッド14でVEXT電源と接地との間で一体に接続する。

0004

標準のCMOSプッシュ/プルドライバ回路10は、外部プルアップ電圧がVDD+VBE(VBEはダイオードしきい電圧である)を超える場合、PMOSウェル図1に示さず)の順方向バイアス及び関連リーク電流を防止するために、分離されるPMOSプルアップトランジスタMP1を有しなければならない。真のオープンドレイン出力は、装置の供給電圧に依存してはならない。従って、集積回路は上で述べた2つのドライバオプションのどちらも、一般的に提供される。これらの2つのドライバオプションは、通常金属マスクオプションかプログラム可能フューズを有する工場で構成される一般の回路に基づき、ユーザが出力タイプを構成することができるようになっていない。

0005

出力ドライバの両方のタイプを提供する先行技術ユーザ−構成可能出力回路30を図3に示す。出力ドライバ回路30は、入力ノード32及び制御論理回路36に接続する制御信号ノード34を含む。次に、制御論理回路36は、トランジスタMP1及びMN1のゲートに、論理信号を提供する。出力が示される駆動のための論理状態を表38に記入する。データ出力状態は、入力ノード32(IN)によって制御され、所望の出力構成のタイプは、制御信号ノード34(PP)によって制御される。ノード32上のハイ論理及びノード34上のロー論理はトランジスタMN1及びMP1がターンオフされるため”HiZ”ハイインピーダンス出力を生じる。

0006

図3で示される回路30によって提供される構成能力揮発性であり、パワーアップの後のユーザによって構成されなくてはならない。それは、制御論理回路36でのデータ状態パワーが除去されるたびに破壊されるからである。更に、標準のプッシュ/プル出力ドライバ構成で上で説明したように、外部プルアップ電圧がVDDを超える場合、N−ウェル(図3に図示せず)は順方向にバイアスされる。

0007

従って、先行技術で、異なるマスク構成を有する分離した装置は、真のオープンドレイン出力を提供するために完全にPチャンネルを出力ドライバから取り外すことを必要にされる。代替えとして、構成可能な回路は、出力回路の両方のタイプを提供するが、出力回路以外の構成能力は揮発性であり、プルアップ抵抗に接続する許容外部電圧に制限がある。

0008

従って、プッシュ/プル出力及び真のオープンドレイン出力を提供することができる不揮発性の、構成可能な出力ドライバ回路が望ましい。

発明の概要

0009

本発明に従うと、FRAM構成可能出力ドライバ回路は、プルアップデバイス及び標準のNチャンネルトランジスタプルダウン装置のための一連の2つのスタックされたPチャンネルトランジスタを使う出力ステージを有する。2つのスタックされたPチャンネルトランジスタは、VDD電源電圧に結合される第一のPチャンネルトランジスタのソース及びPチャンネルトランジスタが出力パッドに結合した第二のソースを有する個々のN型ウェルを有する。出力がプッシュ/プルモードハイを駆動するとき、両方のPチャンネル出力トランジスタが、伝導し、出力パッドは、ハイに駆動されることができる。出力ドライバが、プッシュ/プルかオープンドレインモードでローを駆動するとき、第一及び第二のPチャンネルトランジスタは両方ともターンオフし、出力パッドはローにされることができる。オープンドレインモードで、入力がハイであるとき、出力パッドは、トライステート(tri-stated)であり、出力パッドは、外部プルアップ装置によってハイに引かれる。第二のPチャンネルトランジスタは、出力パッド電圧に関係なく離れて残る。外部プルアップ電圧がVDDを超えるならば、出力パッドノードを通す漏れ電流はない。それは、第二のPチャンネルトランジスタのN−ウェルがパッドに接続され、真のオープンドレインモード出力ドライバ回路の操作と同一だからである。出力トランジスタへの制御信号は、クローバー電流を防止するためにセットされる。不揮発性制御論理が、プッシュ/プルかオープンドレインモード構成をセットするために使われる。

0010

プッシュ/プル又はオープンドレイン出力ドライバとしてユーザ−構成可能であることが本発明の利点である。

0011

この設計で、かなりの費用、時間、柔軟性の利点があることが、本発明の出力ドライバの更なる利点である。

0012

出力ドライバ構成が不揮発性の強誘電性ランダムアクセスメモリで記憶され、エンドユーザによっていつでも変えられることができることが、本発明の出力ドライバの更なる利点である。

0013

それは、構成が持続的に記憶される本発明の出力ドライバ及びパワー損失の後でさえ保持されるデータの更なる利点である。

0014

本発明の、上述したもの及び他の目的、特徴及び利点は、以下の本発明の好ましい実施形態の詳細な説明からより明らかになり、それは添付の図面に関して進められる。

詳細な説明

0015

図4Aについて述べると、不揮発性の構成可能な出力回路ドライバ回路40は、ユーザ−選択可能な出力回路構成データを記憶するための不揮発性メモリ44、出力パッド54に接続するCMOS出力ステージ52及びCMOS出力ステージ52に接続する制御論理回路46を含む。制御論理回路46は、入力信号及び回路構成データを受ける。更に詳細に下で説明されているように、出力ドライバ回路40も出力パッド54を通して実質的に漏れ電流流れを最小にするためにCMOS出力ステージ53を横切って電圧を制御するために回路を含む。

0016

不揮発性メモリ44は、理想的には、本発明の譲受人である、コロラド州コロラドスプリングスのラムトロンインターナシナル社によって製造されるタイプの強誘電性のランダムアクセスメモリである。図示した、1つのトランジスタ、1つのコンデンサ(「1T−1C」)強誘電体メモリセルベースメモリ、又は2−トランジスタ、2つのコンデンサ(「2T−2C」)強誘電性のメモリセルベースメモリのどちらも使われることができる。2T−2Cメモリセルは、1T−1Cメモリセルのうちの2つを使い相補型データとして1−ビットデータ状態を記憶する。

0017

少しの間、図4Bに言及する。不揮発性メモリ44は更に詳細に示される。1つの実施形態で、不揮発性メモリ44は、強誘電性のコンデンサ82を含む1T−1C強誘電体メモリセルを含み、該コンデンサ82は、プレートライン74に接続する1つの末端を有し、パスゲートトランジスタ78のソース/ドレインに接続する他の末端を有する。トランジスタ78のゲートはワード線72に接続し、トランジスタ78の他のソース/ドレインはビット線76に接続する。強誘電体コンデンサ82及びトランジスタ78を含む強誘電性のメモリセルに加えて、メモリ44は、パワーアップで刻時されたパルスを受けるためのビット線76及び入力86に接続するD入力を有しているラッチ84を含む。Q出力は、制御論理ブロック46に接続するPP出力信号を提供する。

0018

図4Aに言及すると、CMOS出力ステージ52は、それぞれ/HIGH、/HIGH_P2及びLOW論理信号を受けるための、ノード62、64及び58で、第一の、第二の及び第三入力を有する。第一のPチャンネルトランジスタMP1のソースはVDD電源に接続し、ゲートは第一の入力を形成する。第二のPチャンネルトランジスタMP2のソースは、PチャンネルトランジスタMP1のドレインに接続し、ゲートは第二の入力を形成し、ドレインは出力パッド54に接続する。NチャンネルトランジスタMN1のソースは接地に接続し、ゲートは第三入力を形成し、ドレインは出力パッド54に接続される。PチャンネルトランジスタMP1のバルクノードはVDD電源に接続する。PチャンネルトランジスタMP2のバルクノードは出力パッド54に接続する。NチャンネルトランジスタMN1のバルクノードは接地に接続する。出力ステージ52の第二の入力64の電圧は出力パッドの上で選択的にVPADと表示された電圧にセットされ、更に説明するように、出力ステージを通して漏れ電流が防止するようになっている。

0019

制御論理回路46は、INで表された入力信号を受けるための第一の入力42と、PPで表された回路構成データ信号を受けるための第二入力とを含む。制御論理回路46も、出力ステージ52の第一の入力に接続する第一の出力56と、出力ステージ52の第3の入力に接続する第二の出力58とを含む。ノード56の第一の出力信号はHIGHで表され、ノード58の第二の出力信号はLOWで表されている。

0020

制御論理回路46は、以下の論理テーブル66で示される論理関係を提供するように設計されている。

0021

0022

構成データ信号PPがハイであるとき、出力ステージ52は、プッシュプル出力構成に置かれる。構成データ信号PPが低いとき、出力ステージ52は、真のオープンドレインモードに置かれる。それは、/HIGHがVDDにセットされ/HIGH_P2がVPAD出力パッド電圧にセットされたとき、トランジスタMP1及びMP2を通して可能な漏れ電流がないからである。出力パッド電圧に関係なく、出力ステージ(トランジスタMP2のゲートツードレイン電圧)をわたる電圧は、実質的にゼロと等しく、従って、漏れ電流の流れは防止される。例えVPAD電圧がVDD電圧供給パワーを超えても、トランジスタMP1又はMP2のNウェルは順方向にバイアスしない。

0023

レベルシフタ回路48は、出力パッド54に接続するパワー末端、制御論理回路の第一の出力56に接続する入力及び出力ステージ52の第二の入力64に接続する出力を有する。レベルシフタは、第一の及び第二のPチャンネルトランジスタMPLS1及びMPLS2を含む。トランジスタMPLS1及びMPLS2のソースは、パワー末端に接続する。トランジスタMPLS1及びMPLS2のゲート及びドレインは、クロスカップルされ、第一のPチャンネルトランジスタMPLS1のドレインは、ノード64でレベルシフタの出力を形成する。第一の及び第二のNチャンネルトランジスタMNLS1及びMNLS2は、PチャンネルトランジスタMPLS1及びMPLS2のドレインに接続する。NチャンネルトランジスタMNLS1のドレインは、トランジスタMPLS1のドレインに接続し、ゲートはノード56でレベルシフタの入力を形成し、ソースは接地に接続する。NチャンネルトランジスタMNLS2のドレインはトランジスタMPLS2のドレインに接続され、ゲートはインバータI1を通してノード62で反転レベルシフタ入力信号を受け、ソースは接地に接続する。作動中、レベルシフタ48の関数は、入力論理電圧レベル出力論理ベルシフトすることである。論理低入力信号は、論理低出力信号のために接地で残るが、論理ハイ入力信号はVDD電源電圧から電圧が出力パッド54の上で見いだされるVPADまでシフトされる。

0024

次に図5について述べると、プロットは、プッシュ/プルモードで構成される構成可能な出力ドライバ回路40に対する、LOW、/HIGH_P2、HIGH及び出力パッド信号を示し、出力ピンはハイに駆動される。

0025

次に図6について述べると、プロットは、プッシュ/プルモードで構成される構成可能な出力ドライバ回路40に対する、LOW、/HIGH_P2、HIGH及び出力パッド信号を示し、出力ピンはハイに駆動される。

0026

次に図7について述べると、プロットは、オープンドレインモードで構成される構成可能な出力ドライバ回路40に対する、LOW、/HIGH_P2、HIGH、及び出力パッド信号を示し、出力ピンはハイに駆動される。

0027

次に図8について述べると、プロットは、オープンドレインモードで構成される構成可能な出力ドライバ回路40に対するLOW、/HIGH_P2、HIGH、及び出力パッド信号を示し、出力ピンはハイに駆動される。

0028

このように、ユーザ−選択可能な出力回路構成データが不揮発性の強誘電性のメモリで持続的に記憶される出力ドライバ回路40及び関連構造方法が説明され、CMOS出力ステージは、構成データに応じてプッシュ/プル出力か真のオープンドレイン出力を提供するために構成され、CMOS出力ステージをわたった電圧は、出力パッドを通した実質的な漏れ電流流れを最小にするために制御される。

0029

本発明の原理をその好ましい実施形態で説明及び図示したが、当該技術において熟練するものによって、本発明が、このような原理から逸脱することなく、その構成及び詳細が修正されることができることが認められる。例えば、他のレベルシフタが使用されることができ、不揮発性メモリはフラッシュ、E2PROMEPROM又は他のどの電気的に変更可能な不揮発性メモリでもありえる。従って、請求項の精神及び範囲内から来る全ての修正及び変更を請求する。

0030

図面の簡単な説明

0031

図1先行技術CMOSプッシュ/プル出力ドライバ回路の回路図である。
図2外部プルアップレジスタ及び供給部を有する先行技術NMOSオープンドレイン出力ドライバ回路の回路図である。
図3先行技術構成可能な出力ドライバ回路の回路図である。
図4A プッシュ/プルを有する本発明に従う不揮発性の、構成可能な出力ドライバ回路の概略図は、出力モード及び真のオープンドレイン出力モードである。
図4B 更に詳細に図4Aの不揮発性メモリブロックを示す回路図である。
図5プッシュ/プルで構成される本発明の構成可能な出力ドライバ回路のための回路信号のプロットは、高く駆動される出力ピンを有する、モードである。
図6プッシュ/プルで構成される本発明の構成可能な出力ドライバ回路のための回路信号のプロットは、低くされる出力ピンを有する、モードである。
図7ハイに駆動される出力ピンを有する、オープンドレインモードで構成される本発明の構成可能な出力ドライバ回路への回路動機のプロットである。
図8ハイに駆動される出力ピンを有する、オープンドレインモードで構成される本発明の構成可能な出力ドライバ回路への回路信号のプロットである。

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