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技術 抵抗性アレイ内の信号対雑音比を最大にするための方法および構造

出願人 三星電子株式会社
発明者 ルン・ティー・トラン
出願日 2002年8月30日 (18年4ヶ月経過) 出願番号 2002-252879
公開日 2003年6月6日 (17年6ヶ月経過) 公開番号 2003-162892
状態 拒絶査定
技術分野 MRAM・スピンメモリ技術 不揮発性半導体メモリ 半導体メモリ 静的磁気メモリ
主要キーワード デシベルレベル 抵抗性エレメント 磁気アレイ 単位線 単位列 公称抵抗 二次経路 非鉄材料
関連する未来課題
重要な関連分野

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図面 (13)

課題

出力信号への望ましくない誤りの寄与を最小限に抑えるために、所与導体抵抗に対して、メモリセルの最適な抵抗範囲と、メモリアレイの最適なサイス゛とを決定すること。

解決手段

抵抗性ランタ゛ムアクセスメモリアレイ(80)を設計するための方法が提供され、その場合エレメントは、アレイに対して20dB以上の信号対雑音比を維持するように相関された抵抗の値に選択される。複数のメモリセル(42)が選択され、行と列のマトリクスに互いから間隔をおいて配置され、各メモリセル(42)は0.25MΩ〜3.60MΩの接合抵抗値を有するように選択される。複数の導電性行線が、選択され、各行のN個のメモリセル間に接続され、各行と列線は0.38Ω以下の行または列の単位線抵抗値を有するように選択され、接合部抵抗値は、メモリアレイに対して20dB以上の信号対雑音比を提供するように行と列の単位線抵抗値と相関するようにされる。

概要

背景

抵抗性ランダムアクセスメモリ(RAM)は、セルの上側および下側で、セルと直交する方向に配線される導体からなる2つのメッシュ間に挟まれ、間隔をおいて配置されるメモリセルの二次元マトリクスからなる交点タイプのメモリアレイである。その一例が図1に示される抵抗性RAMアレイ10である。第1の方向に配線される行導体12はワード線と呼ばれ、通常、その第1の方向に垂直な第2の方向に延在する列導体14はビット線と呼ばれる。メモリセル16は通常、各メモリセルユニット16が1つのワード線12と、交差する1つのビット線14とに接続されるように、正方形または長方形アレイに配置される。

抵抗性RAMアレイでは、各メモリセルの抵抗は2つ以上の状態を有し、メモリセル内のデータは、そのセルの抵抗状態関数である。抵抗性メモリセルは、1つまたは複数の磁性層ヒューズまたはアンチヒューズ(anti-fuse)、またはそのエレメント公称抵抗の大きさに影響を及ぼすことにより情報を格納または生成する任意のエレメントを含むことができる。抵抗性RAMアレイにおいて用いられる他のタイプの抵抗性エレメントは、リードオンリーメモリの一部としてのポリシリコン抵抗と、光メモリイメージングデバイスまたは浮遊ゲートメモリデバイスの一部としての浮遊ゲートトランジスタとを含む。

1つのタイプの抵抗性ランダムアクセスメモリは磁気ランダムアクセスメモリMRAM)であり、MRAMでは、各メモリセルが、絶縁層によって分離された複数の磁性層から形成される。1つの磁性層はピン留め層(pinned layer)と呼ばれ、その磁気の向きは、対象の範囲の磁界が加えられても回転しないように固定される。別の磁性層はセンス層と呼ばれ、その磁気の向きは、ピン留め層の状態に整列した状態と、ピン留め層の状態と整列してない状態との間で可変である。絶縁性トンネル障壁層が、磁性ピン留め層磁性センス層との間に挟まれる。この絶縁性トンネル障壁層によって、センス層とピン留め層との間に量子力学的トンネル効果が生じるようになる。トンネル効果は電子スピン依存であり、メモリセルの抵抗は、センス層およびピン留め層の磁化の相対的な向きの関数になる。センス層の2つの状態に対する接合抵抗の変化が、メモリセルに格納されるデータを決定する。2001年1月2日にBrug等に付与された米国特許第6,169,686号は、そのような磁気メモリセル型のメモリを開示する。

図2を参照すると、MRAMメモリセルが示される。メモリユニット16が、3層のメモリセル20として示される。各セル20では、セル20の磁性センス層22の向きに応じて、1ビットの情報が格納される。通常、セル20は、論理状態「1」および「0」に相当する2つの安定した磁気状態を有する。センス層22上の双方向の矢印15が、この2値状態能力を示す。セル20内のピン留め層24は、薄い絶縁層26によってセンス層22から分離される。ピン留め層24は、層24上の一方向の矢印17によって示されるような、固定された磁気の向きを有する。センス層22の磁気状態がピン留め層24の磁化の方向と同じ方向に向けられるとき、セルの磁化は「平行」と呼ばれる。同様に、センス層22の磁気状態がピン留め層24の磁化の方向と反対の方向に向けられるとき、セルの磁化は「反平行」と呼ばれる。これらの向きは、それぞれ低抵抗状態および高抵抗状態に対応する。

選択されたメモリセル20の磁気状態は、その選択されたメモリセルと交差するワード線12およびビット線14に電流を加えることにより変更され得る。その電流は2つの直交する磁界を生成し、その磁界が結合されるとき、選択されたメモリセル20の磁気の向きが平行と反平行との間で切り替わる。他の選択されないメモリセルは、選択されないメモリセルと交差するワード線またはビット線のいずれかからの磁界のみを受ける。1つの磁界は、選択されないセルの磁気の向きを変更するのに十分な強度ではなく、そのためそれらのセルはそれらの磁気の向きを保持する。

図3を参照すると、MRAMメモリアレイ30が示される。センス増幅器32が、選択されたメモリセル36のビット線34に接続される。選択されたメモリセル36のワード線38には電圧Vrが印加され、センス増幅器32がセル36のビット線34に電圧を印加する。センス増幅器32は、メモリセル36の状態を反映する増幅された出力39を提供する。同じビット線電圧が、ビット線34の全てに印加され、選択されない行上の全てのセルに有効にバイアスをかけ、ゼロ電位にする。この動作によって、互いからビット線電流が分離され、二次経路内に流れ、場合によっては選択されたメモリセルのセンシング機能誤りを引き起こすかもしれない漏れ電流の大部分が有効に遮断される。

磁気アレイ内のワード線およびビット線の導体は全て、線を流れる電流に対して、ある程度の抵抗を有することは理解されるであろう。また、低抵抗状態および高抵抗状態は、交点セルの接合部にわたるメモリ状態「0」および「1」に対応する。そのような各抵抗の作用は、それ自体では無視することができるが、アレイ内のこれらの抵抗、特に導体抵抗の作用が結合されると、センス増幅器がメモリセルの状態「0」および「1」を判定するために利用可能なセンス電流が、幾分低下するようになる。アレイが非常に大きくなると、導体抵抗は増加する。なぜなら、より多くの行および列が存在するためである。したがって、より多くの電流が流れており、「スニークパス」を流れる漏れ電流も増加する。大規模アレイ内の電流が増加し、行および列導体の抵抗が高くなると、ワード線に沿って著しい電圧降下が生じ、ビット線内の電位が等しくなくなる。これらの作用によって、センス増幅器に利用可能なセンス電流が著しく低下し、メモリセルの状態をセンシングする際に誤りが生じるようになる。

導体の抵抗が結合されることにより引き起こされる誤りの問題は、メモリアレイ内のメモリセルの数が増加するのに応じて深刻になる。各導体は、数が増加したメモリセルに接続するために、より長くしなければならないため、結果として、各導体の線抵抗が大きくなる。さらに、アレイがより大きくなると、アレイのサイズを大きくすることなく記憶容量を増加させるために、メモリアレイの設計がさらに縮小される。行および列導体の書込み電流を実質的に増加させることなく、メモリセルにデータを書き込むことができるようにするために、導体はそれに応じて、より薄く、より狭くされる。このような導体の厚みが減少する結果として、各導体に沿った抵抗がより大きくなり、誤り、あるいはアレイ出力または信号と干渉する「雑音」の可能性も高くなる。

MRAMアレイ内の各メモリセルの「磁気抵抗トンネル接合」(MTJ)接合部も1つの要因になる可能性がある。アレイのサイズを実質的に大きくすることなく、記憶容量を増加させるために、メモリのサイズが縮小されると、MTJ抵抗が増加する。この増加した抵抗によって、MTJを流れるトンネル電流が小さくなり、それにより信号電流が減少する。各メモリセルの接合部にわたる「トンネル電流」は、各メモリセルのMTJ抵抗の関数であり、同様にアレイの雑音に寄与する可能性がある。接合部にわたるMTJ抵抗は、そのセルにおいて用いられる材料と、その接合部の各側の上にある層のそれぞれの極性とによって影響を及ぼされる。Sharma等による論文「Spin-dependent tunneling junctions withAIN and AION barriers」(77 Applied Physics Letters、No. 14, October 2,2000)を参照されたい。

概要

出力信号への望ましくない誤りの寄与を最小限に抑えるために、所与の導体抵抗に対して、メモリセルの最適な抵抗範囲と、メモリアレイの最適なサイス゛とを決定すること。

抵抗性ランタ゛ムアクセスメモリアレイ(80)を設計するための方法が提供され、その場合エレメントは、アレイに対して20dB以上の信号対雑音比を維持するように相関された抵抗の値に選択される。複数のメモリセル(42)が選択され、行と列のマトリクスに互いから間隔をおいて配置され、各メモリセル(42)は0.25MΩ〜3.60MΩの接合部抵抗値を有するように選択される。複数の導電性行線が、選択され、各行のN個のメモリセル間に接続され、各行と列線は0.38Ω以下の行または列の単位線抵抗値を有するように選択され、接合部抵抗値は、メモリアレイに対して20dB以上の信号対雑音比を提供するように行と列の単位線抵抗値と相関するようにされる。

目的

効果

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請求項1

20デシベル以上の信号対雑音比を維持するために、抵抗性素子(rc、R)を有するランダムアクセスメモリ(RAM)アレイ(80)を設計する方法であって、(a)互いから間隔をおいて配置される複数のメモリセル(42)を行および列のマトリクス(40)に配置するステップであって、各メモリセル(42)が0.25MΩから3.60MΩの接合抵抗値(R)を有するように選択される、ステップと、(b)複数の導電性行線(44)を配置するステップであって、各行線が1つの行(44)内の前記メモリセル(42)間に接続され、概ね0.0Ωから0.38Ωの値の、メモリセル(42)間の行単位線抵抗(rc)値を有するように選択される、ステップと、(c)複数の導電性列線(46)を配置するステップであって、各列線が1つの列(46)内の前記メモリセル(42)間に接続され、概ね0.0Ωから0.38Ωの値の、メモリセル(42)間の列単位線抵抗(rc)値を有するように選択される、ステップと、(d)前記抵抗性メモリアレイにおいて20デシベル以上の信号対雑音比を有するようにするために、メモリセル接合部抵抗(R)の値と、行および列の単位線抵抗(rc)の値とを相関させるステップとからなる、方法。

技術分野

0001

本発明は抵抗性メモリセルアレイの分野に関する。より具体的には、本発明は、抵抗性メモリアレイのメモリのための、アレイの信号対雑音比を最大にするための方法および構造に関する。

背景技術

0002

抵抗性ランダムアクセスメモリ(RAM)は、セルの上側および下側で、セルと直交する方向に配線される導体からなる2つのメッシュ間に挟まれ、間隔をおいて配置されるメモリセルの二次元マトリクスからなる交点タイプのメモリアレイである。その一例が図1に示される抵抗性RAMアレイ10である。第1の方向に配線される行導体12はワード線と呼ばれ、通常、その第1の方向に垂直な第2の方向に延在する列導体14はビット線と呼ばれる。メモリセル16は通常、各メモリセルユニット16が1つのワード線12と、交差する1つのビット線14とに接続されるように、正方形または長方形のアレイに配置される。

0003

抵抗性RAMアレイでは、各メモリセルの抵抗は2つ以上の状態を有し、メモリセル内のデータは、そのセルの抵抗状態関数である。抵抗性メモリセルは、1つまたは複数の磁性層ヒューズまたはアンチヒューズ(anti-fuse)、またはそのエレメント公称抵抗の大きさに影響を及ぼすことにより情報を格納または生成する任意のエレメントを含むことができる。抵抗性RAMアレイにおいて用いられる他のタイプの抵抗性エレメントは、リードオンリーメモリの一部としてのポリシリコン抵抗と、光メモリイメージングデバイスまたは浮遊ゲートメモリデバイスの一部としての浮遊ゲートトランジスタとを含む。

0004

1つのタイプの抵抗性ランダムアクセスメモリは磁気ランダムアクセスメモリMRAM)であり、MRAMでは、各メモリセルが、絶縁層によって分離された複数の磁性層から形成される。1つの磁性層はピン留め層(pinned layer)と呼ばれ、その磁気の向きは、対象の範囲の磁界が加えられても回転しないように固定される。別の磁性層はセンス層と呼ばれ、その磁気の向きは、ピン留め層の状態に整列した状態と、ピン留め層の状態と整列してない状態との間で可変である。絶縁性トンネル障壁層が、磁性ピン留め層磁性センス層との間に挟まれる。この絶縁性トンネル障壁層によって、センス層とピン留め層との間に量子力学的トンネル効果が生じるようになる。トンネル効果は電子スピン依存であり、メモリセルの抵抗は、センス層およびピン留め層の磁化の相対的な向きの関数になる。センス層の2つの状態に対する接合抵抗の変化が、メモリセルに格納されるデータを決定する。2001年1月2日にBrug等に付与された米国特許第6,169,686号は、そのような磁気メモリセル型のメモリを開示する。

0005

図2を参照すると、MRAMメモリセルが示される。メモリユニット16が、3層のメモリセル20として示される。各セル20では、セル20の磁性センス層22の向きに応じて、1ビットの情報が格納される。通常、セル20は、論理状態「1」および「0」に相当する2つの安定した磁気状態を有する。センス層22上の双方向の矢印15が、この2値状態能力を示す。セル20内のピン留め層24は、薄い絶縁層26によってセンス層22から分離される。ピン留め層24は、層24上の一方向の矢印17によって示されるような、固定された磁気の向きを有する。センス層22の磁気状態がピン留め層24の磁化の方向と同じ方向に向けられるとき、セルの磁化は「平行」と呼ばれる。同様に、センス層22の磁気状態がピン留め層24の磁化の方向と反対の方向に向けられるとき、セルの磁化は「反平行」と呼ばれる。これらの向きは、それぞれ低抵抗状態および高抵抗状態に対応する。

0006

選択されたメモリセル20の磁気状態は、その選択されたメモリセルと交差するワード線12およびビット線14に電流を加えることにより変更され得る。その電流は2つの直交する磁界を生成し、その磁界が結合されるとき、選択されたメモリセル20の磁気の向きが平行と反平行との間で切り替わる。他の選択されないメモリセルは、選択されないメモリセルと交差するワード線またはビット線のいずれかからの磁界のみを受ける。1つの磁界は、選択されないセルの磁気の向きを変更するのに十分な強度ではなく、そのためそれらのセルはそれらの磁気の向きを保持する。

0007

図3を参照すると、MRAMメモリアレイ30が示される。センス増幅器32が、選択されたメモリセル36のビット線34に接続される。選択されたメモリセル36のワード線38には電圧Vrが印加され、センス増幅器32がセル36のビット線34に電圧を印加する。センス増幅器32は、メモリセル36の状態を反映する増幅された出力39を提供する。同じビット線電圧が、ビット線34の全てに印加され、選択されない行上の全てのセルに有効にバイアスをかけ、ゼロ電位にする。この動作によって、互いからビット線電流が分離され、二次経路内に流れ、場合によっては選択されたメモリセルのセンシング機能誤りを引き起こすかもしれない漏れ電流の大部分が有効に遮断される。

0008

磁気アレイ内のワード線およびビット線の導体は全て、線を流れる電流に対して、ある程度の抵抗を有することは理解されるであろう。また、低抵抗状態および高抵抗状態は、交点セルの接合部にわたるメモリ状態「0」および「1」に対応する。そのような各抵抗の作用は、それ自体では無視することができるが、アレイ内のこれらの抵抗、特に導体抵抗の作用が結合されると、センス増幅器がメモリセルの状態「0」および「1」を判定するために利用可能なセンス電流が、幾分低下するようになる。アレイが非常に大きくなると、導体抵抗は増加する。なぜなら、より多くの行および列が存在するためである。したがって、より多くの電流が流れており、「スニークパス」を流れる漏れ電流も増加する。大規模アレイ内の電流が増加し、行および列導体の抵抗が高くなると、ワード線に沿って著しい電圧降下が生じ、ビット線内の電位が等しくなくなる。これらの作用によって、センス増幅器に利用可能なセンス電流が著しく低下し、メモリセルの状態をセンシングする際に誤りが生じるようになる。

0009

導体の抵抗が結合されることにより引き起こされる誤りの問題は、メモリアレイ内のメモリセルの数が増加するのに応じて深刻になる。各導体は、数が増加したメモリセルに接続するために、より長くしなければならないため、結果として、各導体の線抵抗が大きくなる。さらに、アレイがより大きくなると、アレイのサイズを大きくすることなく記憶容量を増加させるために、メモリアレイの設計がさらに縮小される。行および列導体の書込み電流を実質的に増加させることなく、メモリセルにデータを書き込むことができるようにするために、導体はそれに応じて、より薄く、より狭くされる。このような導体の厚みが減少する結果として、各導体に沿った抵抗がより大きくなり、誤り、あるいはアレイ出力または信号と干渉する「雑音」の可能性も高くなる。

0010

MRAMアレイ内の各メモリセルの「磁気抵抗トンネル接合」(MTJ)接合部も1つの要因になる可能性がある。アレイのサイズを実質的に大きくすることなく、記憶容量を増加させるために、メモリのサイズが縮小されると、MTJ抵抗が増加する。この増加した抵抗によって、MTJを流れるトンネル電流が小さくなり、それにより信号電流が減少する。各メモリセルの接合部にわたる「トンネル電流」は、各メモリセルのMTJ抵抗の関数であり、同様にアレイの雑音に寄与する可能性がある。接合部にわたるMTJ抵抗は、そのセルにおいて用いられる材料と、その接合部の各側の上にある層のそれぞれの極性とによって影響を及ぼされる。Sharma等による論文「Spin-dependent tunneling junctions withAIN and AION barriers」(77 Applied Physics Letters、No. 14, October 2,2000)を参照されたい。

発明が解決しようとする課題

0011

したがって、出力信号への望ましくない誤りの寄与を最小限に抑えるために、所与の導体抵抗に関する、メモリセルの最適な抵抗範囲と、メモリアレイの最適なサイズとを決定することが望ましい。アレイ内のデータを検出するための能力は、信号対雑音比(SNR)に関して測定され、SNRが高くなると、誤り率が低下する。SNRは通常、デシベル(dB)単位で測定される。アレイのSNRを許容可能なデシベルレベルより高い値に維持することにより、アレイ内の抵抗によって寄与される誤りが許容可能なレベルに維持される。

0012

別の言い方をすると、誤り率を最小限に抑え、ひいては信号対雑音比を最小許容閾値より大きい値に維持するために、メモリアレイサイズおよび導体抵抗に対するMTJ抵抗範囲を決定することが望ましい。

課題を解決するための手段

0013

本発明は、アレイのための信号対雑音比を最適にするために、抵抗性素子を有するランダムアクセスメモリ(RAM)アレイを設計する方法を提供する。複数のメモリセルが選択され、行および列のマトリクスに互いから間隔をおいて配置され、各メモリセルは0.25MΩ〜3.60MΩの接合部抵抗値を有するように選択される。複数の導電性行線が、ある行内のメモリセル間に接続され、概ね0.0Ω〜0.38Ωの行単位単位抵抗値を有するように選択される。複数の導電性列線が、ある列内のメモリセル間に接続され、メモリセル間の列単位単位抵抗を有するように選択され、行単位線単位抵抗は、列単位線単位抵抗に概ね等しい。メモリセル接合部抵抗の値は、メモリアレイの信号対雑音比が20デシベル以上に維持されるように、行および列の単位線抵抗値と相互に関連づけられる。

0014

本発明の別の好適な実施形態では、抵抗性ランダムアクセスメモリアレイが、そのアレイに対して、20デシベル以上の信号対雑音比を維持するように相関された抵抗を有する、選択された素子を有する。複数のメモリセルが、行および列のマトリクスに互いから間隔をおいて配置され、各メモリセルは、0.80MΩ〜2.80MΩの接合部抵抗を有するように選択される。複数の導電性行線が1つの行内のメモリセル間に接続され、メモリセル間の決定された行単位線抵抗が概ね0.0Ω〜0.38Ωの範囲内の値を有するように選択される。複数の導電性列線が1つの列内のメモリセル間に接続され、列単位線抵抗が概ね0.0Ω〜0.38Ωの範囲内の値を有するように選択される。メモリセルは、接合部抵抗値が行または列の単位線抵抗値と相互に関連づけられ、抵抗性メモリアレイにおいて信号対雑音比を20デシベル以上に維持するように選択される。

0015

1,024×1,024メモリセルアレイで、行または列の単位線抵抗値が約0.24Ω〜0.38Ωであるように選択される場合の最適な設計では、接合部抵抗値の範囲は、0.8MΩ〜2.8MΩになるように選択されることが好ましい。概して、接合部抵抗値、ならびに列および行の単位線抵抗値は、行または列の単位線抵抗値に対する接合部抵抗値の比(接合部抵抗値:行または列の単位線抵抗値)が、約500万:1になるように選択される。

0016

本発明の別の好適な実施形態によれば、磁気ランダムアクセスメモリ(MRAM)アレイは、そのアレイの場合に少なくとも20デシベルの信号対雑音比を最大にするように設定された抵抗を有する抵抗性素子を備える。複数の磁気抵抗トンネル接合(MTJ)メモリセルが選択され、約N行およびN列の正方形のマトリクスに互いから間隔をおいて配置され、各メモリセルは、0.25MΩ〜3.60MΩのMTJ抵抗を有するように選択される。複数の導電性行線が各行内のメモリセル間に接続され、各行線はメモリセル間の行単位抵抗のN倍の全行線抵抗を有するように選択される。複数の導電性列線が各列内のメモリセル間に接続され、各列線はメモリセル間の列単位抵抗のN倍の全列線抵抗を有するように選択される。行および列導体は、各行の全行線抵抗が各列の全列線抵抗と概ね等しくなるように選択される。MTJ抵抗値ならびに行および列の導体抵抗値は、全行または全列の線抵抗値に対するMTJ抵抗値の比が、そのメモリアレイに対して信号対雑音比を20デシベル以上に維持するために、Nに対して約500万より大きくなるように選択される。Nが約1,024に等しい場合に、全行または全列の線抵抗に対するMTJ抵抗の比が約5,000以上になるように、MTJ抵抗値が行および列の全線抵抗値と相互に関連づけられることが好ましい。

発明を実施するための最良の形態

0017

本発明の他の態様および利点は、一例として本発明の原理を示す添付図面とともに、以下の詳細な説明から明らかになるであろう。

0018

図4Aを参照すると、本発明の1つの好適な実施形態はMRAMメモリセルアレイ40である。MRAMデバイス40は、行44および列46に配置されるメモリセル42のアレイを含み、行44はx方向に沿って延在し、列46はy方向に沿って延在する。本発明の説明を簡略化するために、比較的少数のメモリセル42のみが示される。実際には、1024×1024メモリセル以上のアレイが用いられ、行内のメモリセルの数が列内のメモリセルの数と同じでなくともよい。

0019

ワード線として機能する導体48が、メモリセルアレイ40の一方の側の面にx方向に沿って延在する。ビット線として機能する導体49が、メモリセルアレイ40の他方の側の面にy方向に沿って延在する。アレイ40の各行に対して1つのワード線48が存在し、アレイ40の各列に対して1つのビット線49が存在することが好ましい。各メモリセル42は、対応するワード線48とビット線49との交点に配置される。

0020

メモリセル42は、任意の特定のタイプのデバイスに限定されない。上述のように、スピン依存トンネル効果素子が使用されてもよい。「1」または「0」を表すように各セルの磁化の向きを定めることにより、メモリセル42にデータが格納される。たとえば、図2を参照すると、センス層の磁化をピン留め層の磁気の向きと平行に向けることにより、メモリセル42に「0」の論理値が格納され、センス層の磁化をピン留め層の磁気の向きの方向と反対に、すなわち反平行に向けることにより、メモリセルに「1」の論理値が格納され得る。

0021

論理値は、上述のように、選択されたメモリセルに格納される。選択されたセルのワード線およびビット線に電圧が印加される場合、そのメモリセルの接合部を横切る電流が、そのセルの磁化が平行であるか、反平行であるかを決定する。反平行の向きによって、より大きなMTJ抵抗が生じ、それにより選択されたメモリセルの接合部にわたって、より少ない電流が生じることが好ましい。各メモリセルは、電源が供給されていない場合でも磁気の向きを保持することが好ましく、それゆえ「不揮発性」と呼ばれる。

0022

図4Bのグラフ50は、印加された電圧のワード線52に沿った変化を示す。ワード線52に沿った矢印54、56および58は、電流の流れと、その電流がワード線52に沿って進む際の電圧降下とを示す。図4Bに示されるように、ワード線52の開始部分において最初に印加された0.5Vの電圧は、1,000個のメモリセルを接続する導体の端部において、0.45V未満まで降下するであろう。図4Cのグラフ60は、行の位置に対する、列導体抵抗に起因する結果としての漏れ電流を示す。漏れ電流は約1.1×10−8Aであり、1,000個のメモリセルを接続する最後の行導体において有効に0まで減少する。よりセンス増幅器から離れた行では、導体抵抗が大きくなるため、センス増幅器の近くにある行よりも多くの漏れ電流が発生する。

0023

ここで図5を参照すると、等高図70が与えられており、Ω単位の導体単位抵抗(y軸)と、MΩ単位のメモリセルのMTJ抵抗(x軸)との関数として、デシベル単位の信号対雑音比が示される。約0.24Ωの破線78より大きい導体単位抵抗は、既存の製造プロセスと、銅、アルミニウムまたはアルミニウム銅合金のような一般的な金属とを用いて容易に製造され得る。より低い導体単位抵抗は、導体の幅および厚みを増加させることにより実現可能であるが、これは、アレイのサイズが拡大することによる有害な影響をもたらすことになり、結果として、アレイにデータを書き込むために、より多くの電流が必要とされる。単位導体抵抗を低減するために、新たに開発された合金または超伝導体を用いることが好ましいが、それらは現時点において実際的ではないかもしれない。

0024

20デシベルの等高線72が求められており、アレイ内の誤り率を許容可能な低いレベルに維持するために、SNRがそれ未満に低下すべきではない閾値を表している。等高線72の下側では、SNRは20dBより高い。製造を容易にするためにSNRは線78(0.24Ω)より上側にあるが、許容可能なSNRを維持するために線72より下側にあることが好ましい。したがって、最適な設計範囲は、20dBの等高線72と破線78とによって挟まれた図5斜線領域74によって示される。この範囲内では、単位導体抵抗およびMTJ抵抗範囲はメモリアレイに最適であり、一方、依然として20dB以上のSNRが維持される。

0025

等高図70を再検討すると、SNRを20dB以上に保持するために、約0.38Ω未満の導体単位抵抗を有する行および列の導体が選択されるべきであることが明らかである。その導体範囲が利用可能である場合には、概ね0.0Ω〜0.38Ωの範囲にある単位抵抗を有する行および列の導体が選択されることが好ましい。図5の等高図の場合、行および列の単位抵抗は同じになるものと仮定されている。しかしながら、本発明の範囲は、行および列の単位抵抗がそれぞれ概ね0.0Ω〜0.38Ωの範囲に入る限り、異なる単位抵抗を含むことが意図されている。同様に、回路設計に応じて、行および列の数は異なってもよい。

0026

メモリセルは、各メモリセルのMTJ抵抗が、単位導体抵抗に応じて約0.25MΩ〜3.60MΩに、好ましくは約0.8MΩ〜2.8MΩの範囲内にあるように選択される。その後、メモリセル接合部の値が、行および列の単位線抵抗値と相互に関連づけられ、そのメモリアレイにおいて少なくとも20デシベルの信号対雑音比が与えられる。

0027

図5を参照すると、導体抵抗の範囲が0.24Ω未満であり、接合部抵抗の範囲が0.25MΩ〜3.60MΩであるような、メモリアレイの抵抗性素子の選択は製造時に達成するのがより困難であるが、それでも本発明の範囲内に入る。図5では、この領域は、20〜25dBのSNRの場合に領域75として、25dB以上のSNRの場合に領域76として示される。これらの領域は、達成するのがより困難である(特に領域76の場合)抵抗性素子の範囲を表す。しかしながら、それらは、先に説明したような特殊な条件を用いて達成可能な場合があり、それらは本発明の範囲に含まれる。

0028

アレイが大きくなるほど、より薄い導体が必要とされるため、導体単位抵抗は、アレイのサイズに応じて変化するであろう。したがって、ある程度は、アレイのサイズが導体単位抵抗を決定することになる。約1,024×1,024メモリセルのアレイの場合、破線78によって示される、約0.24Ωの導体単位抵抗を選択できることが好ましい。破線78と等高線72とが交差する点71および73は、MTJ抵抗値の許容可能な範囲が、約0.8MΩ〜2.8MΩになることを定義する。

0029

したがって、本発明の1つの好適な実施形態では、約0.24Ωの導体単位線抵抗値を有するように選択される行および列の導体を用いる1,024×1,024メモリセルアレイの場合、各行の全抵抗は246Ωであり、各列の全抵抗は246Ωである。そのメモリセルは、MTJ抵抗値の範囲が0.8MΩ〜2.8MΩになるように選択される。この情報は、回路設計者が典型的なメモリアレイに対して許容可能なSNRレベルを維持する際に、非常に有用である。

0030

図5は、点77において約0.38Ωの最大値を示しており、導体単位線抵抗はその値より高くなるべきではない。したがって、図5の等高線72は、約0.38Ωの最も高い導体単位線抵抗値の場合に、そのメモリセルは、約1.8MΩのMTJ抵抗値を有するように選択されるべきであることを示す。したがって、MTJ抵抗値ならびに行および列の単位線抵抗値は、導体単位線抵抗に対するMTJ抵抗の近似的な比(MTJ抵抗:導体単位線抵抗)が約1.8×106:3.8×10−1であるように、すなわち、概ね、約500万:1であるように選択される。メモリアレイを設計する際に、そのメモリセルならびに行および列の導体は、MTJ抵抗値が行および列の単位線抵抗値と相互に関連づけられ、そのメモリアレイにおいて少なくとも20デシベルの信号対雑音比を提供するように選択される。

0031

N行およびM列のアレイの設計を支援するために、図5の等高図を参照すると、1つの行内のメモリ素子の所与の数Nと、1つの列内のメモリ素子の所与の数Mとの場合に、全線抵抗に対するMTJ抵抗の有効な比を決定することができる。最大限許容可能な導体単位線抵抗値の導体の全線抵抗は、0.38Ω×導体線内のメモリ素子の数Nである。最大限許容可能な単位線抵抗の場合、最適なMTJメモリセル抵抗値は約1.8MΩである。それゆえ、全導体線抵抗に対するMTJメモリセル抵抗の比(MTJメモリセル抵抗:全導体線抵抗)は、約1.8×106:3.8×10−1×Nであり、すなわち5×106:1・N、又は500万:Nである。したがって、1,024×1,024メモリセルの典型的なアレイの場合、全線抵抗に対するMTJメモリセル抵抗の比(MTJメモリセル抵抗:全線抵抗)は、約5,000:1である。これらのパラメータおよび比は、MRAMアレイ設計者が、アレイ内の抵抗の相対値を迅速に決定する際に非常に有用である。

0032

行および列導体は、銅、アルミニウム、さらには超伝導体材料のような導電率の高い材料から形成されることが好ましい。MRAMメモリセルでは、ピン留め層は非鉄材料からなり、センス層は、ニッケル鉄コバルト鉄またはニッケル鉄コバルトのような、磁界によって影響を及ぼされる磁性材料からなる。絶縁層は任意のタイプの絶縁材料からなり、非常に薄く、通常はトンネル電流が生じるようにするために、1〜5nm(10〜50オングストローム)以下である。

0033

一例では、セル接合部の抵抗状態は、低抵抗状態の1.0MΩと高抵抗状態の1.3MΩとの間で変化できる。0.5Vの電圧がその接合部の両端に印加される場合、結果として生じる電流は、低抵抗状態の場合に約500nAであり、高抵抗状態の場合に384nAである。したがって、メモリセル内のデータをセンシングするために、理想的な場合でも、電流信号の変動または窓は、典型的には約116nAだけである。列および行の抵抗に起因する信号の損失がある場合、有効な窓はさらに小さくなる。したがって、アレイにおいて満足のいく信号対雑音比を維持するために、アレイ素子注意深く設計することが不可欠である。

0034

図5に示される等高図を与える式は以下の通りである。
(1)SNR=20log(I_signal/Nrms)
ただし、SNRはデシベル単位の信号対雑音比であり、Nrmsはアレイ内の全雑音であり、I_signalはメモリセルをセンシングするために利用可能な推定された信号である。センス増幅器雑音がアレイ雑音に等しいものと仮定すると、推定される全雑音は以下のように導出される。
(2)Nrms=([4・k・T・1/R+(4・k・T・1/R)+4・k・T・1/R・m]・BW・√2)1/2
ただし、BWはセンス増幅器の周波数帯域幅であり、Tは絶対温度単位の温度であり、RはTMR接合部の抵抗であり、kはボルツマン定数であり、mおよびnはアレイ内の行および列の数である。センシングするために利用可能な推定された信号I_signalは、以下の式から導出される。
(3)I_signal=(1−I_loss)・(1−1/dR)・V/R
ただし、Vはメモリセルの状態をセンシングするために印加される電圧であり、Rはメモリ接合部抵抗であり、dRは高抵抗状態および低抵抗状態の接合部抵抗の比であり、I_lossは以下の式から導出される。

0035

図6図7および図8は、抵抗性アレイ内の抵抗に関する以下の解析随伴するための回路を与える。図6を参照すると、メモリアレイの各行に沿った抵抗の解析が与えられる。抵抗性アレイ80は、簡略化された回路で示されており、行0〜mの番号を有して、各行は導体82を有し、及び列0〜nの番号を有して、各列は導体84を有する。各行導体と各列導体との交差部には、行導体と列導体との間に接続されたメモリセル86が存在する。各行導体は、それを流れる電流に対していくらかの抵抗を有する。各メモリセル86間の各行導体82に沿った単位抵抗は、抵抗(rc)87、88および89として示される。

0036

読出しプロセス中に、選択された行に電圧が印加され、結果として、ノード81において電圧V0が生じ、それによりノード90に接続されたメモリセル86aに電流I0が流れる。行0に沿って見ると、単位抵抗87によって、列0と列1との間に電圧降下が生じ、そのためメモリセル86bの両端にわずかに低い電圧V1が印加され、結果として、そのメモリセルに電流I1が流れる。列1と列2との間の行0に沿って同一の単位抵抗88が存在し、結果として、メモリセル86cの両端に電圧V2がかかり、それにより電流I2が生じる。行0に沿って続けると、導体82aは、最後の単位抵抗89に至るまで、各列導体84間に単位抵抗を有し、結果として、メモリセル86nの両端に電圧Vnを生じ、それに電流Inが流れる。基本的に、同じ現象が、列0〜nに沿った各行0〜mに関しても生じる。

0037

行導体抵抗の数学的な解析では、以下のことを仮定する。
1.列導体抵抗は0に等しい。
2.同じ行内の各メモリセルのTMR接合部抵抗は値Rである。
3.行導体は単位抵抗rcを有する。

0038

抵抗性交点アレイを読み出すために、選択された行に電圧Vが印加され、列導体はグランド、またはセンス増幅器の仮想グランドのいずれかに接続される。結果として、列導体に沿って抵抗または電位差は存在しない。それゆえ、電流I0、I1、...、Inは対応する列導体0、1、...nに限定される。行に沿った各ノードに対する電圧を、以下のように書き表すことができる
V0=V
V1=V0−rc(I1+I2+...In)
V2=V1−rc(I2+I3+...In)
V3=V2−rc(I3+I4+...In)
Vn=Vn−1−rc(In)
1つの行内に約1000列未満の適当なサイズのアレイの場合、Rはrcより非常に小さく、その際、全ての電流I1、I2、I3、...Inは概ね等しく、I=V/Rである。それゆえ以下のようになる
V0=V1
V1=V−rcI(n)
V2=V−rcI[n+(n−1)]
V3=V−rcI[n+(n−1)+(n−2)]
Vn=V−rcI[n+(n−1)+(n−2)+(n−3)...+1]
したがって、行に沿った任意の点(i)の電圧に対する一般的な式は以下のように書き表すことができる。

0039

ここで図7を参照すると、アレイの列抵抗に関して同様の解析を行うことができる。抵抗性アレイ90は、簡略化された回路で示されており、行0〜mの番号を有して、各行は導体92を有し、及び列0〜nの番号を有して、各列は導体94を有する。各行導体と各列導体との交差部には、行導体と列導体との間に接続されたメモリセル96が存在する。各行導体は、それを流れる電流に対していくらかの抵抗を有する。各メモリセル96間の各行導体92に沿った単位抵抗は、抵抗(rc)97、98および99として示される。

0040

列導体抵抗の数学的な解析では、以下のことを仮定する。
1.列導体抵抗は0に等しい。
2.最悪の場合の解析では、選択されたメモリセルのTMR接合部抵抗が高抵抗状態において読み出されることになり、全ての他のセルのTNR接合部抵抗は低抵抗状態にある。
3.R接合部抵抗はm×rcより非常に大きい。

0041

全ての列0〜n−1が同一であるため、アレイの電気的特性を変化させることなく、図8に示されるようにそれらを結合して一緒にすることができる。こうして、図8の簡略化されたアレイ100は2つのみの列、すなわち列導体104を有し、最終的な列であるn列と、結合された導体102を有し、n列以外の全ての列の組み合わせであるn−1列とを有する。

0042

アレイ100内のセルを読み出すために、選択された行、たとえば行2、列nに電圧Vが印加される。選択されたセルは2つの状態、すなわち高抵抗状態RHおよび低抵抗状態RLを有する。RHおよびRLはいずれもm×rcよりずっと大きいものと仮定される。その際、以下の式が成り立つ。
IH=V(n−1)/RL
IL=V/RH
その際、行2に関して、ノード112では、以下の式が成り立つ。
V2H=IH・(m−2)rc/(n−1)=(V/RL)(m−2)・rc
列n内の最後のセル110のTMR接合部の両端の電圧は、最も大きな誤差を有する。

0043

ID=000005HE=040 WI=061 LX=1195 LY=1150
したがって誤差は行導体抵抗およびアレイサイズに比例し、TMR接合部抵抗に反比例する。rc=0.2Ω、R=106Ωおよびn=1000の場合には、行の最後においてTMR接合部の両端の電圧が10%低減されることになることに留意されたい。ノード114の電圧については、V3L=IL(m−2)rc=V/RH(m−2)rcである。したがって、任意の所与の行の場合、行2は変数aによって置き換えられる。
VH(a)=V/RL(m−a)rc
VL(a)=V/RH(m−a)rc
(n−1)列上の電圧と選択された列n上の電圧との間には微小な差が存在することがわかる。
ΔV(a)=VH(a)−VL(a)
ΔV(a)=[V/RL−V/RH]rc(m−a)
電圧の微小な差、ΔV(a)によって、図8に示されるように、微小な漏れ電流Δi(a)がメモリセル110に流れる。
Δi(a)=ΔV(a)/{RL+RL/(n−1)}=[V/RL−V/RH]rc・(m−a−1)[1/{RL+RL/(n−1)}]
結果として、任意の所与の行「a」における全漏れ電流Ileakは、以下のように推定される。

0044

ID=000006HE=030 WI=086 LX=0620 LY=0300
こうして、行0上で読み出しを行うためにメモリセルを選択することにより、そのメモリセルの状態を判定するためのセンス電流は、大きな漏れ電流Ileakに起因して、最も大きな誤差を有することになるであろう。Ileakは以下のように書き表すことができる。

0045

ID=000007HE=015 WI=059 LX=0305 LY=0950
ただし、IH=R/RL、IL+V/RH、RH=RL(1+ΔR/RL)およびΔR=RH−RLであり、ΔR/RL(%)は低抵抗状態から高抵抗状態へのTMR接合部の変化率である。漏れ電流に起因する信号窓IH−ILに対する誤差百分率は以下のように推定することができる。

0046

ID=000008HE=030 WI=075 LX=0225 LY=1500
正方形のマトリクスアレイの場合、m=nであり、行導体抵抗および列導体抵抗に起因する誤差百分率は概ね同じである。

0047

上述の解析は、行および列の導体抵抗に起因する誤差の推定値を与えた。これらの計算は、導体抵抗、TMR接合部抵抗およびアレイサイズが全て、アレイの誤り率に著しく影響を及ぼすことを示す。

0048

したがって、アレイの設計者は、導体抵抗、TMR抵抗およびアレイサイズのための最適な動作範囲を求める必要がある。

0049

標準的な製造プロセスでは、特にMRAM素子の場合、導体厚もデータの書込みを最適化するために選択される。書込みのためには、細く、薄い導体がより良好であるが、相対的に高い導体抵抗を生じることになり、信号対雑音比(SNR)が低減されるであろう。それゆえ、誤り率も相対的に高くなるであろう。本明細書に説明される本発明を用いることにより、選択されたアレイサイズおよび導体抵抗に対して、より良好なSNRを得るために、最適化されたパラメータを求めることができる。したがって、誤り率を低減することができ、誤り訂正ソフトウエアまたは回路の必要性も減少するであろう。

0050

ここで図9および図10を参照すると、本発明の2つの好適な方法をさらに示すために、流れ図が提供される。図9では、ステップ120において、複数のメモリセルが、行および列のマトリスクに互いから間隔をおいて配置される。ステップ122では、各メモリセルが、0.25MΩ〜3.60MΩの接合部抵抗値を有するように選択される。次に、ステップ124では、複数の導電性行線が、複数の行内のメモリセル間に接続される。ステップ126では、各導電性行線が、隣接するメモリセル間に単位行抵抗を有するように選択され、その場合、各行の単位行抵抗は、概ね0.0Ωから0.38Ωの値を有する。次に、ステップ128では、複数の導電性列線が、複数の列内のメモリセル間に接続される。ステップ130では、各導電性列線が、概ね0.0Ωから0.38Ωの単位列抵抗を有するように選択される。最後に、ステップ132では、抵抗性メモリアレイにおいて20デシベル以上の信号対雑音比を有するようにするために、メモリセル接合部抵抗の値、ならびに行および列の単位線抵抗値が相互に関連づけられる。

0051

本発明の別の好適な方法が図10に示される。図10では、ステップ140において、複数のメモリセルが、行および列のマトリクスに互いから間隔をおいて配置される。ステップ142では、各メモリセルが、0.80MΩ〜2.80MΩの接合部抵抗値を有するように選択される。次に、ステップ144では、複数の導電性行線が、複数の行内のメモリセル間に接続される。ステップ146では、各導電性行線が、隣接するメモリセル間に単位行抵抗を有するように選択され、その場合、各行の単位行抵抗は、概ね0.24Ω〜0.38Ωの値を有する。次に、ステップ148では、複数の導電性列線が、複数の列内のメモリセル間に接続される。ステップ150では、各導電性列線が、概ね0.24Ω〜0.38Ωの単位列抵抗を有するように選択される。最後に、ステップ152では、抵抗性メモリアレイにおいて20デシベル以上の信号対雑音比を有するようにするために、メモリセル接合部抵抗の値、ならびに行および列の単位線抵抗値が相互に関連づけられる。

0052

上述の実施形態は本発明を代表するものであるが、本明細書および特許請求の範囲を検討することから、または開示された本発明の実施形態を実施することから、他の実施形態が当業者には明らかになるであろう。本明細書およびそこに開示された実施形態は単なる例示と見なされることが意図されており、本発明は特許請求の範囲およびそれらの均等物によって画定される。

0053

以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
1.20デシベル以上の信号対雑音比を維持するために、抵抗性素子(rc、R)を有するランダムアクセスメモリ(RAM)アレイ(80)を設計する方法であって、(a)互いから間隔をおいて配置される複数のメモリセル(42)を行および列のマトリクス(40)に配置するステップであって、各メモリセル(42)が0.25MΩから3.60MΩの接合部抵抗値(R)を有するように選択される、ステップと、(b)複数の導電性行線(44)を配置するステップであって、各行線が1つの行(44)内の前記メモリセル(42)間に接続され、概ね0.0Ωから0.38Ωの値の、メモリセル(42)間の行単位線抵抗(rc)値を有するように選択される、ステップと、(c)複数の導電性列線(46)を配置するステップであって、各列線が1つの列(46)内の前記メモリセル(42)間に接続され、概ね0.0Ωから0.38Ωの値の、メモリセル(42)間の列単位線抵抗(rc)値を有するように選択される、ステップと、(d)前記抵抗性メモリアレイにおいて20デシベル以上の信号対雑音比を有するようにするために、メモリセル接合部抵抗(R)の値と、行および列の単位線抵抗(rc)の値とを相関させるステップとからなる、方法。
2.前記行または列の単位線抵抗(rc)の値が、約0.24Ωから0.38Ωの範囲にあるように選択され、前記接合部抵抗(R)の範囲が、0.8MΩから2.8MΩの間で選択される、上記1に記載の方法。
3.前記メモリセル(42)の前記接合部抵抗(R)値と、前記行または列の単位線抵抗(rc)値とは、前記行または列の単位線抵抗(rc)に対する前記接合部抵抗(R)の比が、前記行または列単位線抵抗(rc)が1に対して前記接合部抵抗が概ね500万であるように相互に関連づけられる、上記1に記載の方法。
4.N行およびM列を有するメモリアレイ(40)において、全行または列の線抵抗に対する前記接合部抵抗(R)の比を、前記全行または列の線抵抗がNまたはMに対して前記接合部抵抗が約500万よりも高い値に維持するために、前記接合部抵抗(R)値が前記全行または列線抵抗(rc)の値に対して相互に関連づけられる、上記1に記載の方法。
5.前記NおよびMが約1,024に等しく、前記全行または列の線抵抗に対するMTJ抵抗(R)の比が、約5,000以上に維持される、上記4に記載の方法。
6.20デシベル以上の信号対雑音比を維持するための素子抵抗値を有する抵抗性ランダムアクセスメモリ(RAM)アレイ(40)であって、(a)行(44)および列(46)のマトリクスに互いから間隔をおいて配置される複数のメモリセル(42)であって、各メモリセル(42)が0.25MΩから3.60MΩの接合部抵抗値(R)を有するように選択される、複数のメモリセルと、(b)複数の導電性行線(44)であって、各行線(44)が1つの行内の前記メモリセル(42)間に接続され、概ね0.0Ωから0.38Ωの値の、メモリセル(42)間の行単位線抵抗を有するように選択される、複数の導電性行線と、(c)複数の導電性列線(46)であって、各列線(46)が1つの列(46)内の前記メモリセル(42)間に接続され、メモリセル(42)間の列単位線抵抗(rc)を有するように選択され、前記行単位線抵抗が前記列単位線抵抗に概ね等しい、複数の導電性列線とを備え、(d)前記抵抗性メモリアレイにおいて信号対雑音比が20デシベル以上であるように、前記接合部抵抗(R)の値を、前記行または列の単位線抵抗(rc)の値と相関させる、抵抗性ランダムアクセスメモリ(RAM)アレイ。
7.前記複数のメモリセル(42)が1,024×1,024のメモリセルアレイに配置され、前記行または列の単位線抵抗(rc)の値が、0.24Ωから0.38Ωの範囲に入るように選択され、前記メモリセルが、0.8MΩから2.8MΩの前記接合部抵抗を有するように選択される、上記6に記載のメモリアレイ。
8.前記行または列の単位線抵抗(rc)の値に対する前記接合部抵抗(R)の値の比が前記行または列単位線抵抗(rc)の値が1に対して前記接合部抵抗(R)の値が概ね500万であるように、前記接合部抵抗(R)の値が、前記行または列の単位線抵抗(rc)の値と相互に関連づけられる、上記7に記載のメモリアレイ。
9.前記行および列の単位線抵抗(rc)の値は、1つの行導体の全行抵抗が、1つの列導体の全列抵抗にほぼ等しくなるように選択される、上記6に記載のメモリアレイ。
10.前記メモリセル(42)が、磁気の向きが固定されたピン留め層(24)と、磁界をかけるのに応じて磁気の向きの状態間で変化するセンス層(22)と、前記ピン留め層と前記センス層との間にある絶縁層(26)とを有するMTJデバイス(16)である、上記6に記載のメモリアレイ。

発明の効果

0054

本発明によれば、出力信号への望ましくない誤りの寄与を最小限に抑えるために、所与の導体抵抗に対して、メモリセルの最適な抵抗範囲と、メモリアレイの最適なサイズとを決定することができる。

図面の簡単な説明

0055

図1従来技術の抵抗性交点メモリデバイスを示す概略図である。
図2MRAMメモリセルおよびそれに接続される導体の従来技術の構造を示す概略図である。
図3本発明によるセンシング素子を有する従来技術のメモリアレイ構造を示す概略図である。
図4A 本発明によるメモリアレイ内の漏れ電流および望ましくない電圧降下を示す概略図である。
図4B 本発明による、導体線に沿った素子の数の関数として、印加された電圧の変化を表すグラフである。
図4C 本発明による、導体線に沿った素子の数の関数として、信号電流損失(誤り)の量を表すグラフである。
図5本発明による、導体単位抵抗およびMTJ抵抗の関数として、信号対雑音比を図式的に表す等高図である。
図6本発明に従って、アレイ内の抵抗、電流および電圧に対するメモリセルアレイの動作態様を示す回路図である。
図7本発明に従って、アレイ内の抵抗、電流および電圧に対するメモリセルアレイの動作態様を示す回路図である。
図8本発明に従って、アレイ内の抵抗、電流および電圧に対するメモリセルアレイの動作態様を示す回路図である。
図9本発明による好適な方法を示す流れ図である。
図10本発明による好適な方法を示す流れ図である。

--

0056

22センス層
24ピン留め層
26絶縁層
40MRAMメモリセルアレイ
42メモリセル
44 行
46 列
80抵抗性メモリアレイ

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