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技術 集積回路のテストのための圧縮テストプランの生成、テスト系列生成およびテスト

出願人 株式会社半導体理工学研究センター
発明者 細川利典伊達博村岡道明
出願日 2001年11月21日 (19年1ヶ月経過) 出願番号 2001-356511
公開日 2003年5月30日 (17年7ヶ月経過) 公開番号 2003-156544
状態 特許登録済
技術分野 電子回路の試験 電子回路の試験 デジタル計算機の試験診断
主要キーワード 組み合わせモジュール 完全故障 組合せモジュール 部分圧縮 ピン割当て テスト系列 DFT法 C言語
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図面 (20)

課題

強可検査DFT法において、テスト系列長を短縮し、テストのために付加される回路規模を削減する。

解決手段

データパスを構成する各回路要素テストプラン圧縮可能な形で並列スケジューリングし、圧縮演算を施して圧縮テストプランを生成する(ステップ1006)。圧縮テストプランに各回路要素のテストパターン代入することで、テスト系列を生成する。

概要

背景

近年、LSIに搭載される回路規模の増大により、LSIのテストがますます重要になり、LSIのテスト設計の自動化は必要不可欠である。LSIのテスト設計の自動化のためには、高い故障検出効率の達成が必要であり、そのためにテスト容易化設計(DFT)が必要である。スキャン設計はLSIのテスト容易化設計として、最も普及している技術であるが、以下の問題点がある。

(1)論理合成後回路を変更するので、タイミング等の合成時の制約を損なう。

(2)テスト系列長が長い。

(3)実動作速度テストができない。

上記の問題点を解決するために、論理合成前のRTL設計回路を対象としたDFTが提案されている。ここで、RTL設計回路は、データを処理するデータパスとデータパスの動作を制御するコントローラという2つの部分回路で構成されているのが一般的である。データパスからコントローラへの信号をステータス信号、コントローラからデータパスへの信号を制御信号と呼ぶが、本明細書では、RTLデータパス回路を主として対象とする。まずRTL回路に対してDFTを行うことで、論理合成後の回路へのDFTが不要となるため、問題点(1)は解決される。問題点(2)、(3)を解決する目的で、データパスが通常使用するデータ転送経路を通じて、対象とする回路要素の入力に外部入力からテストパターン伝搬し、回路要素の出力応答外部出力まで伝搬するDFTとして強可検査DFT方法(和田ほか、“完全故障検出効率保証するデータパスの非スキャンテスト容易化設計法”、信学論、J82−D−I、pp.843−851,1999年7月)が提案されている。

この文献によれば、すべての回路要素に対して、1)外部入力から任意の値を入力端子に伝搬可能(強可制御性)かつ、2)出力端子の取り得る任意の値が外部出力まで伝搬可能(強可観測性)ならば、データパス回路は強可検査性であるという。そして、データパス回路が強可検査性ならば、全回路要素に対してテストプランが存在することから、各回路要素ごとに完全故障検出効率をもつテストパターン集合を用いることで完全故障検出効率を実現する階層テストが可能となる。なおここで、回路要素には組み合わせモジュールレジスタが含まれ、組み合わせモジュールが階層テストの対象となることが多い。

この文献では、強可検査性データパス回路中の単一の組合せモジュールに対するテストを順番に実行していくので、回路中の組合せモジュール数をn、各組合せモジュールのテストプラン長をLj(j=1,2,…,n)、各組合せモジュールのテストパターン数をNj(j=1,2,…,n)とすると、強可検査性データパス回路のテスト系列長Lは以下の式(1)で表される。

概要

強可検査DFT法において、テスト系列長を短縮し、テストのために付加される回路の規模を削減する。

データパスを構成する各回路要素のテストプランを圧縮可能な形で並列スケジューリングし、圧縮演算を施して圧縮テストプランを生成する(ステップ1006)。圧縮テストプランに各回路要素のテストパターンを代入することで、テスト系列を生成する。

目的

したがって本発明の目的は、テスト系列全体の長さを短縮することによって、テストのための回路の回路規模を削減し、かつ、テストに要する時間を短縮することにある。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

RTLデータパス回路に含まれる複数の回路要素のそれぞれに対する複数のテストプランを生成し、生成された複数のテストプランを圧縮して圧縮テストプランを生成するステップ具備する集積回路テストのための圧縮テストプランの生成方法

請求項2

前記テストプラン圧縮ステップは、(a)テストプランの集合の中から1つの第1のテストプランを選択して取り出し、(b)サブステップ(a)の後において、テストプランの集合の中からさらに0個以上の第2のテストプランを選択して取り出し、(c)第1および第2のテストプランを圧縮して部分圧縮テストプランを生成し、(d)テストプランの集合が空集合になるまでサブステップ(a)〜(c)を繰り返し、(e)部分圧縮テストプランの数が1になるまで、生成された部分圧縮テストプランの集合を新たなテストプランの集合としてサブステップ(a)〜(d)を繰り返すサブステップを含む請求項1記載の方法。

請求項3

前記テストプラン圧縮ステップは、(f)初期条件を変えてサブステップ(a)〜(e)を所定回数繰り返し、(g)サブステップ(f)における各繰り返しにより得られた各圧縮テストプランの中で長さが最小のものを採用するサブステップをさらに含む請求項2記載の方法。

請求項4

前記テストプラン圧縮ステップは、(a)複数のテストプランの中から、圧縮後に長さが最小となる部分圧縮テストプランを与えるテストプランのペアを選択し、(b)選択されたテストプランのペアを圧縮して部分圧縮テストプランを生成し、(c)残りのテストプランの中から、該部分圧縮テストプランとの間で圧縮したときに長さが最小となる部分圧縮テストプランを与えるテストプランを選択し、(d)選択されたテストプランと部分圧縮テストプランを圧縮して部分圧縮テストプランを生成し、(e)残りのテストプランがなくなるまでサブステップ(c)〜(d)を繰り返すサブステップを含む請求項1記載の方法。

請求項5

前記テストプラン生成ステップにおいて、RTLデータパス回路に含まれるセレクタ以外の回路要素についてテストプランが生成される請求項1〜4のいずれか1項記載の方法。

請求項6

前記複数のテストプランを各回路要素に必要な推定テストパターン数に応じて複数のグループグループ化するステップをさらに具備し、前記テストプラン圧縮ステップにおいて、各グループごとにテストプランを圧縮することにより、各グループごとに圧縮テストプランが生成される請求項1〜5のいずれか1項記載の方法。

請求項7

請求項1〜6のいずれか1項に記載の方法により、圧縮テストプランを生成し、RTLデータパス回路に含まれる複数の回路要素のそれぞれに必要な数のテストパターンを生成し、該圧縮テストプランにテストパターンを代入してテスト系列を生成するステップを具備する集積回路のテストのためのテスト系列の生成方法。

請求項8

請求項7記載の方法により生成されたテスト系列をデータパス回路に順次与えるステップを具備する集積回路のテスト方法

請求項9

RTLデータパス回路に含まれる複数の回路要素のそれぞれについて、テストプランを各回路要素に必要なテストパターン数だけ生成し、生成されたテストプランを圧縮して圧縮テストを生成し、該圧縮テストに、各回路要素に必要なテストパターンを代入してテスト系列を生成するステップを具備する集積回路のテストのためのテスト系列の生成方法。

請求項10

RTL回路に含まれる第1の回路ブロックのRTLデータパスに含まれる複数の回路要素のそれぞれに対する第1の複数のテストプランを生成し、該RTL回路に含まれる第2の回路ブロックのRTLデータパスに含まれる複数の回路要素のそれぞれに対する第2の複数のテストプランを生成し、第1および第2の複数のテストプランを圧縮して1つの圧縮テストプランを生成するステップを具備する集積回路のテストのための圧縮テストプランの生成方法。

請求項11

請求項10記載の方法により圧縮テストプランを生成し、前記第1および第2の回路ブロックに含まれる回路要素のそれぞれに必要な数のテストパターンを生成し、該圧縮テストプランにテストパターンを代入してテスト系列を生成し、該テスト系列をデータパス回路に順次与えるステップを具備する集積回路のテスト方法。

請求項12

RTLデータパス回路に含まれる複数の回路要素のそれぞれに対する複数のテストプランを生成する手段と、生成された複数のテストプランを圧縮して圧縮テストプランを生成する手段とを具備する集積回路のテストのための圧縮テストプランの生成装置

請求項13

前記テストプラン圧縮手段は、テストプランの集合の中から1つの第1のテストプランを選択して取り出す第1の手段と、第1のテストプラン取り出し手段によるテストプランの取り出しの後において、テストプランの集合の中からさらに0個以上の第2のテストプランを選択して取り出す第2の手段と、第1および第2のテストプランを圧縮して部分圧縮テストプランを生成する手段と、テストプランの集合が空集合になるまで第1および第2のテストプラン取り出し手段および部分圧縮テストプラン生成手段の処理を繰り返す第1の手段と部分圧縮テストプランの数が1になるまで、生成された部分圧縮テストプランの集合を新たなテストプランの集合として第1および第2のテストプラン取り出し手段、部分圧縮テストプラン生成手段、および第1の繰り返し手段の処理を繰り返す第2の手段とを含む請求項12記載の装置。

請求項14

前記テストプラン圧縮手段は、初期条件を変えて前記第1および第2のテストプラン取り出し手段、部分圧縮テストプラン生成手段、および第1および第2の繰り返し手段の処理を所定回数繰り返す第3の手段と、第3の繰り返し手段による各繰り返しにより得られた各圧縮テストプランの中で長さが最小ものを採用する手段をさらに含む請求項13記載の装置。

請求項15

前記テストプラン圧縮手段は、複数のテストプランの中から、圧縮後に長さが最小となる部分圧縮テストプランを与えるテストプランのペアを選択する第1の手段と、選択されたテストプランのペアを圧縮して部分圧縮テストプランを生成する第1の手段と、残りのテストプランの中から、該部分圧縮テストプランとの間で圧縮したときに長さが最小となる部分圧縮テストプランを与えるテストプランを選択する第2の手段と、選択されたテストプランと部分圧縮テストプランを圧縮して部分圧縮テストプランを生成する第2の手段と、残りのテストプランがなくなるまで第2の選択手段と第2の生成手段の処理を繰り返す手段を含む請求項12記載の装置。

請求項16

前記テストプラン生成手段は、RTLデータパス回路に含まれるセレクタ以外の回路要素についてテストプランを生成する請求項12〜15のいずれか1項記載の装置。

請求項17

前記複数のテストプランを各回路要素に必要な推定テストパターン数に応じて複数のグループにグループ化する手段をさらに具備し、前記テストプラン圧縮手段は、各グループごとにテストプランを圧縮することにより、各グループごとに圧縮テストプランを生成する請求項12〜16のいずれか1項記載の装置。

請求項18

請求項1〜6のいずれか1項に記載の方法により、圧縮テストプランを生成する手段と、RTLデータパス回路に含まれる複数の回路要素のそれぞれに必要な数のテストパターンを生成する手段と、該圧縮テストプランにテストパターンを代入してテスト系列を生成する手段とを具備する集積回路のテストのためのテスト系列の生成装置。

請求項19

テストの対象となるデータパス回路と、請求項7記載の方法により生成されたテスト系列を該データパス回路に順次与えるテストコントローラとを具備する、テスト機能を備えた集積回路。

請求項20

RTLデータパス回路に含まれる複数の回路要素のそれぞれについて、テストプランを各回路要素に必要なテストパターン数だけ生成する手段と、生成されたテストプランを圧縮して圧縮テストを生成する手段と、該圧縮テストに、各回路要素に必要なテストパターンを代入してテスト系列を生成する手段とを具備する集積回路のテストのためのテスト系列の生成装置。

請求項21

RTL回路に含まれる第1の回路ブロックのRTLデータパスに含まれる複数の回路要素のそれぞれに対する第1の複数のテストプランを生成する手段と、該RTL回路に含まれる第2の回路ブロックのRTLデータパスに含まれる複数の回路要素のそれぞれに対する第2の複数のテストプランを生成する手段と、第1および第2の複数のテストプランを圧縮して1つの圧縮テストプランを生成する手段とを具備する集積回路のテストのための圧縮テストプランの生成装置。

請求項22

テストの対象となるデータパス回路と、請求項10記載の方法により圧縮テストプランを生成し前記第1および第2の回路ブロックに含まれる回路要素のそれぞれに必要な数のテストパターンを生成し該圧縮テストプランにテストパターンを代入して得られたテスト系列をデータパス回路に順次与えるテストコントローラとを具備するテスト機能を備えた集積回路。

請求項23

請求項1〜7,9および10のいずれか1項に記載の方法をコンピュータに実行させるためのプログラムを記憶した記憶媒体

請求項24

請求項1〜7,9および10のいずれか1項に記載の方法をコンピュータに実行させるためのプログラム。

技術分野

0001

本発明は、集積回路テストのための圧縮テストプラン生成方法テスト系列の生成方法、テスト方法、それらの方法を実現する装置、およびそれらの方法を実現するプログラムに関する。

背景技術

0002

近年、LSIに搭載される回路規模の増大により、LSIのテストがますます重要になり、LSIのテスト設計の自動化は必要不可欠である。LSIのテスト設計の自動化のためには、高い故障検出効率の達成が必要であり、そのためにテスト容易化設計(DFT)が必要である。スキャン設計はLSIのテスト容易化設計として、最も普及している技術であるが、以下の問題点がある。

0003

(1)論理合成後回路を変更するので、タイミング等の合成時の制約を損なう。

0004

(2)テスト系列長が長い。

0005

(3)実動作速度テストができない。

0006

上記の問題点を解決するために、論理合成前のRTL設計回路を対象としたDFTが提案されている。ここで、RTL設計回路は、データを処理するデータパスとデータパスの動作を制御するコントローラという2つの部分回路で構成されているのが一般的である。データパスからコントローラへの信号をステータス信号、コントローラからデータパスへの信号を制御信号と呼ぶが、本明細書では、RTLデータパス回路を主として対象とする。まずRTL回路に対してDFTを行うことで、論理合成後の回路へのDFTが不要となるため、問題点(1)は解決される。問題点(2)、(3)を解決する目的で、データパスが通常使用するデータ転送経路を通じて、対象とする回路要素の入力に外部入力からテストパターン伝搬し、回路要素の出力応答外部出力まで伝搬するDFTとして強可検査DFT方法(和田ほか、“完全故障検出効率保証するデータパスの非スキャンテスト容易化設計法”、信学論、J82−D−I、pp.843−851,1999年7月)が提案されている。

0007

この文献によれば、すべての回路要素に対して、1)外部入力から任意の値を入力端子に伝搬可能(強可制御性)かつ、2)出力端子の取り得る任意の値が外部出力まで伝搬可能(強可観測性)ならば、データパス回路は強可検査性であるという。そして、データパス回路が強可検査性ならば、全回路要素に対してテストプランが存在することから、各回路要素ごとに完全故障検出効率をもつテストパターン集合を用いることで完全故障検出効率を実現する階層テストが可能となる。なおここで、回路要素には組み合わせモジュールレジスタが含まれ、組み合わせモジュールが階層テストの対象となることが多い。

0008

この文献では、強可検査性データパス回路中の単一の組合せモジュールに対するテストを順番に実行していくので、回路中の組合せモジュール数をn、各組合せモジュールのテストプラン長をLj(j=1,2,…,n)、各組合せモジュールのテストパターン数をNj(j=1,2,…,n)とすると、強可検査性データパス回路のテスト系列長Lは以下の式(1)で表される。

0009

発明が解決しようとする課題

0010

式(1)からわかるように、組合せモジュール数や各組合せモジュールの回路規模が増大すると、強可検査性データパス回路のテスト系列長は急速に増加する。

0011

したがって本発明の目的は、テスト系列全体の長さを短縮することによって、テストのための回路の回路規模を削減し、かつ、テストに要する時間を短縮することにある。

課題を解決するための手段

0012

本明細書では、強可検査性のデータパス回路を対象とし、できるだけ多数の組合せモジュールに対するテストを並列に実行することによって、強可検査性データパス回路のテスト系列長を短縮するために、各組合せモジュールのテストプランをスケジューリングして圧縮した、圧縮テストプラン表(または圧縮テストプラン)を用いたテスト生成方法を提案する。また長さが最短の圧縮テストプランを生成するヒューリスティックアルゴリズムを提案する。

0013

本発明の圧縮テストプランの生成方法は、RTLデータパス回路に含まれる複数の回路要素のそれぞれに対する複数のテストプランを生成し、生成された複数のテストプランを圧縮して圧縮テストプランを生成するステップ具備することを特徴とする。

0014

前記テストプラン圧縮ステップは、(a)テストプランの集合の中から1つの第1のテストプランを選択して取り出し、(b)サブステップ(a)の後において、テストプランの集合の中からさらに0個以上の第2のテストプランを選択して取り出し、(c)第1および第2のテストプランを圧縮して部分圧縮テストプランを生成し、(d)テストプランの集合が空集合になるまでザブステップ(a)〜(c)を繰り返し、(e)部分圧縮テストプランの数が1になるまで、生成された部分圧縮テストプランの集合を新たなテストプランの集合としてサブステップ(a)〜(d)を繰り返すサブステップを含むことが好ましい。

0015

前記テストプラン圧縮ステップは、(f)初期条件を変えてサブステップ(a)〜(e)を所定回数繰り返し、(h)サブステップ(f)における各繰り返しにより得られた各圧縮テストプランの中で長さが最小のものを採用するサブステップをさらに含むことが好ましい。

0016

前記テストプラン圧縮ステップはまた、(a)複数のテストプランの中から、圧縮後に長さが最小となる部分圧縮テストプランを与えるテストプランのペアを選択し、(b)選択されたテストプランのペアを圧縮して部分圧縮テストプランを生成し、(c)残りのテストプランの中から、該部分圧縮テストプランとの間で圧縮したときに長さが最小となる部分圧縮テストプランを与えるテストプランを選択し、(d)選択されたテストプランと部分圧縮テストプランを圧縮して部分圧縮テストプランを生成し、(e)残りのテストプランがなくなるまでサブステップ(c)〜(d)を繰り返すサブステップを含むことでも良い。

0017

本発明のテスト系列の生成方法は、前述の方法により、圧縮テストプランを生成し、RTLデータパス回路に含まれる複数の回路要素のそれぞれに必要な数のテストパターンを生成し、該圧縮テストプランにテストパターンを代入してテスト系列を生成するステップを具備することを特徴とする。

0018

本発明のテスト方法は、前述の方法により生成されたテスト系列をデータパス回路に順次与えるステップを具備することを特徴とする。

発明を実施するための最良の形態

0019

ゲートレベルに変換される前の回路は、図1に示すようにデータを処理するデータパス100とデータパス100の動作を制御するコントローラ102で構成されデータパス100はレジスタ転送レベル(以下RTL)で記述される。

0020

図2にRTLで記述されたデータパスの一例として、最大公約数GCD)を求める回路のデータパスを示す。図2中、回路要素1,2は外部入力xin,yin、回路要素3は外部出力、回路要素4〜6は比較器、回路要素7は減算器、回路要素8〜10はレジスタ、回路要素11〜14はマルチプレクサ(またはセレクタ)である。xin,yinは図1のPIに相当し、外部出力はPOに、L1〜L3およびm1〜m4は制御入力信号線)101に、比較器4〜6の出力はステータス信号線103に相当する。

0021

図2のデータパス回路は、図3に示すように、回路要素7の右側の入力の値を出力側スルーさせるためのマルチプレクサを付加することにより強可検査性(またはDFT済み)になる。このテスト用のマルチプレクサの制御入力をT1とする。図3のDFT済のデータパス回路の各回路要素(組合せモジュールのみ)のテストプランを表1に示す。表1中、bは1ビットまたは複数ビットの値を表わし、Xはドントケアを表わす。

0022

0023

ここでテストプランとは、外部入力から特定の回路要素の入力へ値を伝搬し、またその回路要素の出力の値を外部出力まで伝搬するための外部入力の時系列である。回路要素13のテストプランを例にとると、時刻0において外部入力yinにテスト入力値が与えられ、m3が0、L2が1であるから、その値は回路要素9のレジスタにロードされて、回路要素13のセレクタの“1”側の入力へ与えられる。時刻1において外部入力xinに他のテスト入力値が与えられ、m1が0であるからその値はセレクタ13の“0”側の入力へ与えられる。そして、セレクタ13およびその周辺故障がなければm2に与えられる0または1の値に応じてそれらの一方が選択されて出力され、L1が1であるから回路要素10のレジスタにロードされる。時刻2においてm4が0でありL3が1になるからテスト結果が回路要素8のレジスタにロードされて外部へ出力される。

0024

このテストプランは、図4に示すように、RTL記述からテスト容易化済RTL記述へのテスト容易化(例えば図3に示したセレクタの付加)の際に同時に生成される(ステップ1000)。図5に示すように、各回路要素について例えば論理合成後のゲートレベル回路単一縮退故障を検出する各回路要素のテストパターン(テストプランにおけるbの具体的な値)が生成され(ステップ1002)、従来技術によれば、各回路要素のテストプランにこのテストパターンを代入することによりデータパス回路のテスト系列が生成される(ステップ1004)。

0025

本発明では、各回路要素のテストプランにテストパターンを代入する前に複数のテストプランを圧縮して圧縮テストプランを生成し、これにテストパターンを代入することにより、テスト系列を生成する。

0026

表2に示す2つのテストプランを圧縮して圧縮テストプランを生成する場合を例にとって説明する。

0027

0028

圧縮テストプラン生成のための圧縮演算∩f を表3に示す。

0029

0030

表3において、演算結果のφは圧縮できないことを示す。

0031

第2のテストプランが第1のテストプランの時刻kから始まるように第2のテストプランを第1のテストプランに対してスケジューリングするとき、両者が重なり合う各時刻における入力ごとの圧縮演算結果にφが1つもないとき、第2のテストプランは第1のテストプランにスキューkで圧縮可能である。表2に示す例では、次式(2)に示すように、表2の(b)のテストプランは、(a)のテストプランにスキュー2で圧縮可能であり、その結果、式(2)の右辺に示す圧縮テストプランが生成される。

0032

0033

すなわち本発明では、図6に示すように、RTL記述をテスト容易化して(ステップ1000)生成されるデータパスの各回路要素のテストプランから圧縮テストプランを生成し(ステップ1006)、図5における各回路要素のテストプランに代えてこの圧縮テストプランを使用してテスト系列を生成する。

0034

圧縮の順序は通常複数存在するので、その中で、最終的にテストプラン長が最も短い圧縮テストプランを与える順序で圧縮を実行すべきである。しかしながら、テストプランの数が多数になると最短の圧縮テストプランを与える圧縮順序を見い出すことは容易ではない。最短と考えられる圧縮テストプランを与える順序に従ってテストプランの圧縮を行なうための、第1のヒューリスティックアルゴリズムを図7に示す。

0035

図7においてまず、配列FVA(i)を生成する(ステップ1100)、後に詳述するが、FVA(i)は、各テストプランの各時刻における要素の集合を基準1(後述)に従ってソートしたものである。i=0とし(ステップ1102)、圧縮前の複数のテストプランの中からの最初の選択のときはFVA(i)に対応するテストプランを選択し(ステップ1106)、そうでない場合は、基準2で1つのテストプランを選択する(ステップ1108)。次に、選択されたテストプランとともに圧縮するテストプランを基準3に従って選択し(ステップ1110)、選択されたテストプランを圧縮して部分圧縮テストプランを生成する(ステップ1112)。

0036

未圧縮のテストプランがなくなるまで(ステップ1114)ステップ1104〜1112の処理を繰り返し、これらの処理が終わったところで生成された部分圧縮テストプランの数が2以上であれば、部分圧縮テストプランの集合をテストプランの集合として(ステップ1118)、ステップ1104〜1116の処理を繰り返す。

0037

部分圧縮テストプランの数が1になったら、iをインクリメントし(ステップ1120)、iがNでなければ(ステップ1122)、ステップ1104〜1120の処理を繰り返す。

0038

こうして得られたN個の圧縮テストプランの中から最短のものを採用する(ステップ1124)。

0039

上記のフローにおいて、ステップ1116において部分圧縮テストプランの数が永久に1にならない場合がある。このため、ステップ1116において部分圧縮テストプランの数が前回の繰り返しの結果と同じである場合には、例外処理として複数の部分圧縮テストプランを連結して圧縮テストプランとしてステップ1120の進むものとする。

0040

前述の配列FVA(i)と基準1〜3について説明する前に、テストプラン圧縮可能グラフについて説明する。

0041

4つのテストプランT1 〜T4 が表4のように与えられているとき、これに対応して図8に示すテストプラン圧縮可能グラフが生成される。

0042

0043

テストプラン圧縮可能グラフの各頂点に付されたラベル(i,j)は、テストプランiの時刻jの部分を表わし、頂点(i,j)と頂点(k,m)の間のエッジはテストプランiに対してテストプランkがスキューj−m(≧0)で圧縮可能であることを意味している。図8の例では、頂点(2,0)と頂点(1,0)の間および頂点(2,1)と頂点(1,1)の間にエッジが存在していることは、テストプランT2 に対してテストプランT1 がスキュー0で圧縮可能であることに対応している。また、頂点(2,1)と頂点(1,0)の間にもエッジが存在していることは、テストプランT2 に対してテストプランT1 がスキュー1でも圧縮可能であることに対応している。さらに、頂点(1,2)と頂点(2,0)の間のエッジは、逆にテストプランT1 に対してテストプランT2 がスキュー2で圧縮可能であることに対応している。

0044

図8の圧縮可能グラフには、例えば頂点(1,0),(2,1),(3,2)からなるクリークが存在しているが、このことは、次式(3)に示すように、テストプランT3 に対してテストプランT1 およびT2 をそれぞれスキュー2および1で圧縮すれば3つのテストプランがすべてに共通の重なり部分を持つ形で圧縮可能であることを意味している。

0045

0046

本発明の第1のヒューリスティックアルゴリズムでは、圧縮可能グラフから最大クリークを所定の基準で順次抽出することに対応して、テストプランを圧縮して部分圧縮テストプランを順次生成し(図7ステップ1104〜ステップ1114)、部分圧縮テストプランの数が2以上であるときは部分圧縮テストプランの集合を圧縮テストプランの集合として再度圧縮可能グラフを生成して上記の処理を繰り返す。

0047

そして、部分圧縮可能グラフから最初にクリークを取り出すときのそのクリークに最初に入れる頂点を変えてN通りの圧縮テストプランを生成し(図7のステップ1120,1122)、それらの中から最短のものを採用する(ステップ1124)。配列FVA(図7のステップ1100)はこの最初に取り出す頂点の優先順位を示す配列であり、FVAはテストプラン圧縮可能グラフの頂点を以下の要素でソートした配列である。

0048

(ソート要素1)各頂点vの隣接頂点集合をnbr(v)とし、nbr(v)の要素をuで表すと、Σnbr(u)の大きいもの順に全部の頂点をソートする。

0049

(ソート要素2)Σnbr(u)の値が同じである頂点vに対して、nbr(v)の大きいもの順にソートする。

0050

(ソート要素3)nbr(v)の値が同じである頂点vに対して、Σw(v,u)(u∈nbr(v))の小さいもの順にソートする。

0051

本発明の第1のヒューリスティックアルゴリズムの詳細を疑似C言語を用いて表5に示し、その中で使用されている関数を表6に示す。

0052

0053

0054

表5の3行目においてFVA(i)を生成し、4行目においてiに0からN−1までの値を代入して6〜21行の処理(後に詳述)が繰り返される。22〜28行目において、各iについて生成された圧縮テストプランSTのうち長さが最短のものがMin CTPTとして採用される。

0055

6〜21行の処理については、まずいくつかのテストプランを圧縮した部分圧縮テストプランの集合SCを空集合に初期化する(7行目)。次にテストプラン集合CTが空集合になるまで、以下の処理を繰り返す(8行目)。

0056

・まずTからテストプラン圧縮可能グラフG=(V,E,j,t)を生成する(9行目)。

0057

・次に関数Extract−first−cliquc()またはExtract clique()によって(後述)、テストプラン圧縮可能グラフGから最大クリークCを1つ抽出する(10〜15行)。

0058

・次に関数Schedule test plan()によって、クリークCの要素であるテストプランをスケジューリング情報に従って、テストプラン圧縮スケジューリング表の適当な時刻にスケジューリングし、部分圧縮テストプランSTを生成する(16行目)。

0059

・次に部分圧縮テストプラン集合SCにSTを追加する(17行目)。

0060

・次にテストプラン集合TからクリークCの要素であるテストプランを削除する(18行目)。

0061

CTが空集合になったとき、上記の繰り返し処理(8行目〜19行目)を抜けだし、部分圧縮テストプラン集合SCを新たにCTとし(20行目)、部分圧縮テストプラン集合の要素数が1になるまで(21行目)、6行目から21行目までの処理を繰り返す。すなわち、部分圧縮テストプランを新たなテストプランと考える。部分圧縮テストプラン集合の要素数が1つのとき、その要素STが各iの値における圧縮テストプランを与える。

0062

10〜15行の処理において、CTがTに等しいとき、すなわち、グラフGから最初のクリークが抽出されるとき、Extract−first−cliquc()が使用され、それ以外の場合、Extract−cliquc()が使用される。両者の違いは、前者では抽出されるクリークに最初に入れる頂点がFVA(i)であるのに対して後者では関数Best−first−vertex()により決定される点にある。関数Best−first−vertex()は以下の基準により頂点を決定する。なお、この基準は図7のステップ1108における基準2に対応する。

0063

(H1)頂点vの隣接頂点集合nbr(v)にあるすべての頂点uの隣接頂点数の総和Σ|nbr(u)|がもっとも大きい頂点を選択する(頂点集合V1、表6の12行目)。

0064

隣接頂点の隣接頂点数の総和が最大の頂点を選択することで、Cに加えられる可能性がある頂点数が増加し、結果として最大クリークが抽出される可能性が高くなる。

0065

(H2)頂点集合V1において、隣接頂点数がもっとも多い頂点を選択する(頂点集合V2、13行目)。

0066

隣接頂点数が最大の頂点をCに加えることで、(H1)と同様に結果として最大クリークが抽出される可能性が高くなる。

0067

(H3)頂点集合V2において、頂点vと頂点vの隣接頂点集合nbr(v)にあるすべての頂点uとの間にある辺(u,v)につけられた重みw1(u,v)の総和がもっとも小さい頂点を選択する(頂点集合V3、14行目)。

0068

重みの総和が最小となる頂点を選択することで、(H1)と同様に結果として最大クリークが抽出される可能性が高くなる。

0069

V3の頂点数が複数ある場合は、1つの頂点を選択するために、モジュール番号が最小のものを1つ選択し、Cに挿入し(15行目)、Cをリターンする(16行目)。

0070

上記により1つの頂点が決定されたら関数Candidates()によって、クリーク集合Cに含まれる各頂点uの隣接頂点集合の積集合を求め、それを新たにSとする(4または34行目)。Sが空集合になるまで、Sの探索(4または34行目)とSの中から1つの頂点vを選択し(5または35行目)、Cに挿入する処理(6または36行目)を繰り返す。Sが空集合になったとき、Cをリターンする。この「Sの中から1つの頂点vを選択する」ときは、候補となる頂点の集合Sの各頂点について、以下の3つのヒューリスティックを用いる(関数Best vertex())。なおこれは、図7における基準3に対応する。

0071

H1’:隣接頂点数の最大な頂点を選択
頂点集合Sにおいて、頂点vのSに属する隣接頂点数がもっとも多い頂点を選択する(頂点集合V4)。

0072

結果として最大クリークが抽出される可能性が高くなる。

0073

H2’:圧縮演算後のテストプラン長が最短となる頂点を選択
頂点集合V4において、頂点vとC中のすべての頂点を圧縮演算して生成したテストプラン長がもっとも最短である頂点を選択する(頂点集合V5)。

0074

クリークを抽出した後、その要素を圧縮演算して生成したテストプラン長が短くなる可能性が高くなる。

0075

H3’:圧縮演算後のテストプラン中のXの数(またはXの割合)が最大(最高)となる頂点を選択
頂点集合V5において、頂点vとC中のすべての頂点を圧縮演算して生成したテストプラン長のXの数(またはXの割合)が最大(最高)である頂点を選択する(頂点集合V6)。クリークを抽出して、その要素を圧縮演算して生成したテストプランのXの数(またはXの割合)が多く(高く)なり、他の圧縮テストプランと圧縮できる可能性が高くなる。

0076

H1’とH2’とH3’の順番を入れ替えても良い。

0077

図9に本発明に係る最適な圧縮テストパターンを得るための第2のヒューリスティックアルゴリズムを示す。ステップS1で、任意のテストプランのペアの圧縮演算を試行した結果、その部分圧縮テストプラン長が最も短いペアを1組選択する。ステップS2で、2つのテストプランをテストプランスケジューリングテーブルの適切な時刻にスケジューリングし、部分圧縮テストプランを生成する。ステップS3で、すべてのテストプランがテストプランスケジューリング表にスケジューリングされているか否かを判定する。もし全てのテストプランがスケジュールされているならば、部分圧縮テストプランを圧縮テストプランとし、処理を終了する。それ以外の場合はステップS4へ進む。ステップS4では部分圧縮テストプランとまだスケジューリングされていないテストプランの各ペアの圧縮演算を試行した結果、その部分圧縮テストプラン長が最も短いペアを1組選択する。ステップS5ではスケジューリング結果更新するとともに、部分圧縮テストプランを更新する。

0078

表1のGCDのテストプランの例を用いて図9のアルゴリズムの動作を説明する。S1で、すべてのテストプランから圧縮後のテストプラン長が最短になるペアを1つ選択すると、回路要素5のテストプランT5に対して回路要素6のテストプランT6がスキュー0で圧縮可能であり、圧縮後の長さが2となり最短となる(T5とT6のペア選択)ので、S2で表7に示すようにT5,T6がテストプランスケジューリング表の時刻0にスケジューリングされ、圧縮演算∩f を行い部分圧縮テストプラン(PT1とする)を生成する。S3で、テストプランT4,T7,T11,T12,T13,T14がまだスケジューリングされていないので、S4へ進む。

0079

0080

次にS4で、T11に対してPT1がスキュー1で圧縮可能であり、圧縮後の長さが3となり最短となるので、T11が選択される。次にS5で、表8に示すようにT11がテストプランスケジューリング表の時刻0に、T5,T6が時刻1にスケジューリングされ、圧縮演算∩f を行い部分圧縮テストプラン(PT2とする)を生成する。S3で、テストプランT4,T7,T12,T13,T14がまだスケジューリングされていないので、S4へ進む。

0081

0082

次にS4で、T4に対してPT2がスキュー1で圧縮可能であり、圧縮後の長さが4となり最短となるので、T4が選択される。次にS5で、表9に示すようにT4がテストプランスケジューリング表の時刻0に、T11が時刻1にスケジューリングされ、T5,T6が時刻2にスケジューリングされ、圧縮演算∩f を行い部分圧縮テストプラン(PT3とする)を生成する。S3で、テストプランT7,T12,T13,T14がまだスケジューリングされていないので、S4へ進む。

0083

0084

次にS4で、T12に対してPT3がスキュー1で圧縮可能であり、圧縮後の長さが7となり最短となるので、T12が選択される。次にS5で、表10に示すようにT12がテストプランスケジューリング表の時刻0に、T4が時刻3にスケジューリングされ、T11が時刻4にスケジューリングされ、T5,T6が時刻5にスケジューリングされ、圧縮演算∩f を行い部分圧縮テストプラン(PT4とする)を生成する。S3で、テストプランT7,T13,T14がまだスケジューリングされていないので、S4へ進む。

0085

0086

次にS4で、PT4に対してT13がスキュー0で圧縮可能であり、圧縮後の長さが7となり最短となるので、T13が選択される。次にS5で、表11に示すようにT13,T12がテストプランスケジューリング表の時刻0に、T4が時刻3にスケジューリングされ、T11が時刻4にスケジューリングされ、T5,T6が時刻5にスケジューリングされ、圧縮演算∩f を行い部分圧縮テストプラン(PT5とする)を生成する。S3で、テストプランT7,T14がまだスケジューリングされていないので、S4へ進む。

0087

0088

次にS4で、T14に対してPT5がスキュー2で圧縮可能であり、圧縮後の長さが9となり最短となるので、T14が選択される。次にS5で、表12に示すようにT14がテストプランスケジューリング表の時刻0に、T13,T12が時刻2に、T4が時刻5にスケジューリングされ、T11が時刻6にスケジューリングされ、T5,T6が時刻7にスケジューリングされ、圧縮演算∩f を行い部分圧縮テストプラン(PT6とする)を生成する。S3で、テストプランT7がまだスケジューリングされていないので、S4へ進む。

0089

0090

次にS4で、T7に対してPT6がスキュー1で圧縮可能であり、圧縮後の長さが10となり最短となるので、T7が選択される。次にS5で、表13に示すようにT7がテストプランスケジューリング表の時刻0に、T14が時刻1に、T13,T12が時刻3に、T4が時刻6にスケジューリングされ、T11が時刻7にスケジューリングされ、T5,T6が時刻8にスケジューリングされ、圧縮演算∩f を行い部分圧縮テストプラン(PT7とする)を生成する。S3で、すべてのテストプランのスケジューリングが完了したのでPT7を圧縮テストプラン表として処理を終了する。

0091

0092

図10に示すように、圧縮テストプランを用いたデータパス回路のテスト系列生成処理1004では、各モジュール毎にテスト生成することにより生成したテストパターンファイルモジュール数分のファイルが存在)と圧縮テストプランを入力とし、結果としてデータパス回路のテスト系列を出力する。図11に、データパス回路のテスト系列生成フローを示す。S1はモジュールの個数を表す変数iを0に初期化する処理である。S2は各モジュールのテストパターンファイルをテストパターン数の多い順にソートする処理である。S3は0番目のモジュールのテストパターン数分の個数の圧縮テストプランを作成する処理である。S4はすべてのモジュールの処理が終了したか否かを判断する処理であり、終了していればS12へ進み、それ以外の場合はS5へ進む。S5はi番目のモジュールを選択する処理である。S6はi番目のモジュールのテストパターン数を表す変数jを1に初期化する処理である。S7はi番目のモジュールの全テストパターンに関する処理が完了したか否かを判断する処理であり、完了した場合、S8へ進み、それ以外の場合はS9へ進む。S8は変数iをインクリメントする処理である。S9はi番目のモジュールのj番目のテストパターンを選択する処理である。S10は変数jをインクリメントする処理である。S11はi番目のモジュールのj番目のテストパターンをj番目の圧縮テストプラン表のbi に代入する処理である。S12は全ての圧縮テストプラン表を連結し、データパスのテスト系列とする処理である。S13はデータパスのテスト系列中に残ったbとXにランダムに0または1を割り当てる処理である。

0093

表4に示す4つのテストプランから、表14の圧縮テストプランが生成される(表14中、bi はテストプランTi 内のbを示す)。

0094

0095

この例においてモジュール1のテストパターンが以下のV11〜V14であったとする。

0096

V11=(P0,P1,P3)=(1,0,1)
V12=(P0,P1,P3)=(0,0,0)
V13=(P0,P1,P3)=(1,1,0)
V14=(P0,P1,P3)=(0,1,0)
モジュール2のテストパターンが以下のV21〜V24であったとする。

0097

V21=(P0,P2)=(0,0)
V22=(P0,P2)=(1,0)
V23=(P0,P2)=(0,1)
V24=(P0,P2)=(1,1)
モジュール3のテストパターンが以下のV31〜V32であったとする。

0098

V31=(P1)=(0)
V32=(P1)=(1)
モジュール4のテストパターンが以下のV41〜V42であったとする。

0099

V41=(P0)=(0)
V42=(P0)=(1)
表14の圧縮テストプランに上記のテストパターンを代入してデータパスのテスト生成を行う。まずモジュールのテストパターン数の最大は4であるので圧縮テストプランを4個作成する。V11〜V42のテストパターンを4個の圧縮テストパターンに代入した結果を表15に示す。この4つの圧縮テストパターンを連結して作成したデータパスのテスト系列を表16に示す。表16に残ったbiとXの箇所にはランダムに0または1を設定する。

0100

0101

0102

図12は、従来方式に従い、表1のGCD回路のテストプランを圧縮しないで各テストプランにテストパターンを代入したテスト系列をDFT済みデータパス回路100’に与えるテストコントローラ104を有するGCD回路を示し、図13はテストコントローラ104の詳細を示す。図14はテストコントローラ104の状態遷移図である。

0103

図12において、テストコントローラ104はテストモード用の信号t1、コントローラのリセット信号、データパスの外部入力からの4ビットを入力とし、データパスの制御信号(既存のモジュールの制御信号とDFTのために追加した制御信号)を発生する。

0104

図13において、TMRはテストプランIDレジスタであり、テストされる各モジュールIDを記憶するためのレジスタである。GCDではテストされるモジュール数は8であるので、log2 8=3ビットレジスタが必要である。TPRはテストパターンレジスタであり、各モジュールの制御信号に目標故障毎に異なる値bを与える。GCDでは各モジュールに多くても1ビットの制御信号しかもたないので、1ビットレジスタのみ必要である。もしすべてのテストプランにおいて制御入力にbが出現する時刻において、かならず値がXである外部入力が存在する場合は、その外部入力からTPRを介さず直接制御信号に値を入力することができる。TPRとTMRはロード・ホールド機能を持ち、コントロール回路リセット入力で制御される。リセットオン状態のとき、ロードモードになり、オフのとき、ホールドモードになる。

0105

図14において、状態数は各モジュールに対するテストプラン長の最大値に等しいので、5状態必要であり状態レジスタビット幅は〔log2 5〕で3となる(ただし、〔x〕はxの小数部切り捨てて整数化したものを表す。以下同じ)。回路要素11をテストする場合を考える。T11は時刻1で制御入力m4にbを入力する必要がある(表1)。T11をテストするためのテストパターン数が4であり、そのうちbが0となる場合が2つ、1となる場合が2つあるとする。まず時刻0でRをON、t1=0にして、xinからTMRへ回路要素11のID(例えば000とする)、TPRへ0を設定する。時刻1でRをOFF、t=1にし、T11の時刻0の値を制御信号へ出力する(S0)。時刻2でT11の時刻1の値(m4の値は0)を制御信号へ出力する(S1)。時刻3でT11の時刻2の値を制御信号へ出力する(S2)。時刻4でT11の時刻0の値を制御信号へ出力する(S0)。時刻5でT11の時刻1の値(m4の値は0)を制御信号へ出力する(S1)。時刻6でT11の時刻2の値を制御信号へ出力する(S2)。時刻7でRをON、t1=0にして、xinからTMRへ回路要素11のID(000)、TPRへ1を設定する。時刻8でRをOFF、t=1にし、T11の時刻0の値を制御信号へ出力する(S0)。時刻9でT11の時刻1の値(m4の値は1)を制御信号へ出力する(S1)。時刻10でT11の時刻2の値を制御信号へ出力する(S2)。時刻11でT11の時刻0の値を制御信号へ出力する(S0)。時刻12でT11の時刻1の値(m4の値は1)を制御信号へ出力する(S1)。時刻6でT13の時刻2の値を制御信号へ出力する(S2)。この従来のテストコントローラはデータパス中の全モジュールを識別するためのTMRが約log2 n個(nはモジュール数)必要となる。また各状態遷移において最大n個の条件分岐が存在し、そのための回路規模が膨大になる。

0106

図15は本発明の圧縮テストプランを用いたテスト生成方法を用いたときのGCDのテストコントローラを示す。圧縮テストプラン(表13のPT7参照)の制御入力にbが5つ存在するので、5ビットのTPRが必要となる。またはTPRを用いない場合は、圧縮テストプランの同一時刻の制御入力に最大2個のbが存在するので、テスト用の2本の外部入力を直接にTPGに入力することもできる。

0107

図16図15のテストプラン生成回路の状態遷移図である。図16において、GCDの圧縮テストプランの長さは10であるので、状態数は10個になる。〔log2 10〕で状態レジスタのビット幅は4となる。t1=1のとき、状態遷移を行い、出力はif文を必要とせず、ただひととおりの制御入力を出力する。出力にif文を必要としないので、モジュール数の多い大規模回路に対してはTPGの組合せ回路面積を従来方法と比べて大幅に削減できる。

0108

表16のテスト系列にはbiの中でテストパターンの実際の値が代入されずに残っているものがいくつかある。これは、各モジュール(回路要素)のテストパターンの数が等しくないために生じる。そこで、複数のテストプランをそれぞれの推定テストパターン数に応じて複数のグループ分類し、各グループごとに圧縮テストプランを生成してテストパターンを代入し、それらを連結すれば、全体のテスト系列長を短くすることができる。

0109

図17は、テストプランをグルーピングして、複数の圧縮テストプランを生成する処理フローを示している。図6のフローに加えて、回路要素の推定テストパターン数を入力して、テストパターン数に応じてテストプランをグループ化して(ステップ1200)、各グループに対して圧縮テストプランを生成する。

0110

図18はテストプランのグループ化の処理フローを示している。S1は、回路モジュールのテストパターン数が多い順にテストプランをソートする処理である。S2は、テストプランをソートし、テストパターン数が変化するテストプラン間を減少点と定義し、指定されたグループ数−1の減少点のすべての組合せについて無効領域値を計算する処理である。無効領域値とは

0111

0112

で定義される。nはテストプラン数、max Nは各モジュールが属するグループ内のテストパターン数の最大値、Ni はモジュールiのテストパターン数、Li はモジュールiのテストプラン長である。無効領域値は無駄になるテスト系列長を表す。S3は、無効領域値が最小となる減少点の組合せを選択し、圧縮テストプラン表を生成するテストプランをグループ化する処理である。

0113

図19にGCDのテストプラングループ化の例を示す。T4,T5,T6のテストパターン数20,T7のテストパターン数16,T14,T13,T12のテストパターン数5,T11のテストパターン数4が与えられている。S1で図19に示すようにテストプランをソートする。減少点としてP1,P2,P3の3点ができる。いまテストプランを3つのグループに分割しようとすると。減少点を2点選ぶ必要がある。 3C2 で3通りの減少点の組合せが考えられる。S2で3通りの減少点の組合せで無効領域値を計算する。減少点P1,P2を選択した場合、無効領域値は3、減少点P1,P3を選択した場合、無効領域値は143、減少点P2,P3を選択した場合、無効領域値は16となる。S3で、無効領域値が最小が3となる減少点P1,P2が選択される。T4,T5,T6をグループ化(G1)、T7をグループ化(G2)、T14,T13,T12,T11(G3)をグループ化する。この場合の各グループの圧縮テストプランを表17に示す。データパス全体のテスト系列長は159となる。

0114

0115

図20は3つの圧縮テストプラン(表17)を用いる場合の、GCDのテストコントローラを示したものである。表17(c)の制御入力のbの個数が4で表17の中で最大となるので、TPRのビット幅は4ビットなる。また3つの圧縮テストプランを識別するために、CTPT−IDRのビット幅は〔log2 3〕で2ビットとなる。

0116

図21に3つの圧縮テストプラン表を用いた場合の、GCDのテストプラン生成回路の状態遷移図を示す。表17(c)の圧縮テストプランが長さ7で最大となるので、状態数は7となり状態レジスタのビット幅は〔log2 7〕で3ビットとなる。各状態で制御入力は最大3種類存在する。

0117

図19の例でわかるように、セレクタまたはマルチプレクサ(図19の例では図3中の回路要素11〜14)のテストパターンの数は比較的少ない。また、他の回路要素のテストの結果が正常であればこれらの回路要素も正常であるはずであることが多い。そこで、セレクタまたはマルチプレクサについてのテストプランについては圧縮の対象から除外して圧縮テストプランを生成すれば、テスト系列長を一層短縮することができる。前述のGCD回路の例では、テストプランT4〜T7から圧縮テストプランを生成することにより、表18の圧縮テストプランが得られ、テスト系列長は100になる。

0118

0119

圧縮テストプランを生成する段階で各回路要素に必要なテストパターンの数が既知であるとき、各テストプランをそれぞれテストパターン数だけ用意して(これをテストと称する)これらを圧縮したもの(これを圧縮テストと称する)を生成し、これにテストパターンを代入することによりテスト系列をつくることもできる。例えば回路要素1〜3のテストプランT1〜T3が表19〜表21のように与えられ、回路要素1〜3のテストパターン数がそれぞれ1,2および1であるとき、テストT11,T21,T22およびT31が生成され、それらが表22のようにスケジューリングされ、表23に示す圧縮テストが生成される。

0120

0121

0122

0123

0124

0125

図22には、上位階層ブロックZが2つのGCD回路ブロックA,Bを含む、階層構造をなした回路が示されている。各ブロックA,Bがブロックの外側から強可検査性であれば、図23に示すように、2つのセレクタを追加することにより、上位階層ブロックの外側からも強可検査性となり、そのピン割当て表は表24に示す如くになる。

0126

0127

このピン割当て表に従って表1のテストプランを上位モジュールZのピンからのテストプランに変換すると、回路ブロックAおよび回路ブロックBについてそれぞれ表25および表26に示すようなテストプランが得られる。

0128

0129

0130

これら合計16個のテストプランをテストプランスケジューリング表にスケジューリングして、その結果から圧縮演算を実行した結果、表27に示す圧縮テストプランが生成される。この圧縮テストプランの長さは15であり、テストパターン数の最大は20であるので(図19参照)、ブロックA,Bのデータパスのテスト系列長は300となる。一方、各ブロックA,Bのテストプランをそれぞれ圧縮してブロックA,Bを順番にテストする場合、それぞれの圧縮テストプラン長は10であるので、全体のテスト系列長は400であり、ブロックA,Bを並列にテストすれば、テスト系列を大幅に削減できることがわかる。

0131

0132

図24はテストコントローラを挿入した回路全体図を示す。テストコントローラから各ブロックのデータパスの制御入力を駆動している。また表27からTPRは10ビット必要となり、状態数は15であるので、状態レジスタは〔log2 15〕で4ビットなる。

0133

これまでに説明した圧縮テストプランの生成方法およびテスト系列生成方法はいずれもコンピュータに所定の処理を実行させるためのプログラムにより実現される。このプログラムは、コンピュータに接続されたハードディスクに格納しても良いし、CD−ROMなどの記憶媒体に記憶させて必要に応じてCD−ROMをCD−ROMドライブへ挿入することにより、CD−ROMに格納されたプログラムをコンピュータ内の記憶装置へ読み込ませても良いし、ネットワークを介してネットワークに接続された記憶装置から必要に応じてパーソナルコンピュータ内の記憶装置へ読み込ませても良い。それによって、本発明の方法及び装置が実現される。

発明の効果

0134

以上述べたように本発明によれば、RTLデータパス回路を構成する回路要素のテストプランを圧縮可能な形で並列にスケジューリングし、圧縮テストプランを生成することでテスト系列長を大幅に削減することができ、テストのために付加される回路の規模を削減することができる。

図面の簡単な説明

0135

図1ゲートレベルに変換される前の回路の構成を示す図である。
図2RTLレベルで記述された回路の一例としてのGCD回路のデータパスを示す図である。
図3DFT済みのGCD回路のデータパスを示す図である。
図4テスト容易化処理を示す図である。
図5テスト系列生成処理を示す図である。
図6圧縮テストプラン生成処理を示す図である。
図7圧縮テストプラン生成のための第1のヒューリスティックアルゴリズムを示すフローチャートである。
図8圧縮可能グラフの一例を示す図である。
図9圧縮テストプラン生成のための第2のヒューリスティックアルゴリズムを示すフローチャートである。
図10テスト系列生成処理を示す図である。
図11テスト系列生成処理の詳細を示すフローチャートである。
図12従来技術によるテストコントローラを示す図である。
図13図12のテストコントローラの詳細を示す図である。
図14図13順序回路TPGの状態遷移図である。
図15本発明によるテストコントローラの詳細を示す図である。
図16図15の順序回路TPGの状態遷移図である。
図17グループ化したテストプランからの圧縮テストプランの生成を示す図である。
図18テストプランのグループ化処理のフローチャートである。
図19減少点を説明するグラフである。
図20グループ化を導入した場合のテストコントローラの詳細を示す図である。
図21図20の順序回路TPGの状態遷移図である。
図22階層構造をなす回路の一例を示す回路ブロック図である。
図23DFT済みの図22の回路を示す回路ブロック図である。
図24階層構造をなす回路のためのテストコントローラを示す回路ブロック図である。

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