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図面 (13)

課題

マスク絶縁膜パターンコンタクトプラグディッシング現象を防いで素子の特性の劣化を防止し、それに伴う半導体素子高集積化を可能にする。

解決手段

半導体基板11上に、マスク絶縁膜パターン21が重ねられた導電配線側壁絶縁膜スペーサを形成し、その上部に表面を平坦化させる層間絶縁膜27を形成し、写真エッチング工程で、半導体基板を露出させる貯蔵電極コンタクトホール及びビットライン用コンタクトホールを形成し、コンタクトホール等を埋め込むコンタクトプラグ用導電層を形成し、前記コンタクトプラグ用導電層と層間絶縁膜を塩基性スラリーを利用した第1次CMP工程後、酸性スラリーを利用してコンタクトプラグ用導電層と層間絶縁膜をエッチングする第2次CMP工程を行い、マスク絶縁膜パターン21の上部を露出させてコンタクトプラグ33を形成する。

概要

背景

従来のCMP(chemical mechanical polishing:化学機械的研磨)工程は、塩基性スラリー(slurry)を用いてプラグを隔離させる方法でプラグ材料と、ワードライン(word line)のハードマスク層に用いられる窒化膜と、平坦化及びギャップフィル(gap fill)材料に用いられる酸化膜研磨する工程の際、窒化膜とプラグ材料及び酸化膜のエッチング選択比の差により窒化膜に比べてプラグ材料と酸化膜がディッシングされる現象が誘発され、他の酸化膜をさらに蒸着しなければならない工程上の問題点がある。

プラグ材料と酸化膜ディッシング領域CMP研磨残留物が流出する場合、後続洗浄(cleaning)工程で残留物が除去されないためビットラインコンタクトプラグ貯蔵電極コンタクトプラグとの間にブリッジ(bridge)を誘発させ、素子収率の減少を発生させるという問題点がある。

図1及び図2は、従来の技術に係る半導体素子形成方法に伴う問題点を説明するための図面等である。図1は、窒化膜でなるマスク絶縁膜パターンが上側に備えられ、側壁窒化膜スペーサが備えられるワードラインを形成し、その上部を平坦化させる層間絶縁膜をBPSG(Borophosphosilicate glass)で形成した後、貯蔵電極コンタクトホール及びビットラインコンタクトホールを形成できる露光マスクを利用した写真エッチング(photoetching)工程で、前記層間絶縁膜を自己整列的にエッチングして貯蔵電極コンタクトホール及びビットラインコンタクトホールを形成した後、前記コンタクトホール等を埋め込む導電層を全体表面の上部に形成して前記層間絶縁膜が露出するよう前記導電層をエッチングした後、前記マスク絶縁膜が露出するまで表面をCMP処理してコンタクトプラグを形成する。

このとき、前記CMP工程は前記マスク絶縁膜の窒化膜と、シリコン酸化膜のBPSG及びコンタクトプラグ用導電層のエッチング選択比の差を利用して行ったものであり、塩基性スラリーを利用して行ったものである。(a)は、コンタクトプラグ用材料のコンタクトプラグ用導電層がCMP工程時に過度にエッチングされてディッシングされていることを示す。(b)は、層間絶縁膜のBPSGがCMP工程時に過度にエッチングされディッシングされていることを示す。

前記図2は、前記図1のディッシング現象により発生するフェイル(fail)を示す写真等であり、ランディングプラグポリ(Landing Plug Poly:以下、LPPと記す)のCMP時に発生する残留物(residue)により後続工程でビットラインコンタクトプラグと貯蔵電極コンタクトプラグとの間のショートが発生したフェイル状態である。(c)はカラムフェイルを示したものであり、(d)はビットフェイルを示したものである。

概要

マスク絶縁膜パターンやコンタクトプラグのディッシング現象を防いで素子の特性の劣化を防止し、それに伴う半導体素子の高集積化を可能にする。

半導体基板11上に、マスク絶縁膜パターン21が重ねられた導電配線の側壁に絶縁膜スペーサを形成し、その上部に表面を平坦化させる層間絶縁膜27を形成し、写真エッチング工程で、半導体基板を露出させる貯蔵電極コンタクトホール及びビットライン用コンタクトホールを形成し、コンタクトホール等を埋め込むコンタクトプラグ用導電層を形成し、前記コンタクトプラグ用導電層と層間絶縁膜を塩基性スラリーを利用した第1次CMP工程後、酸性スラリーを利用してコンタクトプラグ用導電層と層間絶縁膜をエッチングする第2次CMP工程を行い、マスク絶縁膜パターン21の上部を露出させてコンタクトプラグ33を形成する。

目的

本発明は、このような従来の技術の問題点を解決するためのものであり、本発明の目的は、窒化膜に比べてシリコン層と酸化膜に対する研磨速度の速い塩基性スラリーを利用した第1次CMP工程を行い、ディッシングを減少させることのできる酸性スラリーを利用した第2次CMP工程を行い、コンタクトプラグを形成するためのCMP工程時にディッシング現象の誘発を抑制することにより半導体素子の特性及び信頼性を向上させ、それに伴う半導体素子の収率を向上させることができる半導体素子の形成方法を提供することにある。

効果

実績

技術文献被引用数
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請求項1

半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが重ねられた導電配線を形成する工程と、前記導電配線とマスク絶縁膜パターンの側壁絶縁膜スペーサを形成する工程と、前記結果物の全表面上に表面を平坦化させる酸化膜材質層間絶縁膜を形成する工程と、前記層間絶縁膜をコンタクトマスクを利用した写真エッチング工程でエッチングし、前記半導体基板を露出させて貯蔵電極及びビットライン用コンタクトホールを形成する工程と、前記コンタクトホールを埋め込むシリコン材質コンタクトプラグを形成する工程と、前記コンタクトプラグと層間絶縁膜を塩基性スラリーを利用して一定の厚さにエッチングする第1次CMP工程と、前記コンタクトプラグと層間絶縁膜を酸性スラリーを利用して第2次CMP工程を行い、前記マスク絶縁膜パターンを露出させることを特徴とする半導体素子形成方法

請求項2

前記塩基性スラリーはpH6〜12であり、酸性スラリーはpH6以下であることを特徴とする請求項1に記載の半導体素子の形成方法。

請求項3

前記酸性スラリーの(シリコン材質/酸化膜)の研磨選択比は、0.5〜2であることを特徴とする請求項1に記載の半導体素子の形成方法。

請求項4

前記マスク絶縁膜の上部に反射防止膜が備えられていることを特徴とする請求項1に記載の半導体素子の形成方法。

請求項5

前記反射防止膜は、シリコン酸化窒化膜であることを特徴とする請求項4に記載の半導体素子の形成方法。

請求項6

前記導電配線に有機下部反射防止膜が備えられていることを特徴とする請求項1に記載の半導体素子の形成方法。

請求項7

前記コンタクトプラグは非晶質シリコンポリシリコン及びエピタキシャル成長したシリコンの中から選択される何れか1つの材質から形成されてなることを特徴とする請求項1に記載の半導体素子の形成方法。

請求項8

前記コンタクトプラグは、円形又は「T」字状にランディングされて備えられていることを特徴とする請求項1に記載の半導体素子の形成方法。

請求項9

半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが重ねられた導電配線を形成する工程と、前記導電配線とマスク絶縁膜パターンの側壁に絶縁膜スペーサを形成する工程と、前記結果物の全表面上に表面を平坦化させる酸化膜材質の層間絶縁膜を形成する工程と、前記層間絶縁膜と酸化膜をコンタクトマスクを利用した写真エッチング工程でエッチングし、前記半導体基板を露出させて貯蔵電極及びビットライン用コンタクトホールを形成する工程と、前記コンタクトホールを埋め込むシリコン材質のコンタクトプラグを形成する工程と、前記コンタクトプラグと層間絶縁膜を酸性スラリーを利用してCMP工程を行い、前記マスク絶縁膜パターンを露出させることを特徴とする半導体素子の形成方法。

請求項10

前記酸性スラリーは、pH6以下であることを特徴とする請求項9に記載の半導体素子の形成方法。

技術分野

0001

本発明は半導体素子形成方法に関し、特に、ランディングプラグポリを利用するコンタクトプラグ導電層のCMP工程時に、周辺層間絶縁膜であるシリコン酸化膜ディッシング(dishing)される現象を防止する技術に関する。

背景技術

0002

従来のCMP(chemical mechanical polishing:化学機械的研磨)工程は、塩基性スラリー(slurry)を用いてプラグを隔離させる方法でプラグ材料と、ワードライン(word line)のハードマスク層に用いられる窒化膜と、平坦化及びギャップフィル(gap fill)材料に用いられる酸化膜研磨する工程の際、窒化膜とプラグ材料及び酸化膜のエッチング選択比の差により窒化膜に比べてプラグ材料と酸化膜がディッシングされる現象が誘発され、他の酸化膜をさらに蒸着しなければならない工程上の問題点がある。

0003

プラグ材料と酸化膜ディッシング領域CMP研磨残留物が流出する場合、後続洗浄(cleaning)工程で残留物が除去されないためビットラインコンタクトプラグ貯蔵電極コンタクトプラグとの間にブリッジ(bridge)を誘発させ、素子収率の減少を発生させるという問題点がある。

0004

図1及び図2は、従来の技術に係る半導体素子の形成方法に伴う問題点を説明するための図面等である。図1は、窒化膜でなるマスク絶縁膜パターンが上側に備えられ、側壁窒化膜スペーサが備えられるワードラインを形成し、その上部を平坦化させる層間絶縁膜をBPSG(Borophosphosilicate glass)で形成した後、貯蔵電極コンタクトホール及びビットラインコンタクトホールを形成できる露光マスクを利用した写真エッチング(photoetching)工程で、前記層間絶縁膜を自己整列的にエッチングして貯蔵電極コンタクトホール及びビットラインコンタクトホールを形成した後、前記コンタクトホール等を埋め込む導電層を全体表面の上部に形成して前記層間絶縁膜が露出するよう前記導電層をエッチングした後、前記マスク絶縁膜が露出するまで表面をCMP処理してコンタクトプラグを形成する。

0005

このとき、前記CMP工程は前記マスク絶縁膜の窒化膜と、シリコン酸化膜のBPSG及びコンタクトプラグ用導電層のエッチング選択比の差を利用して行ったものであり、塩基性スラリーを利用して行ったものである。(a)は、コンタクトプラグ用材料のコンタクトプラグ用導電層がCMP工程時に過度にエッチングされてディッシングされていることを示す。(b)は、層間絶縁膜のBPSGがCMP工程時に過度にエッチングされディッシングされていることを示す。

0006

前記図2は、前記図1ディッシング現象により発生するフェイル(fail)を示す写真等であり、ランディングプラグポリ(Landing Plug Poly:以下、LPPと記す)のCMP時に発生する残留物(residue)により後続工程でビットラインコンタクトプラグと貯蔵電極コンタクトプラグとの間のショートが発生したフェイル状態である。(c)はカラムフェイルを示したものであり、(d)はビットフェイルを示したものである。

発明が解決しようとする課題

0007

前記のように、従来の技術に係る半導体素子のコンタクトプラグの形成方法は、マスク絶縁膜の窒化膜と、層間絶縁膜のシリコン酸化膜と、コンタクトプラグ用導電層との間のエッチング選択比の差を利用したCMP工程の際、コンタクトプラグ用導電層及び層間絶縁膜であるシリコン酸化膜のディッシング現象による素子の特性の劣化、及び収率の低下が発生することがあるという問題点がある。

0008

本発明は、このような従来の技術の問題点を解決するためのものであり、本発明の目的は、窒化膜に比べてシリコン層と酸化膜に対する研磨速度の速い塩基性スラリーを利用した第1次CMP工程を行い、ディッシングを減少させることのできる酸性スラリーを利用した第2次CMP工程を行い、コンタクトプラグを形成するためのCMP工程時にディッシング現象の誘発を抑制することにより半導体素子の特性及び信頼性を向上させ、それに伴う半導体素子の収率を向上させることができる半導体素子の形成方法を提供することにある。

課題を解決するための手段

0009

上記課題を解決するために、請求項1に記載の半導体素子の形成方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが重ねられた導電配線を形成する工程と、前記導電配線とマスク絶縁膜パターンの側壁に絶縁膜スペーサを形成する工程と、前記結果物の全表面上に表面を平坦化させる酸化膜材質の層間絶縁膜を形成する工程と、前記層間絶縁膜をコンタクトマスク(露光マスク)を利用した写真エッチング工程でエッチングし、前記半導体基板を露出させて貯蔵電極及びビットライン(bit line)用コンタクトホールを形成する工程と、前記コンタクトホールを埋め込むシリコン材質のコンタクトプラグを形成する工程と、前記コンタクトプラグと層間絶縁膜を塩基性スラリーを利用して一定の厚さにエッチングする第1次CMP工程と、前記コンタクトプラグと層間絶縁膜を酸性スラリーを利用して第2次CMP工程を行い、前記マスク絶縁膜パターンを露出させることを特徴とする。

0010

請求項2に記載の発明は、請求項1に記載の半導体素子の形成方法において、前記塩基性スラリーはpH6〜12であり、酸性スラリーはpH6以下であることを特徴とする。

0011

請求項3に記載の発明は、請求項1に記載の半導体素子の形成方法において、前記酸性スラリーの(シリコン材質/酸化膜)の研磨選択比は、0.5〜2であることを特徴とする。

0012

請求項4に記載の発明は、請求項1に記載の半導体素子の形成方法において、前記マスク絶縁膜の上部に反射防止膜が備えられていることを特徴とする。

0013

請求項5に記載の発明は、請求項4に記載の半導体素子の形成方法において、前記反射防止膜は、シリコン酸化窒化膜(SiON)であることを特徴とする。

0014

請求項6に記載の発明は、請求項1に記載の半導体素子の形成方法において、前記導電配線に有機下部反射防止膜(organic bottom ARC)が備えられていることを特徴とする。

0015

請求項7に記載の発明は、請求項1に記載の半導体素子の形成方法において、前記コンタクトプラグは非晶質シリコンポリシリコン及びエピタキシャル成長したシリコンの中から選択される何れか1つの材質から形成されてなることを特徴とする。

0016

請求項8に記載の発明は、請求項1に記載の半導体素子の形成方法において、前記コンタクトプラグは、円形又は「T」字状にランディング(landing)されて備えられていることを特徴とする。

0017

請求項9に記載の発明の半導体素子の形成方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが重ねられた導電配線を形成する工程と、前記導電配線とマスク絶縁膜パターンの側壁に絶縁膜スペーサを形成する工程と、前記結果物の全表面上に表面を平坦化させる酸化膜材質の層間絶縁膜を形成する工程と、前記層間絶縁膜と酸化膜をコンタクトマスクを利用した写真エッチング工程でエッチングし、前記半導体基板を露出させて貯蔵電極及びビットライン用コンタクトホールを形成する工程と、前記コンタクトホールを埋め込むシリコン材質のコンタクトプラグを形成する工程と、前記コンタクトプラグと層間絶縁膜を酸性スラリーを利用してCMP工程を行い、前記マスク絶縁膜パターンを露出させることを特徴とする。

0018

請求項10に記載の発明は、請求項9に記載の半導体素子の形成方法において、前記酸性スラリーは、pH6以下であることを特徴とする。

発明を実施するための最良の形態

0019

以下、図面を参考にしながら本発明を詳しく説明する。図3図7は、本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。先ず、半導体基板11に活性領域を定義する素子分離膜13を形成し、全体表面の上部にゲート酸化膜(ゲート絶縁膜)15を形成する。そして、前記ゲート酸化膜15の上部にゲート電極用導電層を形成する。このとき、前記ゲート電極用導電層はドープドポリシリコン層17とタングステンシリサイド層19の積層構造に形成する。

0020

さらに、前記ゲート電極用導電層の上部にマスク絶縁膜21を形成する。このとき、前記マスク絶縁膜21は窒化膜で形成する。次いで、ゲート電極マスクを利用した写真エッチング工程で前記マスク絶縁膜21パータン、前記積層構造に形成されたゲート電極用導電パターン(導電配線)17、19等からなるゲート電極を形成する(図3参照)。

0021

ここで、前記マスク絶縁膜21の上部に反射防止膜(図示省略)を形成することができる。このとき、前記反射防止膜はシリコン酸化窒化膜(SiON)で形成すると好ましい。このような反射防止膜は、有機下部反射防止膜で形成して前記ゲート電極の下部に形成することもできる。

0022

そして、前記ゲート電極等のパターンの側壁に絶縁膜スペーサ23を形成して全体表面の上部にHTO(high temperature oxide:高温熱CVD酸化膜)層25を形成した後、全体表面の上部を平坦化させる酸化膜材質(例えば、BPSG:Borophosphosilicate glass等)の層間絶縁膜27を形成する(図4参照)。

0023

次いで、貯蔵電極及びビットラインコンタクト領域予定された部分をコンタクトマスクを利用した写真エッチング工程でエッチングして半導体基板11を露出させて貯蔵電極用及びビットライン用コンタクトホール29を形成する。さらに、前記構造の全表面に前記コンタクトホール29を埋め込むコンタクトプラグ用導電層31を形成し、前記導電層31と前記層間絶縁膜27とのエッチング選択比の差を利用して前記層間絶縁膜27が露出するよう平坦化エッチングすることにより、コンタクトプラグ用導電層31を前記コンタクトホール29に埋め込む。

0024

このとき、前記コンタクトプラグ用導電層31はエピタキシャル(epitaxial)方法で成長させたシリコン膜非晶質シリコン膜又はポリシリコン膜で形成することができる(図5参照)。

0025

次いで、前記層間絶縁膜27とコンタクトプラグ用導電層31の一定の厚さを第1次CMP工程で研磨する。このとき、前記第1次CMP工程は窒化膜に比べてシリコン層と酸化膜に対する高いエッチング速度を有するpH6〜12の塩基性スラリーを利用して行う(図6参照)。

0026

次いで、前記層間絶縁膜27とコンタクトプラグ用導電層31を前記マスク絶縁膜21が露出するまで第2次CMP工程を行い、コンタクトプラグ33を形成する。このとき、前記第2次CMP工程は(シリコン層/酸化膜層)の研磨選択比が0.5〜2程度である酸性スラリーを利用して行う(図7参照)。

0027

図8は、前記CMP工程で形成された半導体素子のコンタクトプラグの形成後のSEM写真を示すものである。このとき、(e)はコンタクトプラグ33のディッシングが殆どない状態を示し、(f)は層間絶縁膜27のディッシングが殆どない状態を示す。

0028

図9及び図10は、本発明により改善されたディッシング程度と欠陥のレベルを示すグラフ図である。前記図9は、酸性スラリー及び塩基性スラリーを利用したLPPのCMP工程後のディッシング程度を示すグラフ図であり、CMP工程時に酸性スラリー(−■−)を用いた場合と、塩基性スラリー(−◆−)を利用した場合、ビットライン窒化膜(BLNIT)、ビットラインコンタクトポリ(BLC POLY)、貯蔵電極コンタクトポリ(SNCPOLY)、ビットラインコンタクト層間絶縁膜(BLC BPSG)及び貯蔵電極コンタクト層間絶縁膜(SNC BPSG)でのディッシングの差を示すものである。

0029

前記図10は、CMPスラリーのpHに伴うBPSG絶縁膜のディッシング(−●−)とピノキオ欠陥レベル(−〇−)を示すグラフ図であり、本発明に係る層間絶縁膜のディッシングの減少と欠陥の減少を示すものである。

0030

図11及び図12は、本発明に基づき形成されたランディングプラグの平面及び断面写真を示すものであり、前記図11は平面視において円形にランディングプラグを形成する場合を示し、前記図12は平面視において「T」字状にランディングプラグを形成する場合を示すものである。

発明の効果

0031

本発明によれば、半導体基板上に、マスク絶縁膜パターンが重ねられた導電配線と、前記パターン等の側壁に絶縁膜スペーサを形成し、その上部に表面を平坦化させる層間絶縁膜を形成し、コンタクトマスクを利用した写真エッチング工程で前記層間絶縁膜をエッチングし、半導体基板を露出させる貯蔵電極コンタクトホール及びビットライン用コンタクトホールを形成した後、前記コンタクトホール等を埋め込むコンタクトプラグ用導電層を蒸着してランディングプラグポリ(LPP)を形成し、前記コンタクトプラグ用導電層と層間絶縁膜を塩基性スラリーを利用して上部の一定の厚さをエッチングする第1次CMP工程を行った後、酸性スラリーを利用してコンタクトプラグ用導電層と層間絶縁膜を研磨する第2次CMP工程で、前記マスク絶縁膜パターンの上部を露出させてコンタクトプラグを形成することにより、マスク絶縁膜パターンやコンタクトプラグのディッシング現象を防いで素子の特性の劣化を防止し、それに伴う半導体素子の高集積化を可能にすることができる。

0032

すなわち、本発明に係る半導体素子の形成方法によれば、ランディングプラグポリを利用する半導体素子で塩基性スラリーを利用した第1次CMP工程と、酸性スラリーを利用した第2次CMP工程で層間絶縁膜とプラグのディッシング現象を最小化させ、半導体素子の特性及び信頼性を向上させる効果が得られる。

図面の簡単な説明

0033

図1従来の技術に係る半導体素子形成時のディッシングが発生した状態のSEM写真である。
図2ディッシングによりビットラインの形成時に発生したフェイル部分の詳細写真である。
図3本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
図4本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
図5本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
図6本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
図7本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
図8本発明に基づき形成された半導体素子のコンタクトプラグの形成後のSEM写真である。
図9本発明の効果を説明するためのグラフ図である。
図10本発明の効果を説明するためのグラフ図である。
図11前記図6の段階でデザインされたコンタクトプラグ形状(円形)の平面及び断面写真である。
図12前記図6の段階でデザインされたコンタクトプラグ形状(「T」字状)の平面及び断面写真である。

--

0034

11半導体基板
13素子分離膜
15ゲート酸化膜
17ドープドポリシリコン層
19タングステンシリサイド層
21マスク絶縁膜
23絶縁膜スペーサ
25HTO層
27層間絶縁膜
29コンタクトホール
31コンタクトプラグ用導電層
33 コンタクトプラグ

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