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技術 マスクROM製造方法

出願人 東部エレクトロニクス株式会社
発明者 林敏奎
出願日 2002年2月4日 (18年10ヶ月経過) 出願番号 2002-026222
公開日 2003年3月14日 (17年9ヶ月経過) 公開番号 2003-078110
状態 特許登録済
技術分野 半導体メモリ
主要キーワード 外郭部分 マスクロム 埋没層 データコーディング 工程費用 緩衝酸化膜 セルチャンネル I領域
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2003年3月14日)のものです。
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図面 (16)

課題

ロジック工程で使用されるゲートドーピング工程及びサリサイド工程をフラットセルに適用することのできるマスクROM製造方法を提供する。

解決手段

埋没層が形成された基板200にゲート絶縁膜222を介在させゲート用物質層を形成する工程と、周辺領域を覆いメモリセルアレイ領域のゲート用物質層をフォトリソグラフィ工程により蝕刻して第1ゲートを形成する工程と、第1ゲートが形成された基板の全面に第1ゲート間の空間を詰め、第1ゲート表面露出させるように絶縁パターンを形成する工程と、メモリセルアレイ領域を覆い周辺領域のゲート用物質をフォトリソグラフィ工程によリ蝕刻して第2ゲートを形成する工程と、第1、第2ゲートが形成された基板200に不純物をドーピングして第1ゲートに低抵抗層を形成すると同時に、第2ゲートの両側にソース/ドレン240を形成する工程とを含む。

概要

背景

図8は、従来技術に従うセルアレイレイアウト図である。ロジック工程を利用してマスクROM製作する場合、最も多く使用される形態が図8に図示されているフラットセルタイプのマスクROMである。

フラットセルタイプのマスクROM製作の際、図8に図示したように、隔離工程は、メモリセル間の隔離のために別のロコスLOCOS;Local−Oxidation of Silicon)又はトレンチ(STI;Shallow Trench Isolation)工程が進行されず、メモリセルアレイ領域10外郭に進行され、メモリセルアレイ領域10全体を取り囲む構造を有する。メモリセルソース/ドレンジャンクションはゲート工程の以前に形成される埋没層116であり、前記ジャンクション間の隔離は不必要である。

前記埋没層ジャンクションに対するコンタクトホール150はメモリセルアレイ領域10内に設けられず、セグメントセレクト領域(segment select region)20のみに設けられる。又、埋没層ジャンクションと直交する方向にゲートが形成され、前記ゲートの幅はメモリセルのチャンネル幅となる。

従って、フラットセルタイプのマスクROMは、前記のように、メモリセル内に隔離パターンとコンタクトホールとがないため、メモリセルサイズが4F2(Fはフォトリソグラフィ(photolithography)の最小線幅を意味する)程度になるので、高集積化が可能であり、工程が単純であるため製造費用が安い。

かかる長所を有するフラットセルタイプのマスクROMを製作する際、0.35μm以下のデザインルール(design rule)のロジック工程を適用した場合
1)隔離工程はロコスによって進行され、
2)ゲート形成用物質にはNタイプの不純物ドーピングされた多結晶シリコンチタンサリサイド(Ti-salicide)、又はタングステンポリサイド(Tungsten-polycide)が利用され、
3)ソース/ドレンジャンクションにはゲート形成用物質と同一のチタンーサリサイドが利用される。

又、前記フラットセルタイプのマスクROMを、0.25μm以下のデザインルールのロジック工程を利用して製作する場合、
1)隔離工程はトレンチ(STI)によってメモリセルアレイ領域の全体を取り囲む形態で進行され、
2)ゲート形成用物質にはチタンーサリサイド又はコバルトーサリサイド(Co-salicide)が利用され、
3)ソース/ドレンジャンクションにはゲート形成用物質と同一のチタン−サリサイド、又はコバルト‐サリサイドが利用される。

今までは0.35μm以下のデザインルールのロジック工程と互換性を有するフラットセルタイプのマスクROMは商用化されているが、0.25μm以下のロジック工程と互換性を有するフラットセル工程は開発されていないため、これに対する研究が急を要する実情である。

図9は、従来技術に従うマスクROM製造の工程図である。従来のマスクROM製造方法は、図9に示したように、メモリセルアレイ領域の外郭に素子隔離膜を形成する隔離工程と、ウェル形成工程と、埋没層形成工程と、メモリセルアレイ領域及び周辺領域にゲート絶縁膜を形成するゲート絶縁膜形成工程、ゲート形成工程を備え、さらに、メモリセルアレイ領域にセル隔離用イオン注入を行うセル隔離用イオン注入工程、周辺領域のゲートにソース/ドレンを形成するソース/ドレン形成工程、コーティング工程、セグメントセレクト領域の埋没層にコンタクトホールを形成するコンタクトホール形成工程と、ビットライン形成工程とに、区分される。

図10、11、12、13、14、15は、図8のA−B線とC−D線に沿って切断した切断面で、従来技術に従うマスクROMの製造工程を示した工程断面図である。図10、11、12、13、14、15において、I領域はA−B線の切断面を図示したものであり、II及びIII領域はC−D線の切断面を図示したものである。

以下、0.35μm以下のデザインルールを有するロジック工程を適用して従来技術に従うマスクROM製造方法を説明する。図10に図示したように、先ず、メモリセルアレイ領域(I+II)と前記領域10の外郭に形成された周辺領域(III)が定義された基板100を用意する。

次に、前記基板100のメモリセルアレイ領域(I+II)外郭部分にロコス等の工程を利用して素子隔離膜103を形成する。その次に、素子隔離膜103が形成された基板上にウェル102を形成する。その時、前記素子隔離膜形成工程と前記ウェル形成工程の順序を変えて進行しても構わない。

この後、図11に図示したように、素子隔離膜103及びウェル102が形成された基板上に感光膜を塗布した後、露光及び現像して所定領域を開口させる第1感光膜パターン104を形成する。この時、基板100と第1感光膜パターン104との間には緩衝酸化膜(buffer oxide)105を介在させる。

次に、前記第1感光膜パターン104をマスクにして前記基板100上にNタイプのAs+イオン注入工程106を施す。図面符号108は、基板の所定深さに注入されたAs+イオン層を図示したものである。

その次に、第1感光膜パターンを除去し、前記As+イオンが注入された基板に熱処理(図示しない)を施す。この時、図12に図示したように、前記熱処理工程によりAs+イオンが拡散され埋没層116を形成すると同時に、埋没層116の上部に酸化膜112が形成される。

この後、埋没層116及び酸化膜112が形成された基板上に、ゲート酸化膜122及びゲート形成用物質層125を順次に形成する。前記ゲート形成用物質層125には、不純物がドーピングされた多結晶シリコン又は非晶質シリコンのうち、いずれか一方のシリコン層を採用するとともに、さらに、順次、高速信号伝達のために低い抵抗値を有するチタン(Ti)又はタングステン(W)の金属層、窒化膜を積層する。

図13に図示したように、ゲート形成用物質層の全面に周辺領域及びメモリセルアレイ領域のゲート形成領域を覆う第2マスクパターン(図示しない)を形成した後、第2マスクパターンを利用し前記ゲート形成用物質層を蝕刻してメモリセルアレイ領域(I+II)及び周辺領域(III)にゲート125を形成する。この時、ゲート形成用物質層を蝕刻の際、基板の露出されたシリコン領域(図上126で矢示される領域に対応)はそれぞれのメモリセルチャンネル間の間隔となる。

引き続いて、基板全体にさらに感光膜を塗布した後、露光及び現像してメモリセルアレイ領域10を露出させ周辺領域(III)を覆う第3感光膜パターン130を形成する。

この後、図13に示すように、前記第3感光膜パターン130をマスクにして利用して、前記メモリセルアレイ領域(I+II)のチャンネル間の間隔126にセル隔離のためのイオン注入132(図13に矢印で示す)を実施する。次に、第3感光膜パターンを除去し、図14に図示したように、得られた基板上に感光膜を塗布した後、露光、及び現像してメモリセルアレイ領域(I+II)を覆い周辺領域(III)を露出させる第4感光膜パターン134を形成する。

次に、第4感光膜パターン134をマスクにして周辺領域(III)のゲート125両側の基板にLDD(Lightly Doped Drain)イオンを注入し、ゲート125の側壁絶縁スペーサ138を形成した後、ゲート125を含む絶縁スペーサ138をマスクにして基板にソース/ドレン用不純物注入工程136(図14に矢印で示す)を進行してソース/ドレン140を形成する。

次に、データ記録のためのデータコーディングイオン注入を行い、図15に図示したように、メモリセルのゲート125間の空間を詰めるようにBPSG(Boron-Doped Phosphosilicate Glass)を蒸着して保護膜142を形成した後に、前記保護膜142をエッチバック、または化学機械的研磨(Chemical Mechanical Polishing)方法で平坦化させる。

この後、図8に図示したように、セグメントセレクト領域20の埋没層116にコンタクトホール150を形成して、メモリセルのビットライン(図示しない)を形成してフラットセルタイプのマスクROM製造を完了する。

概要

ロジック工程で使用されるゲートドーピング工程及びサリサイド工程をフラットセルに適用することのできるマスクROM製造方法を提供する。

埋没層が形成された基板200にゲート絶縁膜222を介在させゲート用物質層を形成する工程と、周辺領域を覆いメモリセルアレイ領域のゲート用物質層をフォトリソグラフィ工程により蝕刻して第1ゲートを形成する工程と、第1ゲートが形成された基板の全面に第1ゲート間の空間を詰め、第1ゲート表面を露出させるように絶縁パターンを形成する工程と、メモリセルアレイ領域を覆い周辺領域のゲート用物質をフォトリソグラフィ工程によリ蝕刻して第2ゲートを形成する工程と、第1、第2ゲートが形成された基板200に不純物をドーピングして第1ゲートに低抵抗層を形成すると同時に、第2ゲートの両側にソース/ドレン240を形成する工程とを含む。

目的

従って、本発明は前記従来の問題点を解決するために案出したもので、ロジック工程で使用されるゲートドーピング工程及びサリサイド工程をフラットセルに適用することのできるマスクROM製造方法を提供することにその目的がある。

効果

実績

技術文献被引用数
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牽制数
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請求項1

メモリセルアレイ領域周辺領域とが定義された基板を提供する工程と、前記基板に埋没層を形成する工程と、前記埋没層が形成された基板にゲート絶縁膜を介在させゲート物質層を形成する工程と、前記周辺領域を覆い、前記ゲート用物質層をフォトリソグラフィ工程により蝕刻して前記メモリセルアレイ領域に第1ゲートを形成する工程と、前記第1ゲートが形成された基板の全面に前記第1ゲート間の空間を詰め、前記第1ゲート表面露出させるように絶縁パターンを形成する工程と、前記メモリセルアレイ領域を覆い、前記ゲート用物質をフォトリソグラフィ工程によリ蝕刻して前記周辺領域に第2ゲートを形成する工程と、前記第1、第2ゲートが形成された基板に不純物ドーピングして第1ゲートに低抵抗層を形成すると同時に、前記第2ゲートの両側にソース/ドレンを形成する工程とを含むことを特徴とするマスクROM製造方法。

請求項2

前記絶縁パターン形成は、前記第1ゲートが形成された基板全面に前記第1ゲート間の空間を詰める絶縁層を形成する工程と、前記第1ゲートの表面を露出させるように、前記絶縁層を蝕刻する工程とを含むことを特徴とする請求項1に記載のマスクROM製造方法。

請求項3

前記絶縁層は、エッチバック又は化学機械的研磨方法で蝕刻することを特徴とする請求項1に記載のマスクROM製造方法。

請求項4

前記第1ゲート用物質の層は、不純物がドーピングされた多結晶シリコン層又は非晶質シリコン層のいずれか一方のシリコン層チタン層又はコバルト層のいずれか一方の金属層を、順次に蒸着して形成することを特徴とする請求項1に記載のマスクROM製造方法。

請求項5

前記低抵抗層は、チタンサリサイド又はコバルト−サリサイドのいずれか一方であることを特徴とする請求項1に記載のマスクROM製造方法。

請求項6

前記基板にゲート絶縁膜を介在させゲート用物質を形成する前に、前記メモリセルアレイ領域の外郭素子隔離膜を形成する工程と、前記素子隔離膜が形成された基板にウェルを形成する工程とを実行することを特徴とする請求項1に記載のマスクROM製造方法。

請求項7

前記基板にゲート絶縁膜を介在させゲート用物質を形成する前に、前記基板にウェルを形成する工程と、前記ウェルが形成された基板のメモリセルアレイ領域の外郭に、前記素子隔離膜を形成する工程とを実行することを特徴とする請求項1に記載のマスクROM製造方法。

請求項8

前記素子隔離膜は、ロコス工程を利用して形成することを特徴とする請求項6又は請求項7に記載のマスクROM製造方法。

請求項9

前記素子隔離膜は、トレンチ工程を利用して形成することを特徴とする請求項6又は請求項7に記載のマスクROM製造方法。

請求項10

前記第1ゲートに低抵抗層を形成すると同時に、前記第2ゲートの両側にソース/ドレンを形成する前に、前記第2ゲート両側絶縁スペーサを形成する工程と、前記第2ゲートを含む絶縁スペーサをマスクにして前記基板に不純物をドーピングしてLDDを形成する工程とを実行することを特徴する請求項1に記載のマスクROM製造方法。

技術分野

0001

本発明は、マスクROM製造方法に関するもので、より詳細には、ロジック工程で使用されるデュアルゲート工程、及びサリサイド工程をフラットセルタイプのマスクROM(マスクロム)に適用することのできるマスクROM製造方法に関するものである。

0002

マスクROMは、不揮発性素子一種で、素子の隔離工程、メタル工程、又はメモリセルチャンネル領域に対するイオン注入工程等、素子の製造でマスク工程を適用して得られ、イオン注入工程を例示的に説明すれば、イオン注入を実施したメモリセルとイオン注入を実施しないメモリセルとの間の臨界電圧の差が発生し、かかる差異点を利用しデータを判別して必要な情報を記録する。

背景技術

0003

図8は、従来技術に従うセルアレイレイアウト図である。ロジック工程を利用してマスクROMを製作する場合、最も多く使用される形態が図8に図示されているフラットセルタイプのマスクROMである。

0004

フラットセルタイプのマスクROM製作の際、図8に図示したように、隔離工程は、メモリセル間の隔離のために別のロコスLOCOS;Local−Oxidation of Silicon)又はトレンチ(STI;Shallow Trench Isolation)工程が進行されず、メモリセルアレイ領域10外郭に進行され、メモリセルアレイ領域10全体を取り囲む構造を有する。メモリセルのソース/ドレンジャンクションはゲート工程の以前に形成される埋没層116であり、前記ジャンクション間の隔離は不必要である。

0005

前記埋没層ジャンクションに対するコンタクトホール150はメモリセルアレイ領域10内に設けられず、セグメントセレクト領域(segment select region)20のみに設けられる。又、埋没層ジャンクションと直交する方向にゲートが形成され、前記ゲートの幅はメモリセルのチャンネル幅となる。

0006

従って、フラットセルタイプのマスクROMは、前記のように、メモリセル内に隔離パターンとコンタクトホールとがないため、メモリセルサイズが4F2(Fはフォトリソグラフィ(photolithography)の最小線幅を意味する)程度になるので、高集積化が可能であり、工程が単純であるため製造費用が安い。

0007

かかる長所を有するフラットセルタイプのマスクROMを製作する際、0.35μm以下のデザインルール(design rule)のロジック工程を適用した場合
1)隔離工程はロコスによって進行され、
2)ゲート形成用物質にはNタイプの不純物ドーピングされた多結晶シリコンチタンーサリサイド(Ti-salicide)、又はタングステンポリサイド(Tungsten-polycide)が利用され、
3)ソース/ドレンジャンクションにはゲート形成用物質と同一のチタンーサリサイドが利用される。

0008

又、前記フラットセルタイプのマスクROMを、0.25μm以下のデザインルールのロジック工程を利用して製作する場合、
1)隔離工程はトレンチ(STI)によってメモリセルアレイ領域の全体を取り囲む形態で進行され、
2)ゲート形成用物質にはチタンーサリサイド又はコバルトーサリサイド(Co-salicide)が利用され、
3)ソース/ドレンジャンクションにはゲート形成用物質と同一のチタン−サリサイド、又はコバルト‐サリサイドが利用される。

0009

今までは0.35μm以下のデザインルールのロジック工程と互換性を有するフラットセルタイプのマスクROMは商用化されているが、0.25μm以下のロジック工程と互換性を有するフラットセル工程は開発されていないため、これに対する研究が急を要する実情である。

0010

図9は、従来技術に従うマスクROM製造の工程図である。従来のマスクROM製造方法は、図9に示したように、メモリセルアレイ領域の外郭に素子隔離膜を形成する隔離工程と、ウェル形成工程と、埋没層形成工程と、メモリセルアレイ領域及び周辺領域にゲート絶縁膜を形成するゲート絶縁膜形成工程、ゲート形成工程を備え、さらに、メモリセルアレイ領域にセル隔離用イオン注入を行うセル隔離用イオン注入工程、周辺領域のゲートにソース/ドレンを形成するソース/ドレン形成工程、コーティング工程、セグメントセレクト領域の埋没層にコンタクトホールを形成するコンタクトホール形成工程と、ビットライン形成工程とに、区分される。

0011

図10、11、12、13、14、15は、図8のA−B線とC−D線に沿って切断した切断面で、従来技術に従うマスクROMの製造工程を示した工程断面図である。図10、11、12、13、14、15において、I領域はA−B線の切断面を図示したものであり、II及びIII領域はC−D線の切断面を図示したものである。

0012

以下、0.35μm以下のデザインルールを有するロジック工程を適用して従来技術に従うマスクROM製造方法を説明する。図10に図示したように、先ず、メモリセルアレイ領域(I+II)と前記領域10の外郭に形成された周辺領域(III)が定義された基板100を用意する。

0013

次に、前記基板100のメモリセルアレイ領域(I+II)外郭部分にロコス等の工程を利用して素子隔離膜103を形成する。その次に、素子隔離膜103が形成された基板上にウェル102を形成する。その時、前記素子隔離膜形成工程と前記ウェル形成工程の順序を変えて進行しても構わない。

0014

この後、図11に図示したように、素子隔離膜103及びウェル102が形成された基板上に感光膜を塗布した後、露光及び現像して所定領域を開口させる第1感光膜パターン104を形成する。この時、基板100と第1感光膜パターン104との間には緩衝酸化膜(buffer oxide)105を介在させる。

0015

次に、前記第1感光膜パターン104をマスクにして前記基板100上にNタイプのAs+イオン注入工程106を施す。図面符号108は、基板の所定深さに注入されたAs+イオン層を図示したものである。

0016

その次に、第1感光膜パターンを除去し、前記As+イオンが注入された基板に熱処理(図示しない)を施す。この時、図12に図示したように、前記熱処理工程によりAs+イオンが拡散され埋没層116を形成すると同時に、埋没層116の上部に酸化膜112が形成される。

0017

この後、埋没層116及び酸化膜112が形成された基板上に、ゲート酸化膜122及びゲート形成用物質層125を順次に形成する。前記ゲート形成用物質層125には、不純物がドーピングされた多結晶シリコン又は非晶質シリコンのうち、いずれか一方のシリコン層を採用するとともに、さらに、順次、高速信号伝達のために低い抵抗値を有するチタン(Ti)又はタングステン(W)の金属層、窒化膜を積層する。

0018

図13に図示したように、ゲート形成用物質層の全面に周辺領域及びメモリセルアレイ領域のゲート形成領域を覆う第2マスクパターン(図示しない)を形成した後、第2マスクパターンを利用し前記ゲート形成用物質層を蝕刻してメモリセルアレイ領域(I+II)及び周辺領域(III)にゲート125を形成する。この時、ゲート形成用物質層を蝕刻の際、基板の露出されたシリコン領域(図上126で矢示される領域に対応)はそれぞれのメモリセルチャンネル間の間隔となる。

0019

引き続いて、基板全体にさらに感光膜を塗布した後、露光及び現像してメモリセルアレイ領域10を露出させ周辺領域(III)を覆う第3感光膜パターン130を形成する。

0020

この後、図13に示すように、前記第3感光膜パターン130をマスクにして利用して、前記メモリセルアレイ領域(I+II)のチャンネル間の間隔126にセル隔離のためのイオン注入132(図13に矢印で示す)を実施する。次に、第3感光膜パターンを除去し、図14に図示したように、得られた基板上に感光膜を塗布した後、露光、及び現像してメモリセルアレイ領域(I+II)を覆い周辺領域(III)を露出させる第4感光膜パターン134を形成する。

0021

次に、第4感光膜パターン134をマスクにして周辺領域(III)のゲート125両側の基板にLDD(Lightly Doped Drain)イオンを注入し、ゲート125の側壁絶縁スペーサ138を形成した後、ゲート125を含む絶縁スペーサ138をマスクにして基板にソース/ドレン用不純物注入工程136(図14に矢印で示す)を進行してソース/ドレン140を形成する。

0022

次に、データ記録のためのデータコーディングイオン注入を行い、図15に図示したように、メモリセルのゲート125間の空間を詰めるようにBPSG(Boron-Doped Phosphosilicate Glass)を蒸着して保護膜142を形成した後に、前記保護膜142をエッチバック、または化学機械的研磨(Chemical Mechanical Polishing)方法で平坦化させる。

0023

この後、図8に図示したように、セグメントセレクト領域20の埋没層116にコンタクトホール150を形成して、メモリセルのビットライン(図示しない)を形成してフラットセルタイプのマスクROM製造を完了する。

発明が解決しようとする課題

0024

0.35μm以下のデザインルールを有するロジック工程を適用した従来のフラットセルマスクROM製造方法では、ゲート用物質で不純物がドーピングされた多結晶シリコン(または、非晶質シリコン)を蒸着するので、別の不純物ドーピング工程が不必要であり、ゲートの抵抗を減少させるためにタングステン−ポリサイド、またはタングステン−サリサイド工程を進行させた。

0025

しかし、デュアルゲート工程を基にする0.25μm以下のロジック工程を適用してフラットセルマスクROMを製造する場合、ゲート形成用多結晶シリコンまたは非晶質シリコンを蒸着した後、ゲートドーピングを実施する工程が随伴されることにより別のマスク工程が必要となる。

0026

また、ゲートの抵抗を減少させるためにポリサイドを形成しようとする際は、ゲート形成用多結晶シリコンまたは非晶質シリコンを蒸着した後、ゲートドーピング(Arsenic及びboron)を実施する工程が随伴されることにより追加的なイオン注入装備が必要となるので、工程費用が上昇されるだけでなく、ゲートドーピング以後の熱処理工程でゲートに注入されたボロンアクティブ領域浸透される。

0027

そして、従来の方法ではロジック工程でソース/ドレンの直後にサリサイド工程を進行する場合には、メモリセルゲート間の間隔で露出されたアクティブ領域にサリサイドが形成されることにより隣接埋没間のショートが引き起こされる問題点があった。

0028

従って、本発明は前記従来の問題点を解決するために案出したもので、ロジック工程で使用されるゲートドーピング工程及びサリサイド工程をフラットセルに適用することのできるマスクROM製造方法を提供することにその目的がある。

課題を解決するための手段

0029

前記目的を達成するための本発明のマスクROM製造方法は、請求項1に記載されているように、メモリセルアレイ領域と周辺領域とが定義された基板を提供する工程と、基板に埋没層を形成する工程と、埋没層が形成された基板にゲート絶縁膜を介在させゲート用物質層を形成する工程と、周辺領域を覆いメモリセルアレイ領域のゲート用物質層をフォトリソグラフィ工程により蝕刻して第1ゲートを形成する工程と、第1ゲートが形成された基板の全面に第1ゲート間の空間を詰め、第1ゲート表面を露出させるように絶縁パターンを形成する工程と、メモリセルアレイ領域を覆い周辺領域のゲート用物質をフォトリソグラフィ工程によリ蝕刻して第2ゲートを形成する工程と、第1、第2ゲートが形成された基板に不純物をドーピングして第1ゲートに低抵抗層を形成すると同時に、前記第2ゲートの両側にソース/ドレンを形成する工程とを含むことを特徴とする。

0030

さらに、ここで、請求項2に記載されているように、前記絶縁パターン形成は、前記第1ゲートが形成された基板全面に前記第1ゲート間の空間を詰める絶縁層を形成する工程と、前記第1ゲートの表面を露出させるように、前記絶縁層を蝕刻する工程とを含むことが好ましい。

0031

また、請求項3に記載されているように、前記絶縁層は、エッチバック又は化学機械的研磨方法で蝕刻することが好ましい。

0032

又、請求項4に記載されるように、前記第1ゲート用物質の層は、不純物がドーピングされた多結晶シリコン層又は非晶質シリコン層のいずれか一方のシリコン層、チタン層又はコバルト層のいずれか一方の金属層を、順次に蒸着して形成することが好ましい。

0033

さらに、請求項5に記載されているように、前記低抵抗層は、チタン−サリサイド又はコバルト−サリサイドのいずれか一方であることが好ましい。

0034

また、請求項6に記載されているように、前記基板にゲート絶縁膜を介在させゲート用物質を形成する前に、前記メモリセルアレイ領域の外郭に素子隔離膜を形成する工程と、前記素子隔離膜が形成された基板にウェルを形成する工程とを実行することが好ましい。

0035

ここで、請求項7に記載されるように、前記基板にゲート絶縁膜を介在させゲート用物質を形成する前に、前記基板にウェルを形成する工程と、前記ウェルが形成された基板のメモリセルアレイ領域の外郭に、前記素子隔離膜を形成する工程とを実行することが好ましい。

0036

さらに、請求項8に記載されているように、前記素子隔離膜は、ロコス工程を利用して形成することが好ましい。

0037

又、請求項9に記載されているように、前記素子隔離膜は、トレンチ工程を利用して形成することが好ましい。

0038

さらに、請求項10に記載されているように、前記第1ゲートに低抵抗層を形成すると同時に、前記第2ゲートの両側にソース/ドレンを形成する前に、前記第2ゲート両側に絶縁スペーサを形成する工程と、前記第2ゲートを含む絶縁スペーサをマスクにして前記基板に不純物をドーピングしてLDDを形成する工程とを実行することが好ましい。

発明を実施するための最良の形態

0039

以下、本発明の望ましい実施例を、添付した図面を参照しながら詳細に説明すれば、次の通りである。

0040

図1、2、3、4、5、6、7は、本発明に従うマスクROM製造過程を示す工程断面図である。図1、2、3、4、5、6、7において、IV領域はゲートと水平の方向にセルを切断した断面図であり、V領域及びVI領域はゲートと垂直の方向にセルを切断した断面図である。

0041

本発明のマスクROM製造方法は、図1に図示したように、まず、メモリセルアレイ領域(IV+V)と周辺領域(VI)が定義された基板200の前記メモリセルアレイ領域(IV+V)の外郭部分にロコスまたはSTI等の工程を利用して素子隔離膜203を形成する。

0042

次に、素子隔離膜203が形成された基板上にウェル202を形成する。この時、前記素子隔離膜203の形成工程と、前記ウェル202の形成工程を順番を変えて進行しても構わない。

0043

その次に、図2に図示したように、前記素子隔離膜203及びウェル202が形成された基板の全面に感光膜を塗布した後、露光、及び現像して所定領域を開口させる第1感光膜パターン204を形成する。

0044

図面符号205は緩衝酸化膜を図示したものである。この後、前記第1感光膜204をマスクにして前記基板200上にNタイプのAs+イオン注入工程206(図2に矢印で示す)を進行する。図面符号208はAs+イオン層を図示したものである。

0045

その次に、第1感光膜パターンを除去し、図3に図示したように、前記As+イオンが注入された基板に熱処理工程を進行させる。この時、前記熱処理工程によりAs+イオンが拡散され埋没層216を形成すると同時に、埋没層216上部に酸化膜212が生成される。

0046

この後、前記埋没層216及び酸化膜212が形成された基板の全面にゲート絶縁膜222を蒸着した後、前記ゲート絶縁膜222上にゲート形成用物質層225を順次に形成する。前記ゲート形成用物質層225には、不純物がドーピングされた多結晶シリコンまたは不純物がドーピングされた非晶質シリコンのいずれか一方のシリコン層を形成し、順次、低抵抗値を有するチタンまたはタングステン等の高融点金属層、窒化膜を積層する。

0047

次に、図4に図示したように、ゲート形成用物質層が形成された基板上に感光膜を塗布し、露光及び現像して、周辺領域(VI)及びメモリセルアレイ領域(IV+V)のゲート形成領域を覆う第2感光膜パターン234を形成する。次に、前記第2感光膜パターン234をマスクにして、ゲート形成用物質層を蝕刻してメモリセルアレイ領域(IV+V)にゲート225を形成する。

0048

この時、ゲート形成用物質層蝕刻の際、基板の露出されたシリコン領域(図4に226で示す領域)はそれぞれのメモリセルチャンネル間の間隔になる。

0049

この後、第2感光膜パターン234をマスクに利用してメモリセルアレイ領域(IV+V)のチャンネル間の隙間226にセル隔離のためのイオン注入工程232(図4に矢印で示す)を実施する。

0050

次に、第2感光膜パターンを除去し、図5に図示したように、前記結果の基板上にメモリセルのゲート225間の空間を詰めるようにBPSGの保護膜226を蒸着した後、前記保護膜226をエッチバック、または化学機械的研磨方法で平坦化させる。

0051

引き続いて、図6に図示したように、保護膜226が形成された基板上に感光膜を塗布した後、露光及び現像してメモリセルアレイ領域(IV+V)及び周辺領域(VI)のゲート形成領域を覆う第3感光膜パターン236を形成する。この後、前記第3感光膜236をマスクにして前記周辺領域(VI)にゲート225を形成する。

0052

次に、第3感光膜パターンをマスクにして周辺領域(VI)のゲート225両側の基板にLDDイオン注入233(図6に矢印で示す)を実施する。その次に、第3感光膜パターンを除去し、図7に図示したように、周辺領域(VI)のゲート225の側壁に絶縁スペーサ238を形成した後、ゲート225を含む絶縁スペーサ238をマスクにして基板に不純物注入工程239(図7に矢印で示す)を実施してメモリセルアレイ領域(VI+V)のゲート225にチタン−サリサイドまたはタングステン−サリサイドを形成すると同時に、周辺領域(VI)のゲート225の両側にソース/ドレン240を形成する。

0053

即ち、本発明では周辺領域を除外したメモリセルのゲートに不純物ドーピング及びサリサイドを形成し、メモリセルのゲート間の空間には、不純物ドーピング及びサリサイドは形成されない。

0054

続いて、データ記録のためのデータコーディングイオン注入を行い、セグメントセレクト領域(図示しない)の埋没層に、コンタクトホール(図示しない)を形成し、メモリセルのビットライン(図示しない)を形成してフラットセルタイプのマスクROM製造を完了する。

発明の効果

0055

以上のように、本発明のマスクROM製造方法は、ロジック工程で使用されるゲートドーピング工程及びサリサイド工程を使用してフラットセルタイプのマスクROMを製造することができることによって0.25μm以下のデザインルールのロジック工程とも互換性を有する。

0056

また、本発明では、周辺領域のソース/ドレンイオン注入とメモリセルアレイ領域のゲートにドーピングを同時に進行することによって製造工程を単純化させることができる。

0057

そして、メモリセルアレイ領域のゲート形成用マスクを利用してセルチャンネル隔離用イオン注入工程を進行することによってマスク工程を短縮させることができる。その他、本発明は、この要旨を逸脱しない範囲で多様に変更し実施することができる。

図面の簡単な説明

0058

図1本発明に従うマスクROMの製造工程を示す工程断面図
図2本発明に従うマスクROMの製造工程を示す工程断面図
図3本発明に従うマスクROMの製造工程を示す工程断面図
図4本発明に従うマスクROMの製造工程を示す工程断面図
図5本発明に従うマスクROMの製造工程を示す工程断面図
図6本発明に従うマスクROMの製造工程を示す工程断面図
図7本発明に従うマスクROMの製造工程を示す工程断面図
図8従来技術に従うメモリセルアレイレイアウト図
図9従来技術に従うマスクROMの製造工程図
図10図8のA−B線とC−D線を切断した切断面で、従来技術に従うマスクROMの製造工程を示す工程断面図
図11図8のA−B線とC−D線を切断した切断面で、従来技術に従うマスクROMの製造工程を示す工程断面図
図12図8のA−B線とC−D線を切断した切断面で、従来技術に従うマスクROMの製造工程を示す工程断面図
図13図8のA−B線とC−D線を切断した切断面で、従来技術に従うマスクROMの製造工程を示す工程断面図
図14図8のA−B線とC−D線を切断した切断面で、従来技術に従うマスクROMの製造工程を示す工程断面図
図15図8のA−B線とC−D線を切断した切断面で、従来技術に従うマスクROMの製造工程を示す工程断面図

--

0059

200基板
202ウェル
203素子隔離膜
204感光膜パターン
222ゲート絶縁膜
225ゲート
216埋没層
226 保護膜
204 感光膜パターン
234 感光膜パターン
236 感光膜パターン
238絶縁スペーサ
240ソース/ドレン

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