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課題

電源が取り除かれあるいは切断されても現在の出力論理状態を保持することが可能である不揮発性論理素子を提供する。

解決手段

SRフリップフロップJKフリップフロップD型フリップフロップマスタスレーブフリップフロップパラレルシフトレジスタ及びシリアルシフトレジスタといった様々な論理素子が、不揮発性論理素子へ変換される。不揮発性論理素子は、補助回路及び強誘電体キャパシタ(Z0、Z1、Z10、Z11)を追加する方策により外部電源が取り除かれあるいは切断されても、現在の出力論理状態を保持することが可能である。この実施例において、交差結合されたセンスアンプ(N1PA,N2PA,N1NA,N2NA)のビルディングブロックが論理素子内に識別される。基本セル(40)は、検知性能のために修正されるか、あるいは最適化される。

概要

背景

本出願は、2001年3月7日に出願された仮出願60/273,871号、2001年2月21日に出願された仮出願60/270,500号に対する優先権を主張すると共に、これらの開示は、参照することによってそっくりそのままここに包含する。

集積回路は、アナログ機能ディジタル機能に分けられる。大部分のディジタル機能は、組み合わせ論理回路クロック駆動されたレジスタ(クロック駆動レジスタ)及びメモリといった素子を用いて実現されることができる。最近まで、SRAM及びDRAMといった揮発性メモリと、ROM、EPROM、EEPROM及びフラッシュEEPROMといった不揮発性メモリとの間には、はっきりとして区別がなされてきた。揮発性メモリは、高速及び高密度を提供しているが、しかし電源が取り除かれたときデータを失う。一方、不揮発性メモリは、電源が取り除かれたときでもデータを保ち、相対的に高密度を提供しているが、しかし書き込み時間及び書き込み繰り返しが制限されている。

今日、不揮発性であるが揮発性メモリの書き込み性能と類似の性能を保持している強誘電体メモリが商業的に利用可能である。そこで、不揮発性メモリが進歩を続けるにつれて、揮発性メモリと不揮発性メモリとのギャップが縮まる。

概要

電源が取り除かれあるいは切断されても現在の出力論理状態を保持することが可能である不揮発性論理素子を提供する。

SRフリップフロップJKフリップフロップD型フリップフロップマスタスレーブフリップフロップパラレルシフトレジスタ及びシリアルシフトレジスタといった様々な論理素子が、不揮発性論理素子へ変換される。不揮発性論理素子は、補助回路及び強誘電体キャパシタ(Z0、Z1、Z10、Z11)を追加する方策により外部電源が取り除かれあるいは切断されても、現在の出力論理状態を保持することが可能である。この実施例において、交差結合されたセンスアンプ(N1PA,N2PA,N1NA,N2NA)のビルディングブロックが論理素子内に識別される。基本セル(40)は、検知性能のために修正されるか、あるいは最適化される。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

強誘電体不揮発性SRフリップフロップであって、セット入力と、リセット入力と、Q出力と、相補Q出力と、内部回路ノード、該セット入力に結合された第1の入力、該出力に結合された第2の入力、及び該相補入力Qに結合された出力を有する第1のNANDゲートと、内部回路ノード、該リセット入力に結合された第1の入力、該相補入力Qに結合された第2の入力、及び該Q出力に結合された出力を有する第1のNANDゲートと、該第1のNANDゲートの該回路内部ノードと該第2のNANDゲートの該内部ノードとの間に強誘電体キャパシタ回路とを備える、SRフリップフロップ。

請求項2

該第1のNANDゲートは、該第1の入力に結合されたゲート電圧源に結合されたソース、及び該出力に結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該電圧源に接続されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及び該内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、該内部回路ノードに結合されたドレイン、該第1の入力に結合されたゲート、及び該グランドに結合されたソースを有する第2のNチャネルトランジスタと、を有する請求項1に記載のSRフリップフロップ。

請求項3

該第1のNANDゲートは、該第1の入力に結合されたゲート、第1の制御された電源に結合されたソース、及び該出力に結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該第1の制御された電源に結合されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及び該内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、該内部回路ノードに結合されたドレイン、該第1の入力に結合されたゲート、及び第2の制御された電源に結合されたソースを有する第2のNチャネルトランジスタとを有する請求項1に記載のSRフリップフロップ。

請求項4

該第2のNANDゲートは、該第1の入力に結合されたゲート、電圧源に結合されたソース、及び該出力に結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該電圧源に接続されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及び該内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、該内部回路ノードに結合されたドレイン、該第1の入力に結合されたゲート、及び該グランドに結合されたソースを有する第2のNチャネルトランジスタと、を有する請求項1に記載のSRフリップフロップ。

請求項5

該第2のNANDゲートは、該第1の入力に結合されたゲート、第1の制御された電源に結合されたソース、及び該出力に結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該第1の制御された電源に結合されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及び該内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、該内部回路ノードに結合されたドレイン、該第1の入力に結合されたゲート、及び第2の制御された電源に結合されたソースを有する第2のPチャネルトランジスタとを有する、請求項1に記載のSRフリップフロップ。

請求項6

該強誘電体キャパシタ回路は、該第1のNANDゲートの該内部回路ノードとグランドとの間に結合された第1の強誘電体キャパシタと、該第2のNANDゲートの該内部回路ノードとグランドとの間に結合された第2の強誘電体キャパシタと、該第1及び2のNANDゲートの該内部回路ノードの間に結合された第3の強誘電体キャパシタとを有する、請求項1に記載のSRフリップフロップ。

請求項7

該強誘電体キャパシタ回路は、該第1のNANDゲートの該内部回路ノードとグランドとの間に結合された第1の強誘電体キャパシタと、該第2のNANDゲートの該内部回路ノードとグランドとの間に結合された第2の強誘電体キャパシタと、該第1及び2のNANDゲートの該内部回路ノードの間に結合され、シリアル結合され整合された第3及び第4の強誘電体キャパシタとを有する、請求項1に記載のSRフリップフロップ。

請求項8

該第1及び2のNANDゲートの該内部回路ノードに該強誘電体キャパシタ回路を選択的に結合するための手段を更に備える、請求項1に記載のSRフリップフロップ。

請求項9

該第1及び2のNANDゲートの該内部回路ノードに該強誘電体キャパシタ回路を選択的に結合するためのパスゲート回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項10

該第1及び2のNANDゲートに結合されたプリチャージ回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項11

該第1及び2のNANDゲートに結合されたイクオライゼーション回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項12

該第1及び2のNANDゲートに結合されたゲート制御回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項13

該第1及び2のNANDゲートは、内部駆動分離回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項14

強誘電体不揮発性のSRフリップフロップであって、セット入力と、リセット入力と、Q出力と、相補Q出力と、内部回路ノード、該セット入力に結合された第1の入力、該出力に結合された第2の入力、及び該相補出力Qに結合された出力を有する第1のNORゲートと、内部回路ノード、該リセット入力に結合された第1の入力、該該相補出力Qに結合された第2の入力、及び該Q出力に結合された出力を有する第2のNORゲートと、該第1のNORゲートの該内部ノードと該第2のNORゲートの該内部ノードとの間に強誘電体キャパシタ回路とを備える、SRフリップフロップ。

請求項15

該第1のNORゲートは、該第1の入力に結合されたゲート、電圧源に結合されたソース、及び該内部ノードに結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該内部ノードに接続されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第1の入力に結合されたゲート、及びグランドに結合されたソースを有する第1のNチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及び該グランドに結合されたソースを有する第2のNチャネルトランジスタと、を有する請求項1に記載のSRフリップフロップ。

請求項16

該第1のNORゲートは、該第1の入力に結合されたゲート、第1の制御された電源に結合されたソース、及び該内部回路ノードに結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該内部回路ノードに結合されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第1の入力に結合されたゲート、及び第2の制御された電源に結合されたソースを有する第1のNチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及び該第2の制御された電源に結合されたソースを有する第2のPチャネルトランジスタとを有する請求項1に記載のSRフリップフロップ。

請求項17

該第2のNORゲートは、該第1の入力に結合されたゲート、電圧源に結合されたソース、及び該内部回路ノードに結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該内部回路ノードに結合されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第1の入力に結合されたゲート、及びグランドに結合されたソースを有する第1のNチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及びグランドに結合されたソースを有する第2のNチャネルトランジスタと、を有する請求項1に記載のSRフリップフロップ。

請求項18

該第2のNORゲートは、該第1の入力に結合されたゲート、第1の制御された電源に結合されたソース、及び該内部回路ノードに結合されたドレインを有する第1のPチャネルトランジスタと、該第2の入力に結合されたゲート、該内部回路ノードに結合されたソース、及び該出力に結合されたドレインを有する第2のPチャネルトランジスタと、該出力に結合されたドレイン、該第1の入力に結合されたゲート、及び第2の制御された電源に結合されたソースを有する第1のNチャネルトランジスタと、該出力に結合されたドレイン、該第2の入力に結合されたゲート、及び該第2の制御された電源に結合されたソースを有する第2のNチャネルトランジスタとを有する、請求項1に記載のSRフリップフロップ。

請求項19

該強誘電体キャパシタ回路は、該第1のNORゲートの該第2の入力とグランドとの間に結合された第1の強誘電体キャパシタと、該第2のNORゲートの該第2の入力とグランドとの間に結合された第2の強誘電体キャパシタと、該第1及び2のNANDゲートの該第2の入力の間に結合された第3の強誘電体キャパシタとを有する、請求項1に記載のSRフリップフロップ。

請求項20

該強誘電体キャパシタ回路は、該第1のNORゲートの該第2の入力とグランドとの間に結合された第1の強誘電体キャパシタと、該第2のNORゲートの該第2の入力とグランドとの間に結合された第2の強誘電体キャパシタと、該第1及び2のNORゲートの該第2の入力の間に結合され、シリアル結合され整合された第3及び第4の強誘電体キャパシタとを有する、請求項1に記載のSRフリップフロップ。

請求項21

該第1及び2のNORゲートの該第2の入力に該強誘電体キャパシタ回路を選択的に結合するための手段を更に備える、請求項1に記載のSRフリップフロップ。

請求項22

該第1及び2のNORゲートの該第2の入力に該強誘電体キャパシタ回路を選択的に結合するためのパスゲート回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項23

該第1及び2のNORゲートに結合されたプリチャージ回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項24

該第1及び2のNORゲートに結合されたイクオライゼーション回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項25

該第1及び2のNORゲートに結合されたゲート制御回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項26

該第1及び2のNORゲートは、内部駆動分離回路を更に備える、請求項1に記載のSRフリップフロップ。

請求項27

強誘電体不揮発性のJKフリップフロップであって、J入力と、K入力と、Q出力と、相補Q出力と、セット入力、リセット入力、該JKフリップフロップの該Q出力に結合されたQ出力、及び該JKフリップフロップの該相補Q出力に結合された相補Q出力を含む強誘電体不揮発性のJKフリップフロップと、該JKフリップフロップの該Q出力に結合された第1の入力、該K入力に結合された第2の入力、クロック信号を受けるための第3の入力、及び該セット入力に結合された出力を有する第1のNANDRゲートと、該クロック信号を受けるための第1の入力、該J入力に結合された第2の入力、及び該JKフリップフロップの該相補Q出力に結合された第3の入力を有する第2のNANDゲートとを備える、JKフリップフロップ。

請求項28

該SRフリップフロップはNAND系フリップフロップを備える、請求項27に記載のJKフリップフロップ。

請求項29

該SRフリップフロップはNOR系フリップフロップを備える、請求項27に記載のJKフリップフロップ。

請求項30

該SRフリップフロップに結合された第1の制御された電源を備える、請求項27に記載のJKフリップフロップ。

請求項31

該SRフリップフロップに結合された第2の制御された電源を備える、請求項30にJKフリップフロップ。

請求項32

該SRフリップフロップは、第1、第2及び第3の強誘電体キャパシタを含む強誘電体キャパシタ回路を備える、請求項27に記載のJKフリップフロップ。

請求項33

該強誘電体キャパシタの一つは、シリアル結合され整合された2つの強誘電体キャパシタを備える、請求項32に記載のJKフリップフロップ。

請求項34

該強誘電体キャパシタを選択的に結合するための手段を更に備える請求項32に記載のJKフリップフロップ。

請求項35

該SRフリップフロップに結合されたプリチャージ回路を更に備える、請求項27に記載のJKフリップフロップ。

請求項36

該SRフリップフロップに結合されたイクオライゼーション回路を更に備える、請求項27に記載のJKフリップフロップ。

請求項37

該SRフリップフロップに結合されたゲート制御回路を更に備える、請求項27に記載のJKフリップフロップ。

請求項38

該SRフリップフロップは内部駆動分離回路を更に備える、請求項27に記載のJKフリップフロップ。

請求項39

強誘電体不揮発性のマスタスレーブJKフリップフロップであって、J入力と、K入力と、Q出力と、相補Q出力と、クロック入力と、相補クロック入力と、Q出力及び相補Q出力を有しており、該J入力、該K入力、及び該クロック入力を受けるための強誘電体不揮発性のマスタJKフリップフロップと、該マスタJKフリップフロップの該Q出力及び相補Q出力並びに該相補クロック入力に結合され、該マスタスレーブJKフリップフロップの該Q出力に結合されたQ出力と該マスタスレーブJKフリップフロップの該相補Q出力に結合された相補Q出力とを有するスレーブJKフリップフロップとを備える、マスタスレーブJKフリップフロップ。

請求項40

マスタフリップフロップはNAND系フリップフロップを備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項41

該マスタスフリップフロップはNOR系フリップフロップを備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項42

スレーブフリップフロップはNAND系フリップフロップを備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項43

該スレーブフリップフロップはNOR系フリップフロップを備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項44

該マスタフリップフロップに結合された少なくとも1つの制御された電源を備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項45

該スレーブフリップフロップに結合された少なくとも1つの制御された電源を備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項46

該マスタフリップフロップは、第1、第2及び第3の強誘電体キャパシタを含む強誘電体キャパシタ回路を備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項47

該強誘電体キャパシタの一つは、シリアル結合され整合された2つの強誘電体キャパシタを備える、請求項46に記載のマスタスレーブJKフリップフロップ。

請求項48

該強誘電体キャパシタを選択的に結合するための手段を更に備える請求項46に記載のマスタスレーブJKフリップフロップ。

請求項49

該スレーブフリップフロップは、不揮発性フリップフロップを備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項50

該スレーブフリップフロップは、第1、第2及び第3の強誘電体キャパシタを含む強誘電体キャパシタ回路を備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項51

該強誘電体キャパシタの一つは、シリアル結合され整合された2つの強誘電体キャパシタを備える、請求項50に記載のマスタスレーブJKフリップフロップ。

請求項52

該強誘電体キャパシタを選択的に結合するための手段を更に備える請求項50に記載のマスタスレーブJKフリップフロップ。

請求項53

該マスタフリップフロップに結合されたプリチャージ回路を更に備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項54

該スレーブフリップフロップに結合されたプリチャージ回路を更に備える、請求項39に記載のマスタスレーブJKフリップフロップ。

請求項55

該マスタフリップフロップに結合されたイクオライゼーション回路を更に備える、請求項39に記載のJKフリップフロップ。

請求項56

該スレーブフリップフロップに結合されたイクオライゼーション回路を更に備える、請求項39に記載のJKフリップフロップ。

請求項57

該マスタフリップフロップに結合されたゲート制御回路を更に備える、請求項39に記載のJKフリップフロップ。

請求項58

該スレーブフリップフロップに結合されたゲート制御回路を更に備える、請求項39に記載のJKフリップフロップ。

請求項59

該マスタフリップフロップは内部駆動分離回路を更に備える、請求項39に記載のJKフリップフロップ。

請求項60

該スレーブフリップフロップは内部駆動分離回路を更に備える、請求項39に記載のJKフリップフロップ。

請求項61

強誘電性不揮発性のD型フリップフロップであって、D入力と、Q入力と、該D入力に結合された入力と出力とを有するクロック駆動伝達ゲート系マスタ段と、該Q出力に結合された出力と該マスタ段の該出力に結合された入力とを有する不揮発性伝達ゲート系スレーブ段とを備える、D型フリップフロップ。

請求項62

該スレーブ段は、該スレーブ段の入力を形成する入力と出力とを有する第1のクロック駆動伝達ゲートと、該第1のクロック駆動伝達ゲートの該出力に結合された入力と出力とを有する第1の制御されたインバータと、該第1の制御されたインバータの該出力に結合された入力と該スレーブ段の該出力に結合された出力とを有する第1の非クロック駆動の伝達ゲートと、該第1のクロック駆動伝達ゲートの該出力に結合された出力と入力とを有する第2のクロック駆動伝達ゲートと、該スレーブ段の該出力に結合された入力と、該第2のクロック駆動伝達ゲートの該出力とを有する第2の制御されたインバータと、該スレーブ段の該出力に結合された入力とグランドに結合された出力とを有する第2の非クロック駆動の伝達ゲートと、該第1のクロック駆動伝達ゲートの該出力と該スレーブ段の該出力との間に結合された強誘電体キャパシタ回路とを備える、請求項61に記載のD型フリップフロップ。

請求項63

該強誘電体キャパシタ回路は、第1、第2及び第3の強誘電体キャパシタを含む、請求項62に記載のD型フリップフロップ。

請求項64

該強誘電体キャパシタの一つは、シリアル結合され整合された2つの強誘電体キャパシタを備える、請求項63に記載のD型フリップフロップ。

請求項65

該強誘電体キャパシタを選択的に結合するための手段を更に備える請求項62に記載のD型フリップフロップ。

請求項66

該スレーブ段に結合されたプリチャージ回路を更に備える、請求項61に記載のD型フリップフロップ。

請求項67

該スレーブ段に結合されたイクオライゼーション回路を更に備える、請求項61に記載のD型フリップフロップ。

請求項68

非同期セット入力と非同期クリア入力とを更に備える、請求項61に記載のD型フリップフロップ。

請求項69

強誘電性不揮発性のD型フリップフロップであって、D入力と、Q入力と、該D入力に結合された入力と出力とを有する強誘電体不揮発性伝達ゲート系マスタ段と、該Q出力に結合された出力と該マスタ段の該出力に結合された入力とを有するクロック駆動伝達ゲート系スレーブ段とを備える、D型フリップフロップ。

請求項70

該マスタ段は、該マスタ段の該入力を形成する入力と出力とを有する第1のクロック駆動伝達ゲートと、該第1のクロック駆動伝達ゲートの該出力に結合された入力と出力とを有する第1の制御されたインバータと、該第1の制御されたインバータの該出力に結合された入力と該マスタ段の該出力に結合された出力とを有する第1の非クロック駆動の伝達ゲートと、該第1のクロック駆動伝達ゲートの該出力に結合された出力と入力とを有する第2のクロック駆動伝達ゲートと、該マスタ段の該出力に結合された入力と、該第2のクロック駆動伝達ゲートの該入力とを有する第2の制御されたインバータと、該第1のクロック駆動伝達ゲートの該出力と該マスタ段の該出力との間に結合された強誘電体キャパシタ回路とを備える、請求項69に記載のD型フリップフロップ。

請求項71

該強誘電体キャパシタ回路は、第1、第2及び第3の強誘電体キャパシタを含む、請求項70に記載のD型フリップフロップ。

請求項72

該強誘電体キャパシタの一つは、シリアル結合され整合された2つの強誘電体キャパシタを備える、請求項71に記載のD型フリップフロップ。

請求項73

該強誘電体キャパシタを選択的に結合するための手段を更に備える請求項71に記載のD型フリップフロップ。

請求項74

該マスタ段に結合されたプリチャージ回路を更に備える、請求項69に記載のD型フリップフロップ。

請求項75

該マスタ段に結合されたイクオライゼーション回路を更に備える、請求項69に記載のD型フリップフロップ。

請求項76

非同期セット入力と非同期クリア入力とを更に備える、請求項69に記載のD型フリップフロップ。

請求項77

ビット不揮発性のシリアル入力シリアル出力シフトレジスタであって、N個の強誘電体不揮発性のD型フリップフロップを備え、各D型フリップフロップは、D入力、Q入力、クロック入力、及び強誘電体制御入力を有しており、第1のフリップフロップのD入力は該シフトレジスタの入力を形成しており、第NのフリップフロップのQ出力は該シフトレジスタの出力を形成しており、第(N−1)のフリップフロップのQ出力は全フリップフロップがシリアルに共に結合されるように第Nのフリップフロップの該入力に結合されており、各フリップフロップのクロック入力は共に結合されると共にクロックバスに結合されており、各フリップフロップの強誘電体制御入力は一緒に結合されると共に強誘電体制御バスに結合されている、シフトレジスタ。

請求項78

Nは8に等しい、請求項77に記載のシフトレジスタ。

請求項79

Nビット不揮発性のパラレル入力、シリアル出力のシフトレジスタであって、各々が第1の入力、第2の入力、選択入力、及び出力を有するN個のマルチプレクサを備え、各々がD入力、Q出力、クロック入力、及び強誘電体制御入力を有するN個の強誘電体不揮発性D型フリップフロップを備え、第Nのマルチプレクサの出力は第NのフリップフロップのD入力を結合されており、第NのフリップフロップのQ出力は第(N+1)のマルチプレクサの第1の入力に結合されて、該マルチプレクサ及びフリップフロップの全ては、一緒に結合されており、各フリップフロップのクロック入力は共に結合されると共にクロックバスに結合されており、各フリップフロップの強誘電体制御入力は一緒に結合されると共に強誘電体制御バスに結合されており、該マルチプレクサの該第2の入力は、パラレル入力を形成しており、該マルチプレクサの該選択入力は、一緒に結合されると共に選択バスに結合されており、最後のフリップフロップのQ出力はシリアル出力を形成する、シフトレジスタ。

請求項80

Nは4に等しい、請求項79に記載のシフトレジスタ。

技術分野

背景技術

0002

本出願は、2001年3月7日に出願された仮出願60/273,871号、2001年2月21日に出願された仮出願60/270,500号に対する優先権を主張すると共に、これらの開示は、参照することによってそっくりそのままここに包含する。

0003

集積回路は、アナログ機能ディジタル機能に分けられる。大部分のディジタル機能は、組み合わせ論理回路クロック駆動されたレジスタ(クロック駆動レジスタ)及びメモリといった素子を用いて実現されることができる。最近まで、SRAM及びDRAMといった揮発性メモリと、ROM、EPROM、EEPROM及びフラッシュEEPROMといった不揮発性メモリとの間には、はっきりとして区別がなされてきた。揮発性メモリは、高速及び高密度を提供しているが、しかし電源が取り除かれたときデータを失う。一方、不揮発性メモリは、電源が取り除かれたときでもデータを保ち、相対的に高密度を提供しているが、しかし書き込み時間及び書き込み繰り返しが制限されている。

0004

今日、不揮発性であるが揮発性メモリの書き込み性能と類似の性能を保持している強誘電体メモリが商業的に利用可能である。そこで、不揮発性メモリが進歩を続けるにつれて、揮発性メモリと不揮発性メモリとのギャップが縮まる。

発明が解決しようとする課題

0005

クロック駆動レジスタとメモリとの間には、別のギャップがある。基本的には、マイクロコントローラ及びマイクロプロセッサにおいて使用される多目的レジスタといったクロック駆動レジスタは、所望のレジスタ機能を生成するように方法で組み合わせ論理回路と組み合わされた低密度メモリである。不揮発性メモリの相対的に遅れた開発及び揮発性メモリに対して劣った書き込み速度性能のため、クロック駆動レジスタは常に揮発性であり、しばしばSRAMセルに類似の交差結合(クロス結合された)デバイスに基づいている。

0006

裏を返せば、フローティングゲートメモリは、各ビットプログラムするために多くの電流を必要とする。各ビットは、プログラムするための多くの時間がかかる。電流検知セルの状態を決定するために使用される。現在の論理システムの設計の枠組みでは、不揮発性を必要とするデータは、バッテリによってバックアップされるか、或いは低い書き込み速度の不揮発性メモリに格納され電源投入の際にバイト毎再生されなければならない。

0007

したがって、望まれていることは、これらの論理回路の今日の集積回路バージョンに見いだされる動作特性及び機能を保持すると共に、不揮発性の更なる利点を加える論理回路のクラスである。

課題を解決するための手段

0008

本発明に従えば、強誘電性キャパシタ及びサポート(supporting)回路の追加により、論理素子に不揮発性を付与するように使用される方法論を以下に詳述している。各ケースにおいて、交差結合センスアンプビルディングブロックが論理素子内に識別され、基本セルは、センス性能のために最適化されるか、又は修正され、或いはその両方が行われる。基本論理素子を越えるものが含まれ、メモリセンスアンプは、部品寿命にわたってメモリ状態を適切に検知するように注意深いレイアウトを必要とする。このため、デバイスのレイアウトに容易に翻案できる設計の範囲内の対称性を生成するように注意が図られる。

0009

高性能の不揮発性メモリの最近の利用可能性は、レジスタを不揮発性にする新しいタイプのシステム設計の可能性を開くことができる。新しい規範は、強誘電性メモリ技術を用いてレジスタそれ自身を不揮発性にする。このようにして、いくつか或いは全レジスタは、電源投入の際に同時に再生される。

0010

強誘電体メモリ技術は、何千というビットの書き込み及び読み出し、さらに、分極に基づく記憶メカニズムのため同時に書き込み及び読み出し、高速書き込み、及び電圧検知を可能にする。

0011

現在のところ、信頼性がある強誘電体メモリは、読み出し及び書き込み中に、制御されたタイミングシーケンスを採用する。以下の提示された全回路は、理論的には、任意の検知速度及び任意の非ゼロ強誘電体キャパシタ問い合わせ時間に対して機能するが、提示された例示では、現在の標準的な問い合わせ及び検知のアプローチを使用する。

0012

最終的に、強誘電体メモリは、スイッチングキャパシタ実効キャパシタンスに対する負荷キャパシタンス比率への感度を示している。この比率は、一般に、ビット/セル比と呼ばれている。アレイ状の不揮発性メモリでは、ソースドレイン拡散部及びメタル基板キャパシタンスといった寄生項のため負荷キャパシタンスは、しばしば、所望の性能パラメータ合致する。いくつかの低密度メモリでは、寄生キャパシタンスは所望のビット/セル比を生成するために十分ではない。この場合、追加の別個負荷キャパシタが追加される。強誘電体メモリは、利用可能な高誘電率の材料を既に有するので、追加された負荷キャパシタンスは、強誘電体負荷キャパシタから得られる。不揮発性論理回路の場合には、強誘電体記憶キャパシタと比較したとき寄生的な負荷キャパシタンスが無視できる。このようなものとして、追加の負荷キャパシタンスを包含することが必要になる。以前の不揮発性論理回路の動作は、この必要な負荷キャパシタンスの何も言及していない。

0013

本発明の第1の実施の形態では、強誘電性の不揮発性SRフリップフロップは、セット入力と、リセット入力と、Q出力と、相補QB出力と、セット入力に結合された第1の入力、出力に結合された第2の入力、相補Q出力に結合された出力、及び内部回路ノードを有する第1のNANDゲートと、リセット入力に結合された第1の入力、相補Q出力に結合された第2の入力、及び該Q出力に結合された出力、及び内部回路ノードを有する第2のNANDゲートと、第1のNANDゲートの内部ノードと第2のNANDゲートの内部ノードとの間に結合された強誘電体キャパシタ回路とを含む。

0014

第1のNANDゲートは、第1の入力に結合されたゲート電圧源に結合されたソース、出力に結合されたドレインを有する第1のPチャネルトランジスタと、第2の入力に結合されたゲート、電圧源に結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと、出力に結合されたドレイン、第2の入力に結合されたゲート、内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、内部回路ノードに結合されたドレイン、第1の入力に結合されたゲート、グランドに結合されたソースを有する第2のNチャネルトランジスタとを含む。

0015

別の選択肢として、第1のNANDゲートは、第1の入力に結合されたゲート、第1の制御された供給電源に結合されたソース、出力に結合されたドレインを有する第1のPチャネルトランジスタと、第2の入力に結合されたゲート、第1の制御された電源供給に結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと、出力に結合されたドレイン、第2の入力に結合されたゲート、内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、内部回路ノードに結合されたドレイン、第1の入力に結合されたゲート、第2の制御された電源に結合されたソースを有する第2のNチャネルトランジスタとを含む。

0016

第2のNANDゲートは、第1の入力に結合されたゲート、電圧源に結合されたソース、出力に結合されたドレインを有する第1のPチャネルトランジスタと、第2の入力に結合されたゲート、電圧源に結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと、出力に結合されたドレイン、第2の入力に結合されたゲート、内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、内部回路ノードに結合されたドレイン、第1の入力に結合されたゲート、グランドに結合されたソースを有する第2のNチャネルトランジスタとを含む。

0017

別の選択肢として、第2のNANDゲートは、第1の入力に結合されたゲート、第1の制御された供給電源に結合されたソース、出力に結合されたドレインを有する第1のPチャネルトランジスタと、第2の入力に結合されたゲート、該第1の制御された供給電源に結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと、出力に結合されたドレイン、第2の入力に結合されたゲート、内部回路ノードに結合されたソースを有する第1のNチャネルトランジスタと、内部回路ノードに結合されたドレイン、第1の入力に結合されたゲート、第2の制御された供給電源に結合されたソースを有する第2のNチャネルトランジスタとを含む。

0018

第1及び追加の実施の形態のための強誘電体キャパシタ回路は、第1のNANDゲートの内部回路ノードと接地との間に結合された第1の強誘電体キャパシタと、第2のNANDゲートの内部回路ノードと接地との間に結合された第2の強誘電体キャパシタと、第1及び第2のNANDゲートの内部回路ノード間に結合された強誘電体キャパシタ回路とを含む。強誘電体キャパシタ回路は、直列に結合された整合された強誘電体キャパシタから形成されてなり、これらの強誘電体キャパシタは共通のプレートノードのところで共に結合されている。

0019

追加の実施の形態だけいでなく第1の実施の形態のSRフリップフロップは、オプションとして、プリチャージ回路、イクオライゼーション回路、ゲート制御回路、及び/又は内部駆動回路を含む。

0020

本発明の第2の実施の形態では、不揮発性の強誘電性SRフリップフロップは、セット入力と;リセット入力と;Q出力と;相補QB出力と;セット入力に結合された第1の入力、出力に結合された第2の入力、相補Q出力に結合された出力、内部回路ノードを有する第1のNORゲートと;リセット入力に結合された第1の入力、相補Q出力に結合された第2の入力、及びQ出力に結合された出力、内部回路ノードを有する第2のNORゲートと;第1のNORゲートの内部ノードと第2のNORゲートの内部ノードとの間に結合された強誘電体キャパシタ回路を含む。

0021

第1のNORゲートは、第1の入力に結合されたゲート、電圧源に結合されたソース、内部ノードに結合されたドレインを有する第1のPチャネルトランジスタと;第2の入力に結合されたゲート、内部ノードに結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと;出力に結合されたドレイン、第1の入力に結合されたゲート、グランドに結合されたソースを有する第1のNチャネルトランジスタと;出力に結合されたドレイン、第2の入力に結合されたゲート、グランドに結合されたソースを有する第2のNチャネルトランジスタとを含む。

0022

第1のNORゲートは、第1の入力に結合されたゲート、第1の制御された供給電源に結合されたソース、内部回路ノードに結合されたドレインを有する第1のPチャネルトランジスタと;第2の入力に結合されたゲート、内部回路ノードに結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと;出力に結合されたドレイン、第1の入力に結合されたゲート、第2の制御された電源供給に結合されたソースを有する第1のNチャネルトランジスタと;出力に結合されたドレイン、第2の入力に結合されたゲート、該第2の制御された電源供給に結合されたソースを有する第2のNチャネルトランジスタとを含む。

0023

第2のNORゲートは、第1の入力に結合されたゲート、電圧源に結合されたソース、内部回路ノードに結合されたドレインを有する第1のPチャネルトランジスタと;第2の入力に結合されたゲート、内部回路ノードに結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと;出力に結合されたドレイン、第1の入力に結合されたゲート、グランドに結合されたソースを有する第1のNチャネルトランジスタと;出力に結合されたドレイン、第2の入力に結合されたゲート、グランドに結合されたソースを有する第2のNチャネルトランジスタとを含む。

0024

第2のNORゲートは、第1の入力に結合されたゲート、第1の制御された供給電源に結合されたソース、内部回路ノードに結合されたドレインを有する第1のPチャネルトランジスタと;第2の入力に結合されたゲート、内部回路ノードに結合されたソース、出力に結合されたドレインを有する第2のPチャネルトランジスタと;出力に結合されたドレイン、第1の入力に結合されたゲート、第2の制御された電源供給に結合されたソースを有する第1のNチャネルトランジスタと;出力に結合されたドレイン、第2の入力に結合されたゲート、該第2の制御された電源供給に結合されたソースを有する第2のNチャネルトランジスタとを含む。

0025

本発明の第3の実施の形態では、強誘電性不揮発性JKフリップフロップは、J入力と;K入力と;Q出力と;相補QB出力と;セット入力、リセット入力、JKフリップフロップのQ出力に結合されたQ出力、及びJKフリップフロップの相補Q出力に結合された相補Q出力を含む不揮発性SRフリップフロップと;JKフリップフロップのQ出力に結合された第1の入力、K入力に結合された第2の入力、クロック信号を受けるための第3の入力、及びセット入力に結合された出力を有する第1のNANDゲートと;クロック信号を受けるための第1の入力、J入力に結合された第2の入力、及びJKフリップフロップのQ出力に結合された第3の入力を有する第2のNANDゲートとを含む。

0026

SRフリップフロップは、NANDゲート系フリップフロップ、NORゲート系フリップフロップを含み、これのいずれかは、これまでと同じ電源供給あるいは制御された電源供給を含む。

0027

本発明の第4の実施の形態では、強誘電性不揮発性のJKフリップフロップは、J入力と;K入力と;Q出力と;相補QB出力と;クロック入力と;相補クロック入力と;Q出力及び相補Q出力を有しておりJ及びK並びにクロック入力を受けるための強誘電性不揮発性マスタJKフリップフロップと;マスタスレーブJKフリップフロップのQ出力に結合されたQ出力及びマスタスレーブJKフリップフロップの相補Q出力に結合された相補Q出力を有しておりマスタJKフリップフロップのQ出力及び相補Q出力並びに相補クロック入力に結合されたスレーブJKフリップフロップとを含む。

0028

マスタフリップフロップ及びスレーブフリップフロップは、NANDゲート系フリップフロップ又はNORゲート系フリップフロップを含み、これまでと同じ電源供給あるいは制御された電源供給によって電源供給されている。

0029

第5の実施の形態では、強誘電性不揮発性D型フリップフロップは、D入力と;Q出力と;D入力に結合された入力及び出力を有するクロック駆動の伝達ゲート系マスタ段と;マスタ段の出力に結合された入力及びQ出力に結合された出力を有する強誘電性不揮発性伝達ゲート系スレーブ段とを有する。スレーブ段は、スレーブ段の入力を構成する入力と出力とを有する第1のクロック駆動伝達ゲートと、第1のクロックド伝達ゲートの出力に結合された入力と出力とを有する第1の制御されたインバータと;第1の制御されたインバータの出力に結合された入力とスレーブ段の出力に結合された出力とを有する第1の非クロック駆動の伝達ゲートと;第1のクロック駆動伝達ゲートの出力に結合された出力と入力とを有する第2のクロック駆動伝達ゲートと;スレーブ段の出力に結合された入力と第2のクロック駆動の伝達ゲートの入力に結合された出力とを有する第2の制御されたインバータと;スレーブ段の出力に結合された入力とグランドに結合された出力とを有する第2の非クロック駆動の伝達ゲートと;第1のクロック駆動伝達ゲートの出力とスレーブ段の出力との間に結合された強誘電体キャパシタ回路を含む。第5の実施の形態のD型フリップフロップは、オプションの非同期のセット入力及びクリア入力を含むことができる。

0030

第6の実施の形態では、強誘電性不揮発性D型フリップフロップは、D入力と;Q出力と;D入力に結合された入力及び出力を有する強誘電性不揮発性伝達ゲート系マスタ段と;マスタ段の出力に結合された入力及びQ出力に結合された出力を有するクロック駆動の伝達ゲート系スレーブ段とを有する。マスタ段は、マスタ段の入力を構成する入力と出力とを有する第1のクロック駆動の伝達ゲートと;第1のクロック駆動の伝達ゲートの出力に結合された入力と出力とを有する第1の制御されたインバータと;第1の制御されたインバータの出力に結合された入力とマスタ段の出力に結合された出力とを有する第1の非クロック駆動伝達ゲートと;第1のクロック駆動の伝達ゲートの出力に結合された出力と入力とを有する第2のクロック駆動伝達ゲートと;マスタ段の出力に結合された入力と第2のクロック駆動伝達ゲートの入力に結合された出力とを有する第2の制御されたインバータと;第1のクロック駆動の伝達ゲートとマスタ段の出力との間に結合された強誘電体キャパシタ回路を含む。第6の実施の形態のD型フリップフロップは、オプションの非同期のセット入力及びクリア入力を更に含むことができる。

0031

第7の実施の形態では、Nビットの不揮発性シリアル入力シリアル出力のシフトレジスタは、N個の強誘電性不揮発性D型フリップフロップを含み、各々は、D入力、Q出力、クロック入力、強誘電体制御入力を含む。ここで、第1のフリップフロップのD入力は、シフトレジスタの入力を形作る。N番目のフリップフロップのQ出力は、シフトレジスタの入力を形作る。(N−1)番目のフリップフロップのQ出力は、全フリップフロップが直列に一緒に接続されるように、N番目のフリップフロップの入力に結合されている。各フリップフロップのクロック入力は、一緒に結合されクロックバスに結合されている。各フリップフロップの強誘電体制御入力は、一緒に結合され強誘電体制御バスに結合されている。好適な実施の形態では、Nは8に等しい。

0032

第8の実施の形態では、パラレル入力シリアル出力のNビット不揮発性シフトレジスタは、N個のマルチプレクサを含み、各々は、第1の入力、第2の入力、選択入力、出力、及び強誘電体D型フリップフロップを含む。D型フリップフロップの各々は、D入力、Q出力、クロック入力、強誘電体制御入力を有する。N番目のマルチプレクサの出力は、N番目のフリップフロップの入力に結合されている。N番目のフリップフロップの出力Qは、(N+1)番目のマルチプレクサの第1の入力に結合され、マルチプレクサ及びフリップフロップのすべては、一緒に結合される。各フリップフロップのクロック入力は一緒にクロックバスに結合される。各フリップフロップの強誘電体制御入力は一緒に強誘電体制御バスに結合される。各フリップフロップの第2の入力はパラレル入力を形作る。各フリップフロップの選択入力は一緒にセレクトバスに結合される。最後のフリップフロップの出力は、シリアル出力を形作る。好適な実施の形態では、Nは8に等しい。

0033

本発明の上記の目的および他の目的、特徴、利点は、添付図面を参照して進められる本発明の好適な実施の形態の引き続く詳細な記述から明らかになる。

発明を実施するための最良の形態

0034

図1を参照すると、揮発性SRフリップフロップ10が示されており、揮発性SRフリップフロップ10は、強誘電体キャパシタ及び補助デバイスを追加して、不揮発性SRフリップフロップメモリに変換される。結果として得られるデバイスは、SRフリップフロップ10の機能を保持すると共に、強誘電体メモリの不揮発性を引き継いでいる。したがって、図1は、NANDゲートN1及びN2を含む、NANDを用いたSRフリップフロップ(NAND系SRフリップフロップ)10の標準ゲート表示と、対応する真理値表を示している。

0035

図2を参照すると、実現可能なCMOSにより具体化したフリップフロップ20が示されている。図1のNANDゲートN1は、PMOSトランジスタN1PA及びN1PB並びに直列接続されたNMOSトランジスタN1NA及びN1NBによって実現されている。同様に、図1のNANDゲートN2は、PMOSトランジスタN2PA及びN2PB並びに直列接続されたNMOSトランジスタN2NA及びN2NBによって実現されている。

0036

図2は、強誘電体不揮発性メモリのために必要な交差結合された(cross-coupled)センスアンプ装置が本発明に従って明らかになるように描かれている。センス中に、トランジスタN1PA、N2PA、N1NA及びN2NAは図3図5に示されたセンス増幅器になり、トランジスタN1NB及びN2NBは、センス増幅器の各サイド仮想的な接地を形成する。トランジスタN1PB及びN2PBは、2方法のうちの一方によってセンス中に非活性化される。可能な両方法は駆動分離回路33及びゲート制御回路35によって実現され、これら駆動分離回路33及びゲート制御回路35は図3に示されているが、一方のみが、与えられている回路接続(トポロジ)にために必要である。

0037

図3を参照すると、トランジスタN1PA及びN2PAはVDDから切り離されており、制御されたPNOD電源供給ノードに接続されている。現在の強誘電体メモリの慣用では、出発点電位差がQとQBとの間に達成されるまで、PNODEは、ロウ(low)状態または三値状態(tristated、ハイインピーダンス状態)に保たれる。同じように、トランジスタN1NA及びN2NAのソースは、電位差が出力Qと出力QBとの間に達成されるまで、通常、ロウ(low)または三値状態(tristated)に保持される。図3図5では、検知動作が望まれるまでセンス増幅器のNMOSデバイスのソースを三値状態にするために使用される。PNODEをロウ(low)または三値状態にしておくことにより、またトランジスタN1NBおよびN2NBがオフであることを確実にすることにより、QとQBとの間の出発点の電位差は、強誘電体メモリの格納された分極状態にのみ依存する。

0038

図3に示された不揮発性SRフリップフロップ30のための基本強誘電体メモリブロックが様々な様式で実現されることができ、これらを以下に詳細に説明する。FEROCTL信号は、実際の強誘電体メモリブロック34において使用される1又は複数の制御信号を示している。図4及び図5の各々は、強誘電体不揮発性SRフリップフロップ40及び50の完結したものを示している。図4及び図5は、トランジスタN1PB及びN2PBを非活性化するために使用される方式の点のみで異なっている。図4は、ISOと命名されるたった1つの制御信号をISOCTL信号が必要とする駆動分離回路を実現するための実現可能な一方法を示している。図5は、GATECTL信号がたった一つの制御信号を必要とするゲート制御回路を実現するための実現可能な一方法を示しており、たった一つの制御信号は、この例に対しては同様にISOと参照されている。

0039

2つの任意に選択可能なオプションブロック図3に示されている。第1のオプションブロック32は、「プリチャージ及び等化(イクォライゼイション)」と命名されている。強誘電体メモリに応答させる(読み出す)ことに先立って、等しい既知電圧からビット線(この場合ではQ及びQB)が動作を開始することを確実にすることが一般的である。PRECTL信号は、プリチャージ・等化回路ブロック32において使用される一または複数の信号を示している。

0040

図3に示される任意に選択可能な第2のオプションブロック36は、「NNODE等化(イクォライゼイション)」と命名されている。典型的なCMOSセンスアンプでは、トランジスタN1NA及びN2NAは、繋げられて一緒になっているであろう。NNODE等化ブロック36は、これらのソースをセンス中に実効的に繋いて、これによりセンスアンプはより典型的なものに見えるようになる。

0041

CMOSの不揮発性SRフリップフロップを作るために必要な追加物(「強誘電体メモリ」ブロック34及び「駆動分離」回路33あるいは「ゲート制御」回路35)が導入されると共に、オプションの回路(「プリチャージ・等化」回路32及び「NNODE等化」回路36)が示されたので、図4及び図5トランジスタレベルの実現物を詳細に説明する。図4は、トランジスタM9及びM10は、センス中にトランジスタN1PB及びN2PBを除く駆動分離アプローチを実現している。信号ISOにより、ISOCTLバスが完成される。図5では、ISO信号がハイ(high)のときトランジスタN1PB及びN2PBのゲートをハイにするために、2個のORゲート52及び54が使用される。

0042

便利なことには、また、NNODE等化ブロック32において、ISO信号により、NEQTLバスは完成される。単一のNMOSトランジスタM14は、センス中に、等化の役割を果たす。NMOSデバイスM11、M12及びM13は、出力Q及びQBの等化とプリチャージとを達成する。再び、たった一つの信号FREQが、PRECTLの制御要求基準を満たすために必要とされる。トランジスタM13は、図4及び図5に示される回路において任意に選択される装置である。

0043

SRフリップフロップ30、40及び50が左右対称であるので、2T/2C強誘電体メモリアーキテクチャが採用されている。キャパシタZ0及びZ1は、2つの記憶強誘電体キャパシタである。FERROCTLバスは3つの信号から作られている。3つの信号は、PL、WL及びオプションのWLBである。図4及び図5に示される強誘電体メモリアーキテクチャは、2つの実質的な方法において、標準的な強誘電体メモリアーキテクチャから異なっている。まず、NMOSのみのパスゲートというよりは、フルCMOSトランスミッションゲートT1及びT2が、強誘電体メモリセルへの接続(access)を提供している。アレイ状の強誘電体メモリでは、NMOSのみのパスゲートによってメモリセルの改良された密度が提供され、このため、WL(ワード線)制御複雑性及びブースト回路を追加することが正当許容される。小さいビット数の不揮発性論理へのアプリケーションに対しては、この正当性は当然のことではない。NMOSパスゲート或いはフルCMOSパスゲートのいずれも用いることができる。

0044

標準的な強誘電体メモリから第2の差違は、強誘電体負荷キャパシタZ10及びZ11を追加することである。これらの負荷キャパシタは、不揮発性論理回路を規定する以前の試みには含まれていなかった。強誘電体キャパシタZ10及びZ11は、強誘電体キャパシタへの問い合わせ(読み出し)中に適切なビット/セル比を達成する。ビット/セル比は、記憶キャパシタZ0及びZ1を横切ってどの程度のPL問い合せ電圧が降下するかを決定すると共に、どの程度の電圧がセンスのためにビット線Q及びQB上に現れるかを決定する。

0045

強誘電体記憶キャパシタを横切って降下する電圧が問い合わせ電圧として参照される。強誘電体ヒステリシスループ上で、電圧軸は実際の問い合せ電圧であり、強誘電体ヒステリシスループを測定するためにしばしば使用されるSawyer Towerテスト回路印加される電圧ではない。図6に示される典型的なSawyer Tower60では、負荷キャパシタンスCLは、テスト用強誘電体キャパシタCFのキャパシタンスよりもかなり大きい。キャパシタンスCLがキャパシタンスCFより大きい場合、印加電圧の大部分は、キャパシタCFを横切って降下するので、問い合せ電圧は近似的に印加電圧に等しい。強誘電体メモリアレイでは、強誘電体キャパシタのスイッチ電荷に比較されるビットラインの寄生キャパシタンスは、ビット/セル比を決定する。ビット/セル比が9である場合、この場合はSawyer Tower回路60においてCFの9倍に等しいCLに類推されるものであり、問い合せ電圧は、印加電圧の90%[9/(9+1)]に等しい。より小さいビット/セル比に対しては、印加電圧の一部としての問い合わせ電圧は、それに従って小さい。

0046

問い合わせ電圧の重要性は、既存の強誘電性材料非理想性から由来する。図7及び図8は、それぞれ、これらの非理想性の2つ、緩和インプリントとを描いている。2T/2Cメモリでは、2つの強誘電体記憶キャパシタが、書き込み中に反対の方向に分極されて、同じ印加電圧で読み出される。DRAMチャージが無いと仮定すると、両記憶キャパシタは、それらの両端電圧ゼロ電圧で始まるが、センスに先立って反対の分極状態で始まる。両キャパシタは、その後に、正の電圧でパルス駆動される。はじめに説明されたように、実際の問い合わせ電圧は、ビット/セル比が低いので、印加電圧から縮小される。

0047

組み合わせヒステリシスループ70は、図7に示されている。図7に示された実線によって示された理想的なヒステリシスループ72を検討すると、反対方向に分極されたキャパシタのスロープが測定できる程度の異なる前には、問い合わせ電圧はほとんど必要ない。ヒステリシス曲線の瞬時傾斜は、強誘電体キャパシタの瞬時キャパシタンスを規定している。さらに、理想的なヒステリシスループ上にいずれの点でも、「ゼロ状態」のキャパシタのキャパシタンスは「一状態」のキャパシタンスを越えることはない。

0048

残念なことに、全ての条件にわたって理想的なヒステリシスループを発生させる既存の強誘電体材料は無い。強誘電体材料に対して観察されるある現象には、緩和がある。この緩和の理論的な説明によれば、分極電圧が除かされた後にいくつかのダイポールが元の状態に戻る。この元へ戻る切り替わりが生じると、次の問い合わせ中において、線形部分が増加すると共にスイッチング部分が減少することになる。

0049

図7における破線74は、理想的なヒステリシスループ72上における緩和の効果を示す。理解されるように、十分な問い合わせ電圧は、正しい状態が検知されるという結果になる。しかし、この必要な問い合わせ電圧は、理想的な場合に比べて増加する。さらに、小さい問い合わせ電圧においては、「ゼロ」キャパシタの瞬時キャパシタンスは、緩和のため、「1」キャパシタのキャパシタンスを越える可能性もある。このような緩和単独で、不揮発性論理設計に関する2つの要件が出される。第1のものは、問い合わせ電圧は、「ゼロ」キャパシタの電荷出力を「1」キャパシタの電荷出力が越えることを保証するために、理想的には、印加電圧の十分に大きい部分である。これは、図4及び図5に示される負荷キャパシタZ10及びZ11によって達成される。第2のものは、検知の活性化は、緩和によって生成された不明確さの範囲を問い合わせ電圧が抜けるまで、開始されるべきではない。これは、制御されたPNODEソースにトランジスタN1PA及びN2PAを接続することによって達成される。

0050

図8は、分極された強誘電体キャパシタに関するインプリント(刷り込み)の効果を示すヒステリシス及び概略図80を示す。刷り込まれた強誘電体キャパシタは、ヒステリシスループがあたかも電圧軸に沿ってシフトしたように振る舞う。キャパシタが刷り込まれたとき、高い電圧が、キャパシタの分極状態を変化させるために必要である。図8は、対称的に刷り込まれた相補的なキャパシタ86及び88と、対応するシフトされたヒステリシスループ82及び84とを示す。実験的な測定は、刷り込みが界面に関連した現象であることを示している。このデータは、上部電極底部電極に対して正である状態で分極されたキャパシタが上部電極が底部電極に対して負である状態で分極されたキャパシタと異なる刷り込みを表すことがあることを示している。結果として、図9は、反対方向に分極されたキャパシタ96及び98に対応する相補的なヒステリシスループ92及び94上に非対称な刷り込みの効果を示している。図9解析結果は、低い問い合わせ電圧に対しては、「ゼロ」キャパシタ及び「1」キャパシタを区別することが難しいことを示している。再び、十分なビット/セル比及び制御された検知は、刷り込みから生じるこの第2の非理想性に対処している(address)。実際の測定では、緩和及び刷り込みは、分離することは難しいが、両作用は、共に、必要な問い合わせ電圧を増加させる。

0051

孤立(スタンドアローン)の不揮発性論理回路では、ビット線寄生キャパシタンスは、メモリアレイに比べて大幅に縮小される。このようなものとして、負荷キャパシタンスを増加することが必要になる可能性がある。強誘電性材料は、高誘電率提供する。高誘電率によれば、キャパシタの面積が縮小する。図4及び図5における負荷キャパシタZ10及びZ11は、記憶キャパシタZ0及びZ1に直接に接続されている。負荷キャパシタンスは、また、アクセスデバイスT1及びT2の外側に接続されることもできる。図示の接続は、SRフリップフロップに配置された容量性負荷を最小化し、これによって元の不揮発性論理素子の速度性能を維持している。

0052

図10は、図4及び図5に示されたNANDを用いる(NAND系)不揮発性SRフリップフロップのための実現可能なパワー投入シーケンスを示す。電源投入シーケンスは、3つの基本動作:プリチャージ、検知、及び通常動作、に分けられる。プリチャージ時間は、強誘電体メモリが信頼性よく動作する十分な電圧に電源供給VDDが到達するまえの時間からなる。この時間中には、制御論理は、PREQをハイ状態にして、ビット線Q及びQBの等化する(equalize)と共にプリチャージする。プリチャージ中に、WLが、強誘電体メモリの内部ノードをプリチャージするためにハイ状態に保たれる。WLB信号は示されていないが、常にWLの相補信号である。この時に、ISO信号はハイ状態にされ、トランジスタN1PB及びN2PBを非活性化すると共にトランジスタN1NB及びN2NBのソースにおいて仮想的なNNODEを生成する。制御論理は、加えて、S入力及びR入力をロウ状態に保ち、センサアンププルダウン動作不能にする。最終的に、PNODEは、プリチャージ中に、ロウ状態または三値状態に保たれて、早過ぎる検知を避ける。

0053

検知シーケンスは、PREQ信号下げることにより始まり、これによりビット線Q及びQBがフローティングになる。次いで、PLパルス印加による問い合わせが始まる。「アップのみ(up-only)」プレートパルス印加及び「ダウンのみ(down-only)」プレートパルス印加の両方は、図10に示されている。しかし、ビット線の応答は、「アップダウン(up-down)」プレートパルス印加のみに対して示されている。プレートパルス印加の後に、強誘電体キャパシタの分極に基づいた電位差は、ビット線上に存在すると共に、検知の準備ができる。トランジスタN1PA、N2PA、N1NA及びN2NAからなるセンスアンプは、その後にPNODEをハイ状態に駆動すること、及びS入力及びR入力をハイ状態にすることにより活性化される。PNODE、S及びRの相対的なタイミングは、センスアンプの求められる感度及び速度に関して最適化される。

0054

一旦、正しい論理状態が検知され、Q及びQBが全電源電圧値での分離(フルレール分離full rail separation)が達成すると、強誘電体記憶キャパシタは、読み出し動作破壊性質のため再生される。この再生は、ある最小再生時間にハイ状態及びロウ状態の両方にPL信号をすることにより達成される。図10に示された動作モードは、読み出し動作及び書き込み動作中に強誘電体キャパシタをアクセスすること、及び他の全ての時間においてフリップフロップから強誘電体記憶キャパシタを切り離すことを含む。記憶キャパシタ及び負荷キャパシタは、WLにロウ状態をすることによってフリップフロップから分離される。次いで、ISO信号は、ロウ状態にされ、NNODE等化をディスエイブルすると共にトランジスタN1PB及びN2PBを動作可能にする。この点において、SRフリップフロップ状態は強誘電体不揮発性メモリに格納されていた値に戻っており、S入力及びR入力がNAND系SRフリップフロップの「保持」状態にされる。

0055

最終的には、制御論理は、S入力及びR入力の制御を明け渡すと共に、それらの通常に接続されるようにする。NAND系SRフリップフロップのためのS入力及びR入力が「11」以外になるならば、再生された状態は、強制された新状態で置き換えられる。フリップフロップは通常動作モードにあり、標準のNAND系CMOSフリップフロップのように動作する。

0056

図11は、動作可能な書き込みタイミングシーケンスを示す。図11において、強誘電体メモリへ書き込みは、パワーダウンのときに生じる。制御回路が電源供給の低下を検知するとすぐに、NAND系SRフリップフロップへのS入力及びR入力は、ハイ状態にされ、フリップフロップの現在の状態をラッチする。次いで、ISO信号がハイ状態になり、読み出し動作中に行われるようにトランジスタN1PB及びN2PBを非活性化する。その後に、WLは上昇すると共にWLBが降下して強誘電体キャパシタにビット線を接続する。PLはその後に、両キャパシタを分極するためにハイ状態及びロウ状態にされる。PLはハイ状態であるとき、「ゼロ」キャパシタが分極される。そして、PLがロウ状態であるとき、「1」キャパシタが分極される。キャパシタの分極の順序は、重要ではない。各キャパシタにおける最小分極時間が充たされたのちに、プリチャージサイクルが始まることができる。図11では、プリチャージサイクルは直ちには始まらない。むしろ、制御回路は、プリチャージが起こる電圧以下のある最小電圧を検知する。

0057

書き込み中にフリップフロップをラッチさせることは、厳格には必要ではないが、読み出し動作と書き込み動作との間に制御論理の共有することを可能にすることができる。S入力及びR入力が書き込み中にハイ状態にされない場合、「00」入力は、両強誘電体キャパシタが同じ方向に分極されるだろうから、避けるべきである。パワーアップの際に、センスアンプは、Q及びQBを不知の反対状態にし、それは「00」入力によって引き起こされる「11」出力ではないであろう。S入力及びR入力が共に書き込み中にハイ状態にされると、ISO信号が書き込み中にハイ状態になる必要がない。しかし、再び、これは、読み出し動作と書き込み動作との間に制御論理の共有することを可能にすることができる。

0058

図10及び図11は、パワーアップの際に不揮発性メモリを読み出すと共に、パワーダウンの際に不揮発性メモリに書き込む設計によく合うタイミングを示す。他のアプローチも使用できる。多くの実用的なケースでは、読み出しは、パワー投入の際に必要とされるが、不揮発性メモリへの書き込みは、任意の時に行われることができる。電源切断の際の書き込みは、図11に示されるように、強誘電体材料に最小のストレスを加えるが、状態を変更する際の書き込みは、使用できる別のアプローチである。バイアス時間に依存する刷り込み(インプリント)及び時間依存誘電破壊(TDDB)のリスクが低い強誘電性材料に対して、またSRフリップフロップ遅延の最小化を必要としないシステムにおいて、強誘電体キャパシタはいつでもアクセスされるであろう。このシナリオでは、WLは、通常動作中、ハイ状態である。PLはパワー切断の際にパルス駆動されることがあり、周期的にパルス駆動されることがあり、強誘電性材料が十分に低い抗分極電圧(coercive)電圧を示す場合にVDD/2に保持されることさえある。

0059

別の実現可能なNAND系不揮発性SRフリップフロップ120が図12Aによって導入される。この形態は、SRフリップフロップを拡張して他の論理素子を生成する際に役立つ。この形態は、PNODE及びNNODEの両方のために制御された電源供給を実現している。S入力及びR入力の両供給を独立して制御することによって、NAND系SRフリップフロップのS入力及びR入力がハイ状態であるとき、センスアンプがディスエイブル化される。その重要性は、JKフリップフロップの引き続く議論中にさらに説明される。センサアンプ電源供給が制御されるので、図12AにおけるISO信号は必要とされない。図12Bは、この単純化された形態を示す。S入力及びR入力が、電源投入の読み出しの際にハイ状態にするならば、トランジスタN1NB及びN2NBはセンス中は常に導通しており、また、重要なことは、読み出し動作を考慮に入れていない。トランジスタN1PB及びN2PBが同様に、機能における変更無しにグローバル電源に替えて制御された電源PNODEに繋がれている。

0060

図12Cは、図12A及び図12Bに示されたNAND系不揮発性SRフリップフロップのための実現可能なパワーアップのタイミングシーケンス124を示す。パワーアップシーケンスは、3つの基本動作:プリチャージ、検知、及び通常動作に分けられる。プリチャージ時間は、強誘電体メモリを信頼性良く動作する十分な電圧に電源供給VDDが到達する前の時間からなる。この時間中、制御論理がPREQをハイ状態にしてビット線Q及びQBを等化すると共にプリチャージする。また、プリチャージ中に、WL信号はハイ状態に保持され強誘電性メモリの内部ノードをプリチャージする。WLB信号は示されていないが、常にWL信号の相補状態である。制御回路は、S入力及びR入力をハイ状態に保ち、センスアンプのプルダウンを準備するためにトランジスタN1NB及びN2NBを活性化する。プリチャージ中に、センスアンプのプルダウンは、NNODEを三値状態にすること、あるいは、NNODEをハイ状態に駆動することによってディスエイブル化される。最終的に、PNODEは、プリチャージ中に、ロウ状態に保持されるか、あるいは三値状態に保持されて、早過ぎるセンス動作を防ぐ。

0061

センスシーケンス、はPREQ信号の降下で始まって、ビット線Q及びQBをフローティングにする。次いで、PLパルス駆動による問い合わせ(読み出し)が始まる。「アップのみ」プレートパルス駆動と「アップ−ダウン」プレートパルス駆動の両方が図12Cに示されている。しかし、ビット線の応答は、「アップ−ダウン」プレートパルス駆動の関して示されている。プレートパルス駆動の後に、強誘電体キャパシタの分極に基づいた電圧差は、ビット線上に存在すると共に、センス動作の準備ができている。トランジスタN1PA、N2PA、N1NA及びN2NAからなるセンスアンプは、その後に、PNODEをハイ状態に駆動すると共にNNODEをロウ状態に駆動することによって活性化される。PNODE及びNNODEの相対タイミングは、センスアンプの必要とされる感度及び動作速度に関して最適化される。

0062

一旦、正しい論理状態が検知され、Q及びQBが全電源電圧値の分離(フルレール分離、full rail separation)が達成すると、強誘電体記憶キャパシタは、読み出し動作の破壊性質のため再生される。この再生は、ある最小再生時間にハイ状態及びロウ状態の両方にPL信号をすることにより達成される。図12Cに示された動作モードは、読み出し動作及び書き込み動作中に強誘電体キャパシタをアクセスすること、及び他の全ての時間においてフリップフロップから強誘電体記憶キャパシタを切り離すことを伴う。記憶キャパシタ及び負荷キャパシタは、WLにロウ状態をすることによってフリップフロップから切断される。この点において、SRフリップフロップ状態は強誘電体不揮発性メモリに格納されていた値に戻っており、S入力及びR入力は、NAND系SRフリップフロップの「保持」状態にされる。

0063

最終的には、制御論理は、S入力及びR入力の制御を明け渡すと共に、それらを通常に接続することを可能にする。NAND系SRフリップフロップのためのS入力及びR入力が「11」以外になるならば、再生された状態は、強制された新状態で置き換えられる。フリップフロップは通常動作モードにあり、標準のNAND系CMOSフリップフロップのように動作する。

0064

図13〜17を参照すると、NOR系SRフリップフロップが、図13に示されたCMOS・NOR系SRフリップフロップ130で始まり、議論されている。図13は、NOR系SRフリップフロップ130の標準ゲート表示とその対応する真理値表とを示している。図14は、フリップフロップ130の実現可能なCMOS実施物を示している。図13のNORゲートN1は、直列接続されたPMOSトランジスタN1PA及びN1PB並びにNMOSトランジスタN1NA及びN1NBによって実現されている。同様に、図13のNORゲートN2は、直列接続されたPMOSトランジスタN2PA及びN2PB並びにNMOSトランジスタN2NA及びN2NBによって実現されている。

0065

図14は、強誘電体不揮発性メモリのために必要な交差結合された(cross-coupled)センスアンプ装置が直ちに明らかになるように描かれている。センス中に、トランジスタN1PA、N2PA、N1NA及びN2NAは図15図17に示されたセンス増幅器になり、トランジスタN1PB及びN2PBは、センス増幅器の各サイドに仮想的な電源供給をもたらす。トランジスタN1NB及びN2NBは、2方法のうちの一方によってセンス中に非活性化される。可能な両方法、「駆動分離」及び「ゲート制御」は図15に示されており、これらの一方のみが、与えられている回路接続(トポロジ)のために必要である。

0066

トランジスタN1NA及びN2NAは、グランドから切り離すと共に、制御されたNNODEに接続されている。現在の強誘電体メモリの実務では、NNODEは、ハイ状態或いは三値状態に保たれ、初期電圧差は、QとQBとの間に達成される。同じ方法において、トランジスタN1PA及びN2PAは、電位差がQとQBとの間に達成されるまで、通常はロウ状態或いは三値状態に保たれる。図15〜17においては、トランジスタN1PB及びN2PBは、検知が望まれるまでセンスアンプPMOSデバイスのソースを三値状態(トライステート)にするために使用される。NNODEをハイ状態またはトライステートのままにすることによって、及びトランジスタN1PB及びN2PBがオフ状態にすることを確実にすることによって、QとQBとの間の初期電位差は強誘電体メモリの格納された分極状態のみに依存している。

0067

図16及び図17のフリップフロップ170及び160に示された強誘電体メモリの実現物が、NAND系SRフリップフロップの議論においてこれまでに記述された。もっと別の実現物は、以下に議論される。図16及び図17は、それぞれ、完備したNOR系強誘電体不揮発性SRフリップフロップのバージョン、フリップフロップ170及び160を示している。図16及び図17は、トランジスタN1NB及びN2NBを非活性化するために使用される方法の点で異なる。図16は、駆動分離の実現可能な一方法を示しており、ここでは、ISOCTLバスはISOBと命名された唯一の制御信号を必要とする。図17は、ゲート制御回路を実現する実現可能な一手法を示しており、このゲート制御回路では、GATECTLバスは、唯一の制御信号を必要としており、この例では、制御信号は同じISOB信号であることができる。

0068

NAND系フリップフロップ記述にあるように、2つのオプションのブロックが含まれている。オプションのプリチャージ及び等化ブロック152は、再び、NMOSトランジスタ及び信号PREQを介してグランドプリチャージを実現する。第2のオプションブロック151は、「PNODE等化」と名付けられており、NAND系SRフリップフロップにおける「NNODE等化」ブロックと同じ機能を果たす。典型的なCMOSセンスアンプでは、トランジスタN1PA及びN2PAのソースは、一緒に繋がれている。PNODE等化ブロック151は、検知中に、これらのソースを実効的に接続して、このようにして、適用されたセンスアンプの機能をさらに標準的なセンスアンプのようにする。

0069

図16では、トランジスタM9及びM10は、センス中にトランジスタN1PB及びN2PBを除く駆動分離アプローチを実現している。単一のアクティブロウISOB信号により、ISOCTLバスが完成される。図17では、ISOB信号がロウ(low)のときトランジスタN1NB及びN2NBのゲートをロウ状態にするために、2個のANDゲートが使用される。便利なことには、また、PNODE等化ブロックにおいて、ISOB信号により、PEQCTLバスが完成される。単一のPMOSトランジスタM14は、センス中に、等化の役割を果たす。NMOSデバイスM11、M12及びM13は、出力Q及びQBの等化とプリチャージとを達成する。トランジスタM13は、図16及び図17に示される回路において任意のデバイスである。

0070

図18は、図16及び図17に示されたNOR系不揮発性SRフリップフロップのための実現可能なパワーアップのタイミングシーケンス180を示す。パワーアップシーケンスは、3つの基本動作:プリチャージ、検知、及び通常動作に分けられる。プリチャージ時間は、強誘電体メモリを信頼性良く動作する十分な電圧に電源VDDが到達する前の時間からなる。この時間中、制御論理がPREQをハイ状態にしてビット線Q及びQBを等化すると共にプリチャージする。また、プリチャージ中に、WL信号はハイ状態に保持され強誘電性メモリの内部ノードをプリチャージする。ISOB信号は、この時にロウ状態にされ、トランジスタN1NB及びN2NBを活性化すると共にトランジスタN1PA及びN2PAのソースを仮想的なPNODEにする。制御論理は、加えて、S入力及びR入力をハイ状態に保って、センスアンプのプルアップをディスエイブル化する。最終的に、NNODEは、プリチャージ中に、ロウ状態に保持されるか、あるいは三値状態に保持されて、早過ぎるセンス動作を防ぐ。

0071

センスシーケンスは、PREQ信号の降下で始まって、ビット線Q及びQBをフローティングにする。次いで、PLパルス駆動による問い合わせ動作が始まる。「アップのみ」プレートパルス駆動と「アップ−ダウン」プレートパルス駆動の両方が図18に示されている。しかし、ビット線の応答は、「アップ−ダウン」プレートパルス駆動の関して示されている。プレートパルス駆動の後に、強誘電体キャパシタの分極に基づいた電圧差は、ビット線上に存在すると共に、センス動作の準備ができている。トランジスタN1PA、N2PA、N1NA及びN2NAからなるセンスアンプは、その後に、NNODEをロウ状態に駆動すると共にS入力及びR入力をロウ状態に駆動することによって活性化される。S入力及びR入力並びにNNODEの相対タイミングは、センスアンプに必要とされる感度及び動作速度に関して最適化される。

0072

一旦、正しい論理状態が検知され、Q及びQBが十分な電圧への分離(フルレール分離、full rail separation)が達成すると、強誘電体記憶キャパシタは、読み出し動作の破壊性質のため再生される。この再生は、ある最小再生時間にハイ状態及びロウ状態の両方にPL信号をすることにより達成される。図18に示された動作モードは、読み出し動作及び書き込み動作中に強誘電体キャパシタをアクセスすること、及び他の全ての時間においてフリップフロップから強誘電体記憶キャパシタを切り離すことを伴う。記憶キャパシタ及び負荷キャパシタは、WLにロウ状態をすることによってフリップフロップから切断される。この点において、SRフリップフロップ状態は、強誘電体不揮発性メモリに格納されていた値に戻っており、S入力及びR入力は、NOR系SRフリップフロップの「保持」状態にされる。

0073

最終的には、制御論理は、S入力及びR入力の制御を明け渡すと共に、それらの通常の接続を動作可能にする。NOR系SRフリップフロップのためのS入力及びR入力が「00」以外になるならば、再生された状態は、強制された新状態で置き換えられる。フリップフロップは通常動作モードにあり、標準のNOR系CMOSフリップフロップのように動作する。

0074

図19は、動作可能な書き込みタイミングシーケンス190を示す。図19において、強誘電体メモリへの書き込みは、パワーダウンのときに生じる。制御回路が電源供給の低下を検知するとすぐに、NOR系SRフリップフロップへのS入力及びR入力は、ロウ状態にされ、フリップフロップの現在の状態をラッチする。次いで、ISOB信号がロウ状態になり、読み出し動作中に行われるようにトランジスタN1NB及びN2NBを非活性化する。その後に、WLは上昇すると共にWLBが降下して、強誘電体キャパシタにビット線を接続する。PL信号はその後に、両キャパシタを分極するためにハイ状態及びロウ状態にされる。PLがハイ状態であるとき、「ゼロ」キャパシタが分極される。そして、Plがロウ状態であるとき、「1」キャパシタが分極される。キャパシタの分極の順序は、重要ではない。各キャパシタにおける最小の分極時間が充たされたのちに、プリチャージサイクルが始まることができる。図19では、プリチャージサイクルは直ちには始まらない。むしろ、制御回路は、プリチャージが起こる電圧以下のある最小電圧を検知する。

0075

書き込み中にフリップフロップをラッチすることは、厳格には必要ではないが、読み出し動作と書き込み動作との間に制御論理の共有することを可能にすることができる。S入力及びR入力が書き込み中にハイ状態にされない場合、「11」入力は、両強誘電体キャパシタが同じ方向に分極されるだろうから、避けるべきである。パワーアップの際に、センスアンプは、Q及びQBを不知の反対状態にし、それは「11」入力によって引き起こされる「00」出力ではないであろう。S入力及びR入力が共に書き込み中にロウ状態にされると、ISO信号が書き込み中にロウ状態になる必要がない。しかし、再び、そのようにすることは、読み出し動作と書き込み動作との間に制御論理の共有することを可能にする。

0076

図18及び図19は、パワーアップの際に不揮発性メモリを読み出すと共に、パワーダウンの際に不揮発性メモリに書き込む設計によく合うタイミングを示す。他のアプローチも使用できる。多くの実用的なケースでは、読み出しは、パワー投入の際に必要とされるが、不揮発性メモリへの書き込みは、任意の時に行われることができる。別の書き込みアプローチがNAND系SRフリップフロップ記述において議論された。

0077

本発明に従って様々な回路素子に不揮発性を加える技術は、強誘電性メモリ不揮発性JKフリップフロップを含むように拡張される。標準の論理では、SRフリップフロップは、多くの他の論理素子の基本を形作る。同じようにして、上記の不揮発性SRフリップフロップは、他の不揮発性論理素子のためのビルディングブロックとして使用される。不揮発性JKフリップフロップが、まず、議論される。この議論のために、NAND系不揮発性SRフリップフロップのみが使用されるが、NOR系不揮発性SRフリップフロップも使用できる。

0078

図20は、JKフリップフロップ200の典型的な表示と、その対応する真理値表とを示している。図20の揮発性SRフリップフロップ202は、図12A及び図12Bに関して詳述されたものといった、強誘電性SRフリップフロップに置き換えら、不揮発性JKフリップフロップが生成される。

0079

図21は、不揮発性SRフリップフロップ212の差し替えたものを、必要な制御信号バスFNVCTLと共に示す。図12Aの不揮発性フリップフロップは、不揮発性SRフリップフロップ212のために使用されている場合、FNVCTLバスは、次の信号:PNODE、NNODE、PL、WL、WLB、ISO、及びPREQから成る。図12Bの不揮発性フリップフロップがSRフリップフロップ212のために使用される場合、ISO信号がFNVCTLリストから除かれる。不揮発性SRフリップフロップに基づく論理素子の残りの議論において、図12Bのフリップフロップは好適な実施例である。ISO信号は以下のタイミングダイアグラム及び記述に含まれているが、図12Bにおける不揮発性フリップフロップが使用されるならば、該当しない。

0080

図22は、図21に示された不揮発性JKフリップフロップのための実現可能なパワー投入シーケンスを示す(図12Aに示された不揮発性SRフリップフロップを使用することを仮定している)。電源投入シーケンスは、3つの基本動作:プリチャージ、検知、及び通常動作に分けられる。プリチャージ時間は、強誘電体メモリが信頼性よく動作する十分な電圧に電源VDDが到達する前の時間からなる。この時間中には、制御論理は、ビット線Q及びQBを等化する(equalize)と共にプリチャージするために、PREQをハイ状態にする。プリチャージ中に、WLは、強誘電体メモリの内部ノードをプリチャージするためにハイ状態に保たれると共に、WLB信号がロウ状態に保たれる。この時に、ISO信号はハイ状態にされ、トランジスタN1PB及びN2PBを非活性化する。制御論理は、プリチャージ中に、CLK入力をロウ状態にして、これは、順にS入力及びR入力を共にハイ状態にする。最終的に、PNODEはロウ状態または三値状態に保たれて、PNODEはハイ状態または三値状態に保たれる。

0081

検知シーケンスは、PREQ信号を下げることにより始まり、これによりビット線Q及びQBがフローティングになる。次いで、PLパルス印加による問い合わせが始まる。「アップのみ(up-only)」プレートパルス印加及び「ダウンのみ(down-only)」プレートパルス印加の両方は、図22に示されている。しかし、ビット線の応答は「アップダウン(up-down)」プレートパルス印加のみに対して示されている。プレートパルス印加の後に、強誘電体キャパシタの分極に基づいた電位差は、ビット線上に存在すると共に、検知の準備ができている。トランジスタN1PA、N2PA、N1NA及びN2NAからなるセンスアンプは、その後にPNODEをハイ状態に駆動すること、及びNNODEをロウ状態に駆動することにより活性化される。PNODE及びNNODEの相対的なタイミングは、センスアンプの求められる感度及び速度に関して最適化される。

0082

一旦、正しい論理状態が検知され、Q及びQBが十分な電圧分離(フルレール分離、full rail separation)が達成すると、強誘電体記憶キャパシタは、読み出し動作の破壊性質のため再生される。この再生は、ある最小再生時間にハイ状態及びロウ状態の両方にPL信号をすることにより達成される。図22に示された動作モードは、読み出し動作及び書き込み動作中に強誘電体キャパシタをアクセスすること、及び他の全ての時間においてフリップフロップから強誘電体記憶キャパシタを切り離すことを含む。記憶キャパシタ及び負荷キャパシタは、WLにロウ状態をすることによってフリップフロップから分離される。次いで、ISO信号は、ロウ状態にされ、トランジスタN1PB及びN2PBを動作可能にする。この点において、内部SRフリップフロップの状態、それ故JKフリップフロップは、強誘電体不揮発性メモリに格納されていた値に戻っており、CLK信号がロウ状態であるため、S入力及びR入力がNAND系SRフリップフロップの「保持」状態にそのままである。

0083

最終的には、制御論理は、CLK入力の制御を明け渡すと共に、それらの通常の接続にする。フリップフロップは通常動作モードにあり、標準のJKフリップフロップのように動作する。NAND系SRフリップフロップのためのJ入力及びK入力がCLKが立ち上がるとき「00」以外になるならば、再生された状態は、強制された新状態で置き換えられる。

0084

図23は、不揮発性JKフリップフロップのための動作可能な書き込みタイミングシーケンスを示す。図23において、強誘電体メモリへ書き込みは、パワーダウンのときに生じる。制御回路が電源供給の低下を検知するとすぐに、CLK信号がロウ状態に駆動され、これにより、NAND系SRフリップフロップへのS入力及びR入力をハイ状態にされ、フリップフロップの現在の状態をラッチする。次いで、ISO信号がハイ状態になり、読み出し動作中に行われるようにトランジスタN1PB及びN2PBを非活性化する。その後に、WLは上昇すると共にWLBが降下して、強誘電体キャパシタにビット線を接続する。PLはその後に、両キャパシタを分極するためにハイ状態及びロウ状態にされる。PLはハイ状態であるとき、「ゼロ」キャパシタが分極される。そして、PLがロウ状態であるとき、「1」キャパシタが分極される。キャパシタの分極の順序は、重要ではない。各キャパシタにおける最小の分極時間が充たされたのちに、プリチャージサイクルが始まることができる。図23では、プリチャージサイクルは直ちには始まらない。むしろ、制御回路は、プリチャージが起こる電圧以下のある最小電圧を検知する。

0085

図22及び図23は、パワーアップの際に不揮発性メモリを読み出すと共に、パワーダウンの際に不揮発性メモリに書き込む設計によく合うタイミングを示す。NAND系SRフリップフロップのセクションにおいて最初に議論されたように、他のアプローチも使用できる。

0086

図20に示されると共に図21において不揮発性にされたJKフリップフロップが、別のフリップフロップの基本を形作る。JKフリップフロップを構築するある重要なデバイスは、図24に示されるエッジトリガJKマスタ・スレーブフリップフロップ240である。このフリップフロップは、立ち下がりエッジトリガがかかり、これは、CLKがハイ状態でありCLKの立ち下がりエッジ上でスレーブに転送されるとき、データがマスタへロードされることを意味する。フリップフロップの出力は、スレーブ段のQ出力及びQB出力からとられる。フリップフロップ200は、マスタ段においてSRフリップフロップ242を含み、スレーブ段においてSRスリップフロップ244を含み、論理ゲートN2、N3、N4およびN5を含むサポート論理回路を含む。

0087

フリップフロップ240は、図12Aに示されたSRフリップフロップといった不揮発性フリップフロップを、図24に示されたSRフリップフロップの一方又は両方に置き換えることによって、不揮発性にされる。不揮発性を達成する最も簡単な方法は、エッジトリガされるJKマスタ・スレーブ・フリップフロップのマスタ段に不揮発性SRフリップフロップ252を差し換えることである。この置き換えは、図25に示されている。他のSRフリップフロップ254は、揮発性SRフリップフロップのまま残されている。

0088

図22及び図23のタイミングダイアグラム例は、マスタスレーブJKフリップフロップ250に当てはまるプリチャージ動作及びセンス動作中に、CLK信号が再びロウ状態になる。CLKがロウ状態で、JKフリップフロップのマスタ段におけるNAND強誘電体不揮発性SRフリップフロップのS入力及びR入力は、共にハイ状態にされ、FNVCTL信号がプリチャージ及び検知を制御すること可能にしている。CLKがロウ状態のとき、CLKBがハイ状態であり、それによってパワーアップ中にマスタ段の出力が直接にスレーブ段に与えられることを可能になる。マスタ段の不揮発性SRフリップフロップ252が再生されると直ちに、最後に格納された状態がスレーブ段から現れる。

0089

SRフリップフロップ252から構築できる別の役立つ論理素子は、強誘電性不揮発性Dタイプフリップフロップである。D型(或いは単に「D」)フリップフロップは、トランスミッションゲートを用いて同様に構築できる。このセクションでは、基本のDタイプフリップフロップ設計から不揮発性Dフリップフロップを生成するために使用される方法論を議論する。

0090

Dフリップフロップは、SRフリップフロップ上に構築することによって生成できる。図26に示されるフリップフロップ260は、多くのテキストブックに見いだされるこの例に関している。Dフリップフロップは、ロウ状態からハイ状態へクロック遷移の後の短い期間を除いて全ての時間においてSRフリップフロップのS入力及びR入力を「11」に保つことによって動作する。この立ち上がりエッジ中に、CLK及びCLKBの両方は、短い期間中にハイ状態になる。この遷移状態中に、SRフリップフロップのS入力はDに等しく、R入力はDの相補値に等しい。結果として、CLKの立ち上がりエッジにおいて、Q出力は、Dにセットされ、Q及びQBは常に反対のデータ状態に設定される。他の時間には、SRフリップフロップは最後にラッチされた状態を保つ。

0091

図22Aに示されたものといった不揮発性SRフリップフロップ272が、図27に示される不揮発性Dフリップフロップ270によって示される不揮発性SRフリップフロップに直接に差し換えることができる。再び、図22及び図23からのタイミングは、パワーアップ及びパワーダウンに使用できる。パワーアップ中には、CLKはロウ状態にされ不揮発性SRフリップフロップがプリチャージ及び検知を完了することを可能にする。

0092

Dフリップフロップもまた、インバータ及び伝達ゲートを持つマスタースレーブ・アプローチを用いて実現できる。このタイプのフリップフロップは、SRフリップフロップが不揮発性に成された同じ方法不揮発性D型フリップフロップを生成するように修正されることができる。揮発性伝達ゲート系(揮発性伝達ゲートを基礎にする)D型フリップフロップ280が図28に示されている。CLK信号がロウ状態であるとき、D入力は、マスター段282にロードされ、そして以前にラッチされたデータはスレーブ段284に保持される。CLK信号が立ち上がるとき、マスタ段282にロードされたデータは、スレーブ284に転送される。また、D入力は、マスタ段から分離される。CLK信号がハイ状態のとき、マスタ282へロードされたデータがラッチされて、スレーブ段284を直接に駆動する。CLK信号の立ち上がりエッジにおいてD入力に存在するデータのみが出力に通過していく。

0093

交差結合されたインバータ対の2組が図28に示されている。第1の対のI1及びI2は、マスタセクション282に存在する。第2の対のI3およびI4はスレーブセクションに284に存在する。これらの公差結合されたインバータ対のいずれかは、強誘電性不揮発性D型フリップフロップのためのセンス増幅器として役立つように適用されることができる。実現可能な不揮発性の両適用が、以下に述べられる。

0094

図29Aは、伝達ゲート系(伝達ゲートを用いる)D型フリップフロップのスレーブ段290が、フリップフロップを不揮発性にするように修正されることができる。インバータI3及びI4は、センスアンプに制御された電源を供給するように修正される。2個のダミー伝達ゲートT13及びT14が、センスアンプのための抵抗およびキャパシタンスの可能な限りの整合を達成するために付け加えられる。伝達ゲートT3は、抵抗性バランスを維持するように伝達ゲートT4がインバータI4と直列すると同じように、インバータI3に直列するように加えられる。伝達ゲートT14は、伝達ゲート接続によって常に導通状態に保たれている。伝達ゲートT13が、QB出力上にT3が有する負荷忠実に実現するように、ダミー負荷としてQ出力に追加される。最大限のセンスアンプバランスを確実にするために、Q出力上の次段のゲート負荷は、また、QB出力に加えられるべきである。Q出力上に全く負荷が図29Aに示されていないので、出力QB上に全く負荷が示されていない。

0095

図29Bは、強誘電性メモリ回路及びプリチャージ回路がBLTGノードとBLBTGノードとの間に結合されている別の(代替)スレーブ段を示している。

0096

バランスがとられた制御されたセンスアンプを実現するに際して、強誘電体不揮発性メモリ信号及び制御信号を加えることができる。「プリチャージ及びイクォライゼイション」ブロック292は、必要でないが、しかし既存のメモリの慣用にと一致する動作を行う。適切な「強誘電性メモリ」ブロックは、不揮発性SRフリップフロップの論述に以前に存在しており、以下に詳細に述べられる。

0097

図30Aは、図29Aに示された不揮発性スレーブ段290を用いる不揮発性D型フリップフロップ280のための実現可能な電源投入のシーケンスを示している。電源投入シーケンスは、プリチャージ、検知、通常動作の3つの基本動作に分けられる。プリチャージ時間は、強誘電体メモリを信頼性良く動作させるために十分な電圧に電源VDDが到達する前の時間からなる。この時間中は、制御論理回路は、PREQをハイ状態にして、ビット線Q及びQBをプリチャージすると共にイクォライズ(等化)する。プリチャージ中に、WLは、また、ハイ状態に保持されてWLBをロウ状態にして、内部の強誘電性メモリノードをプリチャージする。プチチャージ中に、制御論理回路はCLK入力をロウにする。これにより伝達ゲートT3が非導通になってスレーブ段をマスタ段から切り離す。CLKをロウ及びCLKBをハイにすると、伝達ゲートT4が導通しており、これによってセンスアンプの帰還(フィードバック)をエネイブルにしている。プリチャージ及び検知中に、伝達ゲートT4及びT14は実効的に抵抗として振る舞う。最終的に、PNODEはロウ状態あるいは三値状態のいずれかに保たれ、NNODEはハイ状態あるいは三値状態のいずれかに保たれる。

0098

検知シーケンスは、PREQ信号の立ち下がりで始まり、これによりビット線Q及びQBがフローティングにされる。次いで、PLパルス駆動の問い合わせが始まる。「アップのみ」プレートパルス駆動及び「アップ−ダウン」プレートパルス駆動が図30Aに示されているが、しかし、ビット線の応答は、「アップ−ダウン」プレート駆動に関して示されている。プレート駆動の後に、強誘電性キャパシタの分極に基づく電圧差が、ビット線上に存在しており、検知の準備ができる。インバータI3、伝達ゲートT14、インバータI4及び伝達ゲートT4から成る図29Aに示されたセンスアンプは、次いで、PNODEをハイ状態に駆動すると共に、NNODEをロウに駆動することによって活性化される。PNODE及びNNODEの相対的なタイミングは、必要とされるセンスアンプの感度及び動作速度に関して最適化されることができる。

0099

一旦、正しい論理状態がセンスされQ及びQBが十分に分離(フルレール分離、full-rail separation)されると、強誘電性記憶キャパシタは、破壊性読み出しのため回復され再生される。この再生は、ある最小の再生時間の間にハイ状態及びロウ状態の両方にPL信号をすることにより達成される。図30Aのタイミングダイアグラム300に示された動作モードは、読み出し動作及び書き込み動作中に強誘電性キャパシタをアクセスすること、全ての他の時間において強誘電性記憶キャパシタをフリップフロップから切り離すこと、のみ伴う。記憶キャパシタ及び負荷キャパシタが、WLをロウ状態にすることによってフリップフロップから分離される。この点において、スレーブ段の状態、それ故、D型フリップフロップが、強誘電性不揮発性メモリに格納されていた値に戻る。CLKロウ状態がデータ保持モードにおいてスレーブ段を維持する。

0100

最終的には、制御論理回路は、CLK入力の制御を明け渡して、通常の接続にする。フリップフロップは、通常動作モードにあり、標準的なDフリップフロップのように振る舞う。

0101

図30Bのタイミングダイアグラムは、図30Aに類似しており、図29Bに示されたスレーブ段に対応している。

0102

図31Aは、不揮発性スレーブ段290を採用する伝達ゲート系(伝達ゲートに基づく)不揮発性D型フリップフロップ280のための実現可能な書き込みタイミングシーケンス310を示している。図31Aには、強誘電性メモリへの書き込みは電源切断に際して生じる。低下している電源供給を制御回路が検出するとすぐに、CLK信号がロウ状態に駆動されて、これによりデータ保持モードにスレーブ段290にする。CLK信号が書き込みのためにロウ状態になる必要がないが、しかし。これは読み出し動作と書き込み動作との間で論理回路の共有を許容している。同様に、同じモードで強誘電性メモリに常にアクセスすることよれば、デバイスのサイズを決定することが単純化される。次いで、WLが上昇すると共にWLBが降下して、強誘電性キャパシタにビット線を接続する。PLがその後に、ハイ状態及びロウ状態にされ、両キャパシタを分極する。PLがハイ状態のとき「ゼロ」キャパシタが分極され、PLがロウ状態のとき「1」キャパシタが分極される。キャパシタ分極の順序は、重要ではない。各キャパシタに関する最小の分極時間の後に、プリチャージが開始される。図31Aにおいて、プリチャージサイクルは、直ちに始まることはない。むしろ、制御回路が、ある最小電圧を検知し、その電圧以下においてプリチャージが生じる。

0103

図31Bのタイミングダイアグラムは、図31Aを類似しており、図29Bに示されたスレーブ段に対応している。

0104

図30A、図30B、図31A及び図31Bは、電源投入の際に不揮発性メモリを読み出すと共に、電源切断の際に不揮発性メモリを書き込むという設計に良く合うタイミングを示す。NANDに基づいたSRフリップフロップセクションにおいて元々述べられたように、他のアプローチを使用することもできる。

0105

上記のように、伝達ゲートに基づくD型フリップフロップのマスタ段を不揮発性にできる。図32は、強誘電性の不揮発性のために修正されたマスタ段320を示す。ここで、センスアンプはインバータI1、伝達ゲートT12、インバータI2及び伝達ゲートT2からなる。伝達ゲートT12は、伝達ゲートT2の実効抵抗を一致するようにインバータI1に直列して加えられ、これによりインバータI2に直列している。マスタ段の出力は、データ伝搬経路の抵抗を最小にするために、インバータI1から直接に取り出され、これによって、伝達遅延を最小にしている。容量性負荷付与を対称的にすることを保証するために、伝達ゲートT13は、インバータI2の出力に加えられており、これは、インバータI1上の負荷となる伝達ゲートT3に対応する。同様に、伝達ゲートT11は、インバータI1のゲートにある伝達ゲートT1が有する負荷に一致するように、インバータI2のゲートに加えられる。

0106

図32に示された形態はラッチ伝達時間を最小にするために役立つが、3つに新しい伝達ゲートを導入した。たった一つの追加伝達ゲートを必要とする不揮発性マスタ段330の実現可能な別の形態は、図33に示されている。ここで、伝達ゲートT12が抵抗のバランスのために加えられる。伝達ゲートT3及びT1は、適切な大きさにされることができ、対称的な負荷キャパシタンスを与えるようにレイアウトされる。

0107

図32及び図33の両方では、マスタ段におけるクロック信号は、センス中に理想的にはハイ状態に保持され、D入力がマスタ段の状態を変更することを防ぐ。クロック信号は、同様に、センス中にスレーブ段においてハイであるが、しかし、伝達ゲートT3は、そのとき導通である。インバータI3の付加されたゲート負荷及び伝達ゲートT4のソース/ドレイン負荷は、結果として、容量的にバランスがとれていないことになる。したがって、クロック信号は、マスタクロックMCLK及びスレーブクロックSCLKに分けられる。

0108

図34は、図32及び図33に示された不揮発性マスタ段320及び330を採用する不揮発性D型フリップフロップのための実現可能な電源投入のタイミングシーケンス340を示す。電源投入シーケンスは、プリチャージ、センス、通常動作という3つの基本動作に電源投入シーケンスを分けることができる。プリチャージ時間は、強誘電体メモリを信頼性良く動作させるために十分な電圧に電源VDDが到達したまえの時間からなる。この時間中は、制御論理回路は、PREQをハイ状態にして、マスタ段におけるビット線BL及びBLBをプリチャージすると共にイクォライズ(等化)する。プリチャージ中に、WLは、また、ハイ状態に保持されてWLBをロウ状態にして、内部の強誘電性メモリノードをプリチャージする。プリチャージ中に、制御論理回路はMCLK入力をハイ状態にすると共にSCLK入力をロウ状態にする。これにより、伝達ゲートT1及びT3が非導通になってD入力及びスレーブ段をマスタ段から切り離す。MCLKをロウ状態及びMCLKBをハイ状態にすると、伝達ゲートT2が導通しており、これによってセンスアンプの帰還をエネイブルにしている。プリチャージ及び検知中に、伝達ゲートT2及びT12は実効的に抵抗として振る舞う。最終的に、PNODEはロウ状態あるいは三値状態のいずれかに保たれ、NNODEはハイ状態あるいは三値状態のいずれかに保たれる。

0109

検知シーケンスは、PREQ信号の立ち下がりで始まり、これによりビット線BL及びBLBがフローティングにされる。次いで、PLパルス駆動の問い合わせが始まる。「アップのみ」プレートパルス駆動及び「アップ−ダウン」プレートパルス駆動が図34に示されているが、しかし、ビット線の応答は、「アップ−ダウン」プレート駆動に関して示されている。プレート駆動の後に、強誘電性キャパシタの分極に基づく電圧差が、ビット線上に存在しており、検知の準備ができている。インバータI1、伝達ゲートT12、インバータI2及び伝達ゲートT2から成る図32及び図33に示されたセンスアンプは、次いで、PNODEをハイ状態に駆動すると共にNNODEをロウに駆動することによって活性化される。PNODE及びNNODEの相対的なタイミングは、必要とされるセンスアンプの感度及び動作速度に関して最適化されることができる。

0110

一旦、正しい論理状態がセンスされBL及びBLBが十分に分離(フルレール分離full-rail separation)されると、強誘電性記憶キャパシタは、読み出しの破壊性のため回復され再生される。この再生は、ある最小の再生時間の間にハイ状態及びロウ状態の両方にPL信号をすることにより達成される。不揮発性マスタ段にあるデータが再生された後のある時間で、制御論理回路は、SCLK入力をハイ状態にして再生されたデータをスレーブ段にロードして、それで、そのデータは出力において利用可能になる。図34に示された動作モードは、読み出し動作及び書き込み動作中に強誘電性キャパシタをアクセスすること、全ての他の時間において強誘電性記憶キャパシタをフリップフロップから切り離すこと、のみを含む。記憶キャパシタ及び負荷キャパシタが、WLをロウ状態にすることによってフリップフロップから分離される。この点において、マスタ段に格納されたデータが再生されて、スレーブ段に送られる。

0111

最終的には、制御論理回路は、MCLK及びSCLKの制御を明け渡して、この両方を通常CLK入力にする。フリップフロップは、ここで、通常動作モードにあり、標準的なDフリップフロップのように振る舞う。

0112

マスタ段は電源が供給されていないときデータ状態を保持するようにしようされるが、マスタ段が不揮発性であれば、不揮発性メモリに格納された正しいフリップフロップデータを得ることは、課題になる。この課題は、マスタ・スレーブ伝達ゲートに基づくD型フリップフロップの動き方から生じる。クロックがロウ状であるとき、D入力はマスタ段にロードされる。その後に、クロックがハイ状態になるとき、データが通過してスレーブに伝搬する。それゆえ、クロックがロウであるとき強誘電性メモリへの書き込みが起こる場合、その書き込みは、強誘電性メモリに格納されるD入力の現在のデータであってスレーブ段の出力において利用可能でありラッチされたデータではない。

0113

この課題は、様々な様式で取り組まれることができ、これらのうちの2つが以下に記述される。ある実現可能な方法では、クロックがハイ状態であるとき書き込みが不揮発性メモリへ生じるという要求がシステムに課される。このアプローチはほぼ全ての実用的な応用に対して非現実的であるので、ここでは更に述べない。

0114

この第2の方法では、不揮発性メモリへの書き込みに先立ってスレーブ段からのデータをマスタ段へロードするという方法で、クロック及びセンスアンプ電源を制御することが含まれる。このアプローチが動作するためには、図32及び図33における伝達ゲートT3及びT4の制御信号は、伝達ゲートT3及びT4が同時に導通できるように、分離される必要があり、また別個の所与の追加の制御論理回路である必要がある。この第2のアプリーチでは、書き込みは、伝達ゲートT4を導通すると共に伝達ゲートT3を非導通にしてスレーブデータをラッチする制御論理回路によって始まる。次いで、制御論理回路は、伝達ゲートT1を非導通にすると共にPNODE及びNNODEをこれらのアクティブでないレベルに設定する。それから、伝達ゲートT4を導通状態にした状態で伝達ゲートT3を導通にして、BLBにおいて所望の電圧を達成する。その後、PNODE及びNNODEは、これらのアクティブなレベルに戻されて、スレーブ段からマスタ段へ戻すデータ伝達を完了する。最終的に、マスタ段におけるデータは、強誘電性メモリへ伝達される。

0115

再び、正しいデータを不揮発性マスタ段に書き込むこの第2のアプローチは、望まれないレベルの制御の複雑さを持ち込む。しがたって、不揮発性スレーブ段を採用する以前に記述された不揮発性D型フリップフロップは、不揮発性伝達ゲートに基づくD型フリップフロップの好適な実施例である。

0116

図35は、図29において導入された不揮発性D型フリップフロップおけるセンスアンプをトランジスタレベルで実現したものを示している。スレーブ段350のみが示されている。ここで述べられる全ての不揮発性論路素子の場合のように、信頼性のある不揮発性性能への鍵は、ビット線間において容量性及び抵抗性のバランスを最大限に維持することである。図29は、意図しているバランスを図式的に示しているが、図35は所望のバランスを提供するレイアウトを示唆している。

0117

多くの応用に関して、D型フリップフロップにおける非同期リセット(クリア)及びプリセット(セット)の機能は、望まれるものであるかもしれない。図36は、これらの機能がD型フリップフロップ360において典型的に達成される方法を示している。ここで、D型フリップフロップにおけるインバータが、マスタ段においてNANDゲートN1およびN2に置き換えられ、スレーブ段においてNANDゲートN3およびN4に置き換えられる。SETB信号及びCLRB信号は、アクティブロウ設定であり、クリア入力である。フリップフロップ360のための対応する論理真理値表は、図37に示されている。以前のフリップフロップを不揮発性にするための方法を記述してきたが、図38に示された非同期セット及びクリアを持つ不揮発性D型フリップフロップのためのスレーブ段380は、馴染んだものであると思われるべきである。図38Aは、制御された電源レベルPNODE及びNNODEによって供給されているNANDゲートN3及びN4を示している。図38Aのセンスアンプは、図39におけるトランジスタレベルに展開される。代替のスレーブ段が図38Bに示されている。

0118

図39は、図12Bに示された不揮発性SRフリップフロップに非常に類似しているセンスアンプを表す。2つの主要な違いがこれらの図面間に存在する。図39において、トランジスタN3PBおよびN4PBのソースがPNODEに繋がれている一方で、図12BにおいてトランジスタN1NB及びN2NBのソースはグローバル電源線(supply rail)に繋がれている。図12Bを記述しているテキストがトランジスタN1NB及びN2NBのソースをPNODEに交互に接続できることをちょうど示したように、トランジスタN3NB及びN4NBのソースがPNODEの代わりにグローバル電源線(supply rail)に接続されている。これらの図面間の第2の及びより多くの違いは、図39においてセンスアンプのフィードバック経路に直列に伝達ゲートが存在していることである。伝達ゲートT4は、トランジスタT4P及びT4Nからなり、伝達ゲートに基づくマスタスレーブD型フリップフロップの必要な部分である。一方、伝達ゲートT14は、基本的な論理デバイスのために必要ではないが、しかし、読み出し動作中にセンスアンプにおける抵抗性及び容量性バランスを確実にするために加えられる。

0119

完全性のために、非同期セット及びクリアを持つNOR系D型フリップフロップ400が図40に示されている。図40において、SET及びCLRは、アクティブハイ信号である。不揮発性を実現することは、非同期セットおよびクリア機能を含むNAND系D型フリップフロップに関して上記のように進められる。

0120

伝達ゲートに基づく役に立つ別の論理素子は、レベル・センシティブ・ラッチである。このラッチの不揮発性バージョン410は図41に提供されている。CLK信号がハイ状態であるとき、D入力からのデータは、直接に通過してQ入力に到達する。CLK信号が立ち下がるとき、現在の状態は、交差結合のセンスアンプにラッチされて、D入力が分離される。I3、T14、I4及びT4によって形成される上記のセンスアンプ、不揮発性スレーブ伝達ゲートに基づくD型フリップフロップの詳細な記述は、見慣れたものである。CLKがロウ状態でないならばデータ状態はラッチされないから、CLKがロウ状態であるならば書き込みのみをすることが不揮発性書き込み論理回路にとって望ましいことかもしれない。フリップフロップ410は、「強誘電体メモリ」ブロック414及び関連するFERROCTLバスだけでなく、「プリチャージ及びイクォライゼーション」回路ブロック412及び関連するPRECTLバスを含む。

0121

レベル・センシティブ・ラッチは、同様に、SRフリップフロップを用いて実現されることができる。不揮発性SRフリップフロップ422に基づく不揮発性ラッチ420が図42に示されている。再び、不揮発性SRフリップフロップの以前の論述は、図42に示された不揮発性ラッチ420の機能を十分に説明するために役立つ。

0122

様々な不揮発性メモリフリップフロップは記述されたので、不揮発性ロジックシステムといった応用における使用を実証できる。図43は、8ビット不揮発性シリアル入力シリアル出力のシフトレジスタ430を生成するために使用され、図27及び図29に以前に示されたものといった相互接続された直列の不揮発性D型フリップフロップ432を示す。フリップフロップ432のうちの一フリップフロップの出力Qは、この直列のフリップフロップにおいて次のフリップフロップ432のD入力に結合されている。フリップフロップ432の各々にCLK信号がハイ及びFCTLバスが一緒に結合され、2つの共通バスCLK及びFCTLを形成する。DIN入力は、一連のフリップフロップにおけるフリップフロップ432への入力であり、DOUT出力は、一連のフリップフロップにおけるフリップフロップ432への出力Qである。

0123

図44は、パラレル入力シリアル出力の不揮発性4ビットシフトレジスタ440の構築物を示す。図44において、MUXブロック442はフリップフロップ444のD入力に結合されることができる。シーケンシャル形式で、MUXブロック442の出力は、フリップフロップ444のD入力に結合され、フリップフロップ444のQ出力は、MUXブロック442のLOW入力に結合されている。MUXブロック442のHI入力は、パラレル入力を構成しており、最後のフリップフロップ444は、Q3とラベル付けされたシリアル出力を構成する。MUXブロック442の選択入力は、プリセットPSBバスに結合されており、プリセットPSBバスは、CLKクロック信号をゲート制御するために使用される。各フリップフロップ444の強誘電性制御FCTLバスは、一緒に結合されまた共通のバスに結合されている。初期データ信号は、第1のマルチプレクサ442のLOW入力に提供されている。

0124

上記の両方の例では、元々の揮発性論理素子が、不揮発性D型フリップフロップと関連する制御論理回路とを直接に差し入れて不揮発性になされている。直接の差し換えれば、揮発性フリップフロップが使用されている任意の場所に不揮発性フリップフロップを包含することが可能になる。不揮発性フリップフロップが揮発性フリップフロップに差し換えされ得る追加の例は、マイクロコントローラ(プログラムカウンタアキュムレータ命令レジスタ)、イベントカウンタおよび状態マシンレジスタを含む。

0125

不揮発性論理素子の利用可能性は、また、新しい設計可能性を創出する。不揮発性論理回路を装備したマイクロコントローラにおける低い電流状態ウエイトモード或いはストップモードは、真の電源切断モードに置き換え得る。イベント自身によって、不揮発性フリップフロップを持つイベントカウンタには、電源投入の際に再生された最後のカウンタ値が供給されて、その後に、電源切断するまえにインクリメントされ得る。不揮発性論理回路は、これまで想像されていなかった全体的な新しい設計の可能性を創出し得る。

0126

上記の記述を通して述べられた強誘電体メモリは、強誘電性記憶キャパシタ、負荷キャパシタ、及びアクセスデバイスという3つの基本素子を含む。好適な実施例では、別々の負荷キャパシタは、強誘電体キャパシタとして実現され、結果として生じるキャパシタ面積を小さくする。基本素子のいくつかの形態が可能であり、好適な形態がここに提示されている。

0127

好適な形態では、負荷キャパシタンスは、フリップフロップタイミングの際に影響を最小にするように、論理デバイスから通常は離されている。分離された負荷キャパシタンスを持つ好適な形態450は、図45に示されている。一方、Q及びQBに繋がれた負荷キャパシタンスを持つ別の形態460が図46に示されている。アレイ状の強誘電体メモリでは、図46の形態は、寄生的なビット線キャパシタンスによって形成されている。図46において、Q及びQBが新しい状態に強制されるとき、負荷キャパシタンスZL1及びZL2は、センスアンプが強誘電体記憶キャパシタZS1及びZS2の状態を切り替えるための助けになる。記憶キャパシタが反対極性のDRAM電荷を保持するときでさえ、負荷キャパシタンスのみから分配された電荷で記憶デバイスを切り替えるために十分である。

0128

図45においては、しかしながら、キャパシタンスZL1及びZL2は、再生及び書き込みの後に電圧が強誘電性キャパシタ上に残されている場合にDRAM電荷を保持するために役立つ。図45においてDRAM電荷がキャパシタ上に残っている場合、センスアンプそのものが、以前の状態をひっくり返すために十分に強くなければならない。したがって、アクセスデバイスの活性化の速度及び/またはデバイスの大きさ決定に注意を払わなくてはならない。追加の回路が、書き込みに先立ってキャパシタ電圧を等化するために加えられた場合、あるいは、DRAM電荷が、再生又は書き込みの後にキャパシタから取り除かれる場合、この設計の考慮があてはまる。

0129

記憶キャパシタ及び負荷キャパシタのために別個のアクセスデバイスを用いるといった、負荷を追加するという方策は可能である。負荷デバイスは、また、負荷キャパシタンスがメタル層への変更によって容易に修正されるように離散的な大きさに分離して分け得る。このようなより工夫を凝らした形態は、設計への複雑さの望まれない追加が生じると共に設計の面積を増加させる。そこで、これらのここでは詳細には記述されない。

0130

図45に示された好適な実施例を提供して、強誘電性記憶キャパシタ及び強誘電性負荷キャパシタの好適なレイアウトが述べられる。電気的な設計が、典型的な例では、最小のサイズ、最速な速度、最低消費パワー、あるいは最短設計期間のいずれかに関して最適化される。論理素子の速度は、上記のように既に取り扱われた。図45における設計の強誘電体部のサイズは、典型的な強誘電体キャパシタの積層を裏返すことによって、また記憶キャパシタと負荷キャパシタとの間で底部電極を共有することによって、かなり縮小される。

0131

図47は、従来のレイアウト470と、強誘電体メモリの一側面に関する断面を示す。一方、図48は、提案されるレイアウト480と断面を示す。典型的な強誘電体メモリでは、底部電極はパルス駆動され(PL)、上部電極はセンスされる。提案されたレイアウトでは、しかしながら、記憶キャパシタの上部電極はパルス駆動され、共通の底部電極がセンスされる。図47及び図48の両方は、図45回路形態の機能的に実現したものであり、図48が好適な実施例である。

0132

図47は、第1のキャパシタ472及び第2の負荷キャパシタ474を有する従来のレイアウト470を示している。対応する断面は、第1のキャパシタの断面476と、第2の負荷キャパシタの断面478とを示す。図48は、第1及び第2のキャパシタの合体されたレイアウトを示す合体レイアウト480を表現している。対応する断面は、第1及び第2の強誘電体キャパシタをマージしたものを含むマージされた断面484を示す。図48に関するキーポイントは、以下のものである:メモリキャパシタの近くにおいてトポロジの両極端が縮小される;負荷キャパシタがダミーキャパシタとして、つまり、エッチングエッジ効果からメモリキャパシタを保護するために使用される。

0133

本発明の好適な実施の形態において本発明の原理を図示すると共に記述してきたが、当業者は、本発明がその原理から逸脱することなく詳細な点及び配置において修正できることが認識される。したがって、以下のクレームの範囲及び精神内の全変更及び全修正を請求する。

図面の簡単な説明

0134

図1図1は、NANDに基づくSRフリップフロップの標準ゲート表示及びその真理値表を示す図面である。
図2図2は、図1のフリップフロップを実現可能なCMOSで実現したものの図面である。
図3図3は、様々な方式でトランジスタレベルで実現できる本発明のNANDに基づく不揮発性SRフリップフロップの強誘電体メモリの概略ブロック図である。
図4図4は、ゲート制御がなく駆動分離を用いる、図3に示された強誘電体不揮発性SRフリップフロップの第1の完全バーションを示す図面である。
図5図5は、駆動分離がなくゲート制御を用いる、図3に示された強誘電体不揮発性SRフリップフロップの第2の完全バーションを示す図面である。
図6図6は、テストされる強誘電体キャパシタCFのキャパシタンスよりずっと大きくなるように負荷キャパシタンスCLが選択された、強誘電体キャパシタの特性を測定するための典型的なSawyer Tower回路を示す図面である。
図7図7は、「緩和」として一般的に引用される理想的でない強誘電体性能の特性を示す図面である。
図8図8は、「刷り込み(インプリント)」と一般的に称される非理想的な強誘電体性能の特性を示す図面である。
図9図9は、相補的なヒステリシスループの非対称的なインプリントを示す図面である。
図10図10は、図4及び図5に示されるNAND系不揮発性SRフリップフロップのための実現可能な電源投入タイミングシーケンスを示す図面である。
図11図11は、図4及び図5に示されるNAND系不揮発性SRフリップフロップのための実現可能な書き込みタイミングシーケンスを示す図面である。
図12図12Aは、実現可能なNAND系不揮発性SRフリップフロップを示す図面である。
図12図12Bは、図12Aのフリップフロップの単純化された形態を示す図面である。
図12図12Cは、図12A及び図12Bに示されるNAND系不揮発性フリップフロップの単純化された形態を示す図面である。
図13図13は、NOR系SRフリップフロップの標準ゲート表示と真理値表とを示す図面である。
図14図14は、図13に示されたフリップフロップの実現可能なCMOSで実現したものを示す図面である。
図15図15は、本発明に従う強誘電体不揮発性NOR系SRフリップフロップの概略ブロック図であり、「駆動分離」及び「ゲート制御」が両方とも示されており、しかしながら、所与の回路接続(トポロジ)のためにこれらの回路の一方のみが必要である。
図16図16は、駆動分離を用いゲート制御を用いない図15のNOR系強誘電体不揮発性SRフリップフロップの第1の完全バージョンを示す図面である。
図17図17は、ゲート制御を用い駆動分離を用いない図15のNOR系強誘電体不揮発性SRフリップフロップの第2の完全バージョンを示す図面である。
図18図18は、図16及び図17に示されるNOR系不揮発性SRフリップフロップのための実現可能な電源投入タイミング・シーケンスを示す図面である。
図19図19は、図16及び図17に示されるNOR系不揮発性SRフリップフロップのための実現可能な書き込みタイミングシーケンスを示す図面である。
図20図20は、JKフリップフロップの典型的な表示と真理値表とを示す図面である。
図21図21は、不揮発性JKフリップフロップを形成するために、必要な制御信号バスFNVCTLと共に強誘電体不揮発性SRフリップフロップ212の差し替えたものを示す図面である。
図22図22は、図21に示された不揮発性JKフリップフロップのための実現可能なパワー投入シーケンスを示す(図12Aに示された不揮発性SRフリップフロップを使用することを仮定している)図面である。
図23図23は、図21の不揮発性JKフリップフロップのための動作可能な書き込みタイミングシーケンスを示す図面である。
図24図24は、マスタNAND系SRフリップフロップ、スレーブNAND系SRフリップフロップ及び4つの補助NANDゲートを含むマスタスレーブJKフリップフロップを示す図面である。
図25図25は、図12Aの不揮発性フリップフロップといった不揮発性SRフリップフロップを置き換えて図24のエッジトリガ型JKマスタ・スレーブ・フリップフロップのマスタ段にすることによる図24のフリップフロップの不揮発性バージョンを示す図面である。
図26図26は、SRフリップフロップ及び追加の論理回路から作られるDフリップフロップの一例を示す図面である。
図27図27は、揮発性SRフリップフロップに関して差し替えられ図26の不揮発性D型フリップフロップにした、図12Aに示されるものといった、強誘電体不揮発性SRフリップフロップを示す図面である。
図28図28は、2組の交差結合のインバータ対を含む、揮発性伝達ゲートに基づくD型フリップフロップを示す図面である。
図29図29Aは、フリップフロップを不揮発性にする図28の伝達ゲート系D型フリップフロップの修正されたスレーブを示す図面である。
図29図29Bは、フリップフロップを不揮発性にする図28の伝達ゲート系D型フリップフロップの修正されたスレーブを示す図面である。
図30図30Aは、図29A及び図29Bに示される不揮発性D型フリップフロップに対応する実現可能な電源投入タイミングシーケンスを示す図面である。
図30図30Bは、図29A及び図29Bに示される不揮発性D型フリップフロップに対応する実現可能な電源投入タイミングシーケンスを示す図面である。
図31図31Aは、図29A及び図29Bに示される不揮発性スレーブ段を採用する伝達ゲート系不揮発性D型フリップフロップに対応する実現可能な書き込みタイミングシーケンスを示す図面である。
図31図31Bは、図29A及び図29Bに示される不揮発性スレーブ段を採用する伝達ゲート系不揮発性D型フリップフロップに対応する実現可能な書き込みタイミングシーケンスを示す図面である。
図32図32は、修正された不揮発性マスタ段を含む不揮発性D型フリップフロップを示す図面である。
図33図33は、修正された不揮発性マスタ段を含む代替の不揮発性D型フリップフロップを示す図面である。
図34図34は、図32及び図33に示されるものといった不揮発性マスタ段を採用する不揮発性D型フリップフロップのための実現可能な書き込みタイミングシーケンスを示す図面である。
図35図35は、2つの制御された電源ノードPNODE及びNNODEによって電源供給されるセンスアンプをトランジスタレベルで実現したものを含む不揮発性D型フリップフロップをトランジスタレベルで実現したスレーブ段を示す図面である。
図36図36は、SET及びCLR機能を提供するための2入力NANDゲートを含むD型フリップフロップ別の実現物を示す図面である。
図37図37は、図36のD型フリップフロップに対応する真理値表を示す図面である。
図38図38Aは、プリチャージ回路及びイクォライゼーション回路だけでなく、不揮発性を達成するための制御された強誘電体メモリ回路を含むように修正された図35のスレーブ段を示す図面である。
図38図38Bは、プリチャージ回路及びイクォライゼーション回路だけでなく、不揮発性を達成するための制御された強誘電体メモリ回路を含むように修正された図35のスレーブ段を示す図面である。
図39図39は、スイッチ可能な電源供給制御された電源PNODE及びNNODEを介して制御されるセンスアンプ部を含み、図38のスレーブ段をトランジスタレベルで実現したものを示す図面である。
図40図40は、非同期セット機能及び非同期クリア機能を持つNOR系D型フリップフロップを示す図面である。
図41図41は、レベルに敏感にラッチは本発明に従う不揮発性バージョンを提示するために修正された「レベルセンシティブラッチ」として参照される別の伝達ゲート系論理素子を示す図面である。
図42図42は、不揮発性NAND系SRフリップフロップを用いて実現される、別の不揮発性レベルセンシティブラッチを示す図面である。
図43図43は、図27及び図29に以前に示されたものといった、シリアル入力シリアル出力の不揮発性8ビットシフトレジスタを示す図面である。
図44図44は、不揮発性D型フリップフロップを用いたパラレル入力−シリアルの不揮発性4ビットシフトレジスタの構築物を示す図面である。
図45図45は、本発明の好適な実施の形態をにおいて、強誘電性負荷キャパシタンスは、通常、論理デバイスから分離されフリップフロップのタイミングに関する影響を最小にすることを示す図面である。
図46図46は、強誘電体負荷キャパシタがQ論理デバイス出力およびQB論理デバイス出力に繋がれている別の実施の形態を示す図面である。
図47図47は、従来のレイアウト及び強誘電体負荷キャパシタの断面を示す図面である。
図48図48は、レイアウト、及び本発明に従う強誘電体負荷キャパシタの断面を示す図面である。

--

0135

30、40、50…不揮発性SRフリップフロップ、33…駆動分離回路、35…ゲート制御回路、34…強誘電体メモリブロック、40、50…強誘電体不揮発性SRフリップフロップ、32…プリチャージ・等化回路ブロック、34…強誘電体メモリブロック、36…NNODE等化ブロック、52、54…ORゲート、Z10、Z11…負荷キャパシタ、Z0、Z1…記憶キャパシタ、120…NAND系不揮発性SRフリップフロップ、130…NOR系SRフリップフロップ、151…第2のオプションブロック、152…プリチャージ及び等化ブロック、170、160…NOR系強誘電体不揮発性SRフリップフロップ、200…JKフリップフロップ、202…揮発性SRフリップフロップ、212…不揮発性SRフリップフロップ、240…エッジトリガJKマスタ・スレーブフリップフロップ、242…SRフリップフロップ、244…SRスリップフロップ、240…フリップフロップ、250…マスタスレーブJKフリップフロップ、252…不揮発性SRフリップフロップ、254…揮発性SRフリップフロップ、260…フリップフロップ、270…不揮発性Dフリップフロップ、280…揮発性伝達ゲート系D型フリップフロップ、282…マスタ段、284…スレーブ段、290…伝達ゲート系D型フリップフロップスレーブ段、292…プリチャージ及びイクォライゼイションブロック、320、330…不揮発性マスタ段、350…スレーブ段、360…フリップフロップ、400…NOR系D型フリップフロップ、410…フリップフロップ、412…プリチャージ及びイクォライゼーション回路ブロック、414…強誘電体メモリブロック、420…不揮発性ラッチ、422…不揮発性SRフリップフロップ、430…8ビット不揮発性シリアル入力シリアル出力のシフトレジスタ、432…不揮発性D型フリップフロップ、440…不揮発性4ビットシフトレジスタ、442…MUXブロック、444…フリップフロップ

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