図面 (/)

技術 マスクROMおよびその製造方法

出願人 ルネサスマイクロシステム株式会社
発明者 古閑仁美
出願日 2001年6月12日 (19年8ヶ月経過) 出願番号 2001-176535
公開日 2002年12月20日 (18年2ヶ月経過) 公開番号 2002-368138
状態 特許登録済
技術分野 リードオンリーメモリ(EAROMを除く) リードオンリーメモリ 半導体メモリ
主要キーワード 動作スペック DELAY回路 容量体 親製品 Nチャネル アルミパターン アルミ配線パターン パルス設定
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2002年12月20日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (13)

課題

ユーザースペックが異なる場合も同じアルミレチクル配線を行い、かつ、各ユーザーのスペックに対応した製品を得ることができる有効なマスクROMおよびその製造方法を提供する。

解決手段

アドレス遷移検出回路からの基準パルス93を第1の遅延回路23を通して得られたパルス固定電位とを第2のNAND回路26に入力する第1のルートと、アドレス遷移検出回路からの基準パルスを第1の遅延回路、インバータおよび第2の遅延回路22を通して得られたパルスと固定電位とを第1のNAND回路25に入力し、第1のNAND回路の出力とアドレス遷移検出回路からの基準パルスを第1の遅延回路を通して得られたパルスとを第2のNAND回路に入力する第2のルートとを具備し、第1および第2のルートのいずれかを選択するようにする。

概要

背景

マスクROMは、そのメモリ領域にマトリックス状に配列された複数の絶縁ゲート電界効果トランジスタのうち、ユーザー用途毎に異なるROMコードデータにより選択されたトランジスタチャネル領域イオン注入を行いこのトランジスタの閾値を制御することにより、データを記録する半導体メモリ装置である。

一方、このマスクROMは、メモリ領域と同じ半導体基板に形成された、例えば特開平6−5079号公報に開示されているようなATD回路アドレス遷移検出回路)から発生される基準パルスを元に、DELAY回路遅延回路)で内部制御パルスを発生させてデータを読み出す方式が多く用いられている。

下図10乃至図12を参照して従来技術のマスクROMを説明する。

図10において、複数のATD回路(アドレス遷移検出回路)91から構成されるATD回路系90が各アドレス信号92を受けて基準パルス93を発生させる。

基準パルス93とトランジスタの容量を用いて信号の幅を変化させるWCR回路94からの信号95が遅延回路系80に入力されてそこから内部制御信号パルス81を発生させて、この内部制御信号パルス81を用いてSA(センスアンプ回路出力回路などの動作をコントロールする。

しかしながら図10に示すような従来技術では、動作スペックはATD回路のみによる基準パルスにより決まり、この基準パルスにより内部制御信号パルスが決まることから、選別スペックを変更、緩和しても動作スペックの変更には対応できない。

図11は同一の後工程、すなわちユーザーの用途毎に異なるROMコードデータにより選択されたトランジスタのチャネル領域にイオン注入を行いこのトランジスタの閾値を制御することにより、データを記録工程の後、同一のアルミ配線工程を行う従来技術のマスクROMの製造フローを示す図である。

ユーザーAは、ROMコードデータAを必要とし、データ速度(データが出力されるスピード)が100NSの内部制御信号パルスを必要としている。

ユーザーBは、ROMコードデータBを必要とし、データ速度が130NSの内部制御信号パルスを必要としている。

ユーザーAに納品するマスクROMは、ROMコードデータAを得るコードレチクルを作製し、メモリ領域にマトリックス状に配列された複数のトランジスタのうち一群のトランジスタのチャネル領域にイオン注入を行いこれらのトランジスタの閾値を変更する。

ユーザーBに納品するマスクROMは、ROMコードデータBを得るコードレチクルを作製し、メモリ領域にマトリックス状に配列された複数のトランジスタのうち一群のトランジスタのチャネル領域にイオン注入を行いこれらのトランジスタの閾値を変更する。

この後、ユーザーAに納品するマスクROMもユーザーBに納品するマスクROMも同じアルミ配線パターン配線を形成する。すなわち、両マスクROMともに同じアルミレチクルで配線パターンを形成する。

そして図11の両マスクROMは共に、図10の回路により同じ内部制御信号パルスが得られるようになっている。

この例の場合、アルミレチクルも図10の回路による内部制御信号パルスも同じであるから、速い速度の方の100NSに合わせて制作する必要がある。

このように同一の内部制御信号パルスであるため、製品としてはどのスペックに対しても100NSの製品ができる。

しかしながら、ユーザーBが求めている製品はデータ速度が遅い130NSでもよいものであり、このようにスペックにマージンがあるユーザBに対しても厳しいパルス設定となってしまう。

他方、図12に示す他の従来技術は異なる後工程を有している。すなわち図12は、ユーザーの用途毎に異なるROMコードデータにより選択されたトランジスタのチャネル領域にイオン注入を行いこのトランジスタの閾値を変更することによるデータの記録工程の後、異なるアルミ配線工程を行う従来技術のマスクROMの製造フローを示す図である。

すなわち、内部制御信号パルスは同じであるが、ユーザーAに納品するマスクROMはスペック100NSに対応するアルミレチクルで配線パターンを形成し、ユーザーBに納品するマスクROMはスペック130NSに対応するアルミレチクルで配線パターンを形成する。

このようにアルミレチクルを変更することで、各ユーザに対応した製品、すなわち遅いデータ速度でもよいユーザーBに対する製品は、それなりのアルミパターンを形成することにより、厳しいパルス設定でも製品歩留まりを向上させることができ、後工程を各ユーザーに対応したものにする為、製品も各ユーザーに対して満足のいくものが出来上がる。

しかしながら図12の従来技術は、ユーザー毎に異なるアルミレチクルを必要とするから、工程の種類の増加、他品種のアルミレチクルの製作等で生産性の低下したものになってしまう。

概要

ユーザーのスペックが異なる場合も同じアルミレチクルで配線を行い、かつ、各ユーザーのスペックに対応した製品を得ることができる有効なマスクROMおよびその製造方法を提供する。

アドレス遷移検出回路からの基準パルス93を第1の遅延回路23を通して得られたパルスと固定電位とを第2のNAND回路26に入力する第1のルートと、アドレス遷移検出回路からの基準パルスを第1の遅延回路、インバータおよび第2の遅延回路22を通して得られたパルスと固定電位とを第1のNAND回路25に入力し、第1のNAND回路の出力とアドレス遷移検出回路からの基準パルスを第1の遅延回路を通して得られたパルスとを第2のNAND回路に入力する第2のルートとを具備し、第1および第2のルートのいずれかを選択するようにする。

目的

したがって本発明の目的は、ユーザーの用途毎に異なるROMコードデータであり、ユーザーのスペックが異なる場合も同じアルミレチクルで配線を行い、かつ、各ユーザーのスペックに対応した製品を得ることができる有効なマスクROMおよびその製造方法を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

半導体基板に設けられたメモリ領域にユーザーからのROMコードデータにより選択的に不純物導入をするマスクROMにおいて、ユーザーからのスペック情報により選択的に不純物導入をすることにより規格を選択することができる規格切り替え手段を前記半導体基板に設けたことを特徴とするマスクROM。

請求項2

アドレス遷移検出回路からの基準パルス遅延回路を通して内部制御パルスを発生させる回路を有し、前記基準パルスから前記内部制御パルスを発生させるルートを前記規格切り換え手段により変更させることを特徴とする請求項1記載のマスクROM。

請求項3

第1の遅延回路、第2の遅延回路、インバーター、第1のNAND回路、第2のNAND回路を具備し、アドレス遷移検出回路からの基準パルスを前記第1の遅延回路を通して得られたパルスと固定電位とを前記第2のNAND回路に入力する第1のルートと、前記アドレス遷移検出回路からの基準パルスを前記第1の遅延回路、前記インバータおよび前記第2の遅延回路を通して得られたパルスと固定電位とを前記第1のNAND回路に入力し、前記第1のNAND回路の出力と前記アドレス遷移検出回路からの基準パルスを前記第1の遅延回路を通して得られたパルスとを前記第2のNAND回路に入力する第2のルートとを具備し、前記規格切り換え手段により前記第1および第2のルートのいずれかを選択するようにしたことを特徴とする請求項1または請求項2記載のマスクROM。

請求項4

アドレス遷移検出回路からの基準パルスを遅延回路を通して内部制御パルスを発生させる回路を有し、前記規格切り換え手段は前記遅延回路の遅延量の変更であることを特徴とする請求項1記載のマスクROM。

請求項5

前記遅延回路は容量素子となる複数のトランジスタを有して構成され、選ばれたトランジスタに不純物導入をすることにより、前記遅延回路の遅延量を設定することを特徴とする請求項4記載のマスクROM。

請求項6

前記不純物導入はイオン注入による導入であることを特徴とする請求項1乃至請求項5いずれかに記載のマスクROM。

請求項7

前記イオン注入はトランジスタのチャネル領域に行われてトランジスタの閾値を変更するものであることを特徴とする請求項6記載のマスクROM。

請求項8

ユーザーからのROMコードデータおよびスペック情報にミートしたレチクルマスクを形成し、前記ROMコードデータにより半導体基板に選択的にイオン注入する際に、前記スペック情報にミートしたイオン注入を前記半導体基板に行うことを特徴とするマスクROMの製造方法。

請求項9

前記ROMコードデータによるイオン注入および前記スペック情報によるイオン注入は絶縁ゲート電界効果トランジスタのチャネル領域に行うことを特徴とする請求項8記載のマスクROMの製造方法。

請求項10

前記イオン注入の工程の後に配線形成工程を行うことを特徴とする請求項8または請求項9記載のマスクROMの製造方法。

請求項11

前記イオン注入の工程の前に配線形成工程を行うことを特徴とする請求項8または請求項9記載のマスクROMの製造方法。

技術分野

0001

本発明はマスクROMおよびその製造方法に係わり、特にイオン注入によるROMコード毎にスペック規格)の切り替え可能なマスクROMおよびその製造方法に関する。

背景技術

0002

マスクROMは、そのメモリ領域にマトリックス状に配列された複数の絶縁ゲート電界効果トランジスタのうち、ユーザー用途毎に異なるROMコードデータにより選択されたトランジスタチャネル領域にイオン注入を行いこのトランジスタの閾値を制御することにより、データを記録する半導体メモリ装置である。

0003

一方、このマスクROMは、メモリ領域と同じ半導体基板に形成された、例えば特開平6−5079号公報に開示されているようなATD回路アドレス遷移検出回路)から発生される基準パルスを元に、DELAY回路遅延回路)で内部制御パルスを発生させてデータを読み出す方式が多く用いられている。

0004

下図10乃至図12を参照して従来技術のマスクROMを説明する。

0005

図10において、複数のATD回路(アドレス遷移検出回路)91から構成されるATD回路系90が各アドレス信号92を受けて基準パルス93を発生させる。

0006

基準パルス93とトランジスタの容量を用いて信号の幅を変化させるWCR回路94からの信号95が遅延回路系80に入力されてそこから内部制御信号パルス81を発生させて、この内部制御信号パルス81を用いてSA(センスアンプ回路出力回路などの動作をコントロールする。

0007

しかしながら図10に示すような従来技術では、動作スペックはATD回路のみによる基準パルスにより決まり、この基準パルスにより内部制御信号パルスが決まることから、選別スペックを変更、緩和しても動作スペックの変更には対応できない。

0008

図11は同一の後工程、すなわちユーザーの用途毎に異なるROMコードデータにより選択されたトランジスタのチャネル領域にイオン注入を行いこのトランジスタの閾値を制御することにより、データを記録工程の後、同一のアルミ配線工程を行う従来技術のマスクROMの製造フローを示す図である。

0009

ユーザーAは、ROMコードデータAを必要とし、データ速度(データが出力されるスピード)が100NSの内部制御信号パルスを必要としている。

0010

ユーザーBは、ROMコードデータBを必要とし、データ速度が130NSの内部制御信号パルスを必要としている。

0011

ユーザーAに納品するマスクROMは、ROMコードデータAを得るコードレチクルを作製し、メモリ領域にマトリックス状に配列された複数のトランジスタのうち一群のトランジスタのチャネル領域にイオン注入を行いこれらのトランジスタの閾値を変更する。

0012

ユーザーBに納品するマスクROMは、ROMコードデータBを得るコードレチクルを作製し、メモリ領域にマトリックス状に配列された複数のトランジスタのうち一群のトランジスタのチャネル領域にイオン注入を行いこれらのトランジスタの閾値を変更する。

0013

この後、ユーザーAに納品するマスクROMもユーザーBに納品するマスクROMも同じアルミ配線パターン配線を形成する。すなわち、両マスクROMともに同じアルミレチクルで配線パターンを形成する。

0014

そして図11の両マスクROMは共に、図10の回路により同じ内部制御信号パルスが得られるようになっている。

0015

この例の場合、アルミレチクルも図10の回路による内部制御信号パルスも同じであるから、速い速度の方の100NSに合わせて制作する必要がある。

0016

このように同一の内部制御信号パルスであるため、製品としてはどのスペックに対しても100NSの製品ができる。

0017

しかしながら、ユーザーBが求めている製品はデータ速度が遅い130NSでもよいものであり、このようにスペックにマージンがあるユーザBに対しても厳しいパルス設定となってしまう。

0018

他方、図12に示す他の従来技術は異なる後工程を有している。すなわち図12は、ユーザーの用途毎に異なるROMコードデータにより選択されたトランジスタのチャネル領域にイオン注入を行いこのトランジスタの閾値を変更することによるデータの記録工程の後、異なるアルミ配線工程を行う従来技術のマスクROMの製造フローを示す図である。

0019

すなわち、内部制御信号パルスは同じであるが、ユーザーAに納品するマスクROMはスペック100NSに対応するアルミレチクルで配線パターンを形成し、ユーザーBに納品するマスクROMはスペック130NSに対応するアルミレチクルで配線パターンを形成する。

0020

このようにアルミレチクルを変更することで、各ユーザに対応した製品、すなわち遅いデータ速度でもよいユーザーBに対する製品は、それなりのアルミパターンを形成することにより、厳しいパルス設定でも製品歩留まりを向上させることができ、後工程を各ユーザーに対応したものにする為、製品も各ユーザーに対して満足のいくものが出来上がる。

0021

しかしながら図12の従来技術は、ユーザー毎に異なるアルミレチクルを必要とするから、工程の種類の増加、他品種のアルミレチクルの製作等で生産性の低下したものになってしまう。

発明が解決しようとする課題

0022

以上のように図11に示す従来技術は、スペックの緩やかな製品にも厳しいスペックを用いることとなり、そのために歩留まりが低下してしまう。

0023

一方、図12に示す従来技術では、ユーザーの用途毎に異なるROMコードデータを記録した後、アルミ配線を行う際に、ユーザーのスペック毎に異なるアルミレチクルを必要とするから、生産性が低下してしまう。

0024

したがって本発明の目的は、ユーザーの用途毎に異なるROMコードデータであり、ユーザーのスペックが異なる場合も同じアルミレチクルで配線を行い、かつ、各ユーザーのスペックに対応した製品を得ることができる有効なマスクROMおよびその製造方法を提供することである。

課題を解決するための手段

0025

本発明の特徴は、半導体基板に設けられたメモリ領域にユーザーからのROMコードデータにより選択的に不純物導入、好ましくはトランジスタのチャネル領域へのイオン注入をするマスクROMにおいて、ユーザーからのスペック情報により選択的に不純物導入、好ましくはトランジスタのチャネル領域へのイオン注入をすることにより規格を選ぶことができる規格切り換え手段を前記半導体基板に設けたマスクROMにある。

0026

ここで、アドレス遷移検出回路からの基準パルスを遅延回路を通して内部制御パルスを発生させる回路を有し、前記基準パルスから前記内部制御パルスを発生させるルートを前記規格切り換え手段により変更させることが好ましい。この場合、第1の遅延回路、第2の遅延回路、インバーター、第1のNAND回路、第2のNAND回路を具備し、アドレス遷移検出回路からの基準パルスを前記第1の遅延回路を通して得られたパルスと固定電位とを前記第2のNAND回路に入力する第1のルートと、前記アドレス遷移検出回路からの基準パルスを前記第1の遅延回路、前記インバータおよび前記第2の遅延回路を通して得られたパルスと固定電位とを前記第1のNAND回路に入力し、前記第1のNAND回路の出力と前記アドレス遷移検出回路からの基準パルスを前記第1の遅延回路を通して得られたパルスとを前記第2のNAND回路に入力する第2のルートとを具備し、前記規格切り換え手段により前記第1および第2のルートのいずれかを選択するようにすることができる。

0027

あるいは、アドレス遷移検出回路からの基準パルスを遅延回路を通して内部制御パルスを発生させる回路を有し、前記規格切り換え手段は前記遅延回路の遅延量を変更させるものであることができる。この場合、前記遅延回路は容量素子となる複数のトランジスタを有して構成され、選ばれたトランジスタのチャネル領域にイオン注入することにより、前記遅延回路の遅延量を設定することが好ましい。

0028

本発明の他の特徴は、ユーザーからのROMコードデータおよびスペック情報にミートしたレチクルマスクを形成し、前記ROMコードデータにより半導体基板に選択的にイオン注入する際に、前記スペック情報にミートしたイオン注入を前記半導体基板に行うマスクROMの製造方法にある。

0029

ここで、前記ROMコードデータによるイオン注入および前記スペック情報によるイオン注入は絶縁ゲート電界効果トランジスタのチャネル領域に行うことが好ましい。

0030

また、前記イオン注入の工程の後に配線形成工程を行うことができる。あるいは、前記イオン注入の工程の前に配線形成工程を行うことができる。

発明を実施するための最良の形態

0031

以下、図面を参照して本発明を説明する。図1は本発明の実施の形態による内部制御信号パルスを得る図であり、(A)は回路図、(B)は波形図である。図2は、図1において高速のデータ速度(100NS)を得るマスクROMの場合であり、(A)は回路図、(B)は波形図である。図3は、図1において低速のデータ速度(130NS)を得るマスクROMの場合であり、(A)は回路図、(B)は波形図である。また、図4は本発明の実施の形態に用いるATD回路系を示すブロック図である。

0032

先ず、図1を参照して、本発明の実施の形態による内部制御信号パルスを得る回路は、規格選択回路系10と遅延回路系30とを有している。

0033

本発明特有の規格選択回路系10は、VCCとGND間のPチャネル型電界効果トランジスタ(以下、PMOST、と称す)11とPMOST12とNチャネル型電界効果トランジスタ(以下、NMOST、と称す)13との直列体(インバータ)、VCCとGND間のPMOST14とPMOST15とNMOST16との直列体(インバータ)、VCCとGND間のPMOST17とPMOST18とNMOST19とNMOST20との直列体(インバータ)およびPMOST17のゲート及びPMOST14,15の接続ノードとNMOST20のゲートとの間に接続されたインバータ21を具備して構成されている。

0034

遅延回路系30は、複数(図では3個)の遅延回路22の直列体、ATD回路系90からの基準パルス93を入力する複数(図では3個)の遅延回路(DEL)23の直列体、第1のNAND回路25、第1の入力信号(DE01)と第2の入力信号(DE02)とを入力する第2のNAND回路26およびインバータ27とを具備して構成されている。

0035

図4を参照して、図10と同様に、各アドレス信号92を受けて基準パルス93を発生させるATD回路系90は複数のATD回路(アドレス遷移検出回路)91から構成されている。

0036

次に図1の動作について説明する。

0037

ユーザーAは、ROMコードデータAを必要とし、データ速度(データが出力されるスピード)が比較的に速い製品、例えばデータ速度が100NSとなるような内部制御信号パルスを必要としている。

0038

一方、ユーザーBは、ROMコードデータBを必要とし、データ速度がが比較的に遅くてもよい製品、例えばデータ速度が130NSとなるような内部制御信号パルスを必要としている。

0039

ユーザーAからの受注の際には、ROMコードデータAを得るレチクルを作製し、例えば図9に示すような、メモリ領域にマトリックス状に配列された複数のNMOSTのうち一群のNMOSTのチャネル領域にイオン注入を行いこれらのNMOSTを高VT(高い閾値、以下同様)トランジスタにする。

0040

尚、メモリ領域を例示する図9において、(A)は回路図、(B)は平面図である。マスクROM製品のメモリ領域におけるメモリセルは通常小面積大容量化を実現するために、イオン注入によるコード切り替えを採用している。したがって、次に説明するように図1などに示すようなイオン注入を行うような回路を用いても工程を増やすことがないので、イオン注入によるコードの切り替えは有効となる。

0041

この際に同一のレチクルにより、同一のイオン注入工程おいて、図1の規格選択回路系10における当初はエンハンスメント型であるPMOST11,12,14,15のうち、PMOST12,14のチャネル領域にイオン注入を行いこれらのPMOSTをデプレッション型にし、残りのPMOST11,15のPMOSTはエンハンスメント型のままにしておく。これを図1では、*1にコードをうった高速品と表現している。

0042

次に、ユーザーAからの受注の際に高速のスペック(規格)にミートするように、PMOST12,14のチャネル領域にイオン注入を行うことにより、すなわち、PMOST12,14にコードを打った場合の回路および信号波形について説明する。

0043

この場合、図1の規格選択回路系10におけるPMOST11とPMOST12とNMOST13との直列体のうち、デプレッション型となったPMOST12とゲートがVCCラインに接続されているNMOST13とは常にON状態であるから第1のNAND回路25の一方の入力は常にLレベル、その出力、すなわち第2のNAND回路26の一方の入力DE02はHレベル(VCC)となり、図2(A)に示す回路になる。

0044

したがってこの状態の内部制御パルス31の波形は、基準パルス93を入力する複数(図では3個)の遅延回路(DEL)23の直列体の出力である第2のNAND回路26の他方の入力DE01により定められ、図1(B)の左側のチャートおよび図2(B)に示すように、パルス幅が狭いものとなり、出力スピードが高速のマスクROMに対応することができる。

0045

次に、ユーザーBからの受注の際には、ROMコードデータBを得るレチクルを作製し、メモリ領域にマトリックス状に配列された複数のNMOSTのうち一群のNMOSTのチャネル領域にイオン注入を行いこれらのNMOSTを高VTトランジスタにする。

0046

この際に同一のレチクルにより、同一のイオン注入工程おいて、図1の規格選択回路系10における当初はエンハンスメント型であるPMOST11,12,14,15のうち、PMOST11,15のチャネル領域にイオン注入を行いこれらのPMOSTをデプレッション型にし、残りのPMOST12,14のPMOSTはエンハンスメント型のままにしておく。これを図1では、*2にコードをうった低速品と表現している。

0047

次に、ユーザーBからの受注の際に低速のスペック(規格)をミートすればよいように、PMOST11,15のチャネル領域にイオン注入を行うことにより、すなわち、PMOST11,15にコードを打った場合の回路および信号波形について説明する。

0048

この場合、図1の規格選択回路系10におけるPMOST11が常時ON、PMOST12が常時OFFとなるから第1のNAND25の一方の入力は常にH(VCC)となる。

0049

また、図1の規格選択回路系10におけるPMOST14はOFF、PMOST15はON、NMOST16はONとなり、これらのトランジスタとインバータ21とから、PMOST17とNMOST20がONとなり、中央のPMOST18とNMOST19の共通ゲートにATD回路系90からの基準パルス93が複数(図では3個)の遅延回路(DEL)23の直列体を通して入力する。

0050

中央のPMOST18とNMOST19のドレインドレイン接続出力ノードからのパルスは、複数(図では3個)の遅延回路(DEL)22の直列体を通して第1のNAND回路25の他方の入力となる。

0051

そして、第1のNAND回路25の出力が第2のNAND回路26の一方の入力DE02となり、ATD回路系90からの基準パルス93が複数(図では3個)の遅延回路(DEL)23の直列体を通したパルスが第2のNAND回路26の他方の入力DE01となり、その出力がインバータ27を通して内部制御信号パルス31が得られ、図3(A)に示す回路になる。

0052

したがってこの状態の内部制御パルス31の波形は、基準パルス93を入力する複数(図では3個)の遅延回路(DEL)23の直列体の出力である、第2のNAND回路26の入力パルスDE01と、複数(図では3個)の遅延回路(DEL)22の直列体および第1のNAND回路25を通して得られた第2のNAND回路26の入力パルスDE02とにより定められ、複数(図では3個)の遅延回路(DEL)22により、図1(B)の右側のチャートおよび図3(B)に示すように、パルス幅が広いものとなり、出力スピードが低速のマスクROMに対応することができる。

0053

図5は本発明の実施の形態の製造フローを示す図である。ユーザーからROMコードに製品スペック(必要なデータ速度)を付加して取得する。すなわち、例えば、ユーザーAからは、ROMコードデータAとデータ速度が100NSとなるような内部制御信号パルスが必要である情報を取得し、ユーザーBからは、ROMコードデータBとデータ速度が130NSとなるような内部制御信号パルスが必要である情報を取得する。

0054

ユーザーAに対しては、メモリ領域にマトリックス状に配列されたトランジスタのうち選択的に選ばれた一群のトランジスタのチャネル領域にイオン注入を行いこれらを高VTトランジスタにするコードレチクルAを作製するが、このコードレチクルAは、図1の規格選択回路系のトランジスタのうち選択的に選ばれたトランジスタのチャネル領域にイオン注入を行いこれらをデプレッショントランジスタにすることによりデータ速度が100NSとなるような内部制御信号パルスが得られるパターンが形成されている。

0055

そして、このコードレチクルAをマスクにしてメモリ領域および規格選択回路系にイオン注入をすることにより、ROMコードデータAとパルス幅が狭い内部制御信号パルスを得る回路素子を同時に形成する。

0056

ユーザーBに対しては、メモリ領域にマトリックス状に配列されたトランジスタのうち選択的に選ばれた一群のトランジスタのチャネル領域にイオン注入を行いこれらを高VTトランジスタにするコードレチクルBを作製するが、このコードレチクルB、図1の規格選択回路系のトランジスタのうち選択的に選ばれたトランジスタのチャネル領域にイオン注入を行いこれらをデプレッショントランジスタにすることによりデータ速度が130NSとなるような内部制御信号パルスが得られるパターンが形成されている。

0057

そして、このコードレチクルBをマスクにしてメモリ領域および規格選択回路系にイオン注入をすることにより、ROMコードデータBとパルス幅が広い内部制御信号パルスを得る回路素子を同時に形成する。

0058

その後、ユーザーAに対する半製品に対してもユーザーBに対する半製品に対しても、同じアルミレチクルを用いて同じ形状の配線を形成する。

0059

したがって同じアルミレチクルを用いて同じ形状の配線を形成しても、それぞれの規格に適切に対応したマスクROMを得ることができる。

0060

図6は他の実施の形態を示す回路図であり遅延回路の遅延量から、それぞれの規格に対応させるものである。すなわち、図1における規格選択回路系10におけるトランジスタを選択的にデプレッションにしなくとも、同図における遅延回路(DEL)22または23の遅延量をイオン注入で制御することによりそれぞれのユーザーの規格(スペック)に対処しようとするものである。

0061

遅延回路(DEL)22または23の内部構成による図6において、遅延回路の入力端(IN)と出力端(OUT)との間に、PMOST61,61とNMOST62,62からなるインバータがパルスの立ち上がり立ち下がりをずらすために設けられている。

0062

それぞれが複数(図では5個)のNMOST63からなる2本の直列体はトランジスタ容量体であり、その容量値を制御することにより、遅延回路の遅延量を定め、これにより内部制御パルスのパルス幅を所定の幅にしてユーザーのデータ速度に関するスペック(規格)に適したマスクROMを得るものである。

0063

先の実施の形態では、所定のROMコードおよび所定の内部制御パルスを得るイオン注入工程の後、アルミ工程で配線を形成していた。

0064

この実施の形態では、アルミ工程で配線を形成した後、所定のROMコードおよび所定の内部制御パルスを得るイオン注入工程を行ってもよい。

0065

アルミ配線工程まで終わった時点でパラメーターの測定を行なう。パラメータ測定結果が分かることで、製品のパラメーター値が決定される。

0066

その容量値の分だけNMOST63のチャネル領域にイオン注入を行なって高VTトランジスタにすることで最適なトランジスタ容量値を決定することができる。

0067

例えば図6に示すように、通常のトランジスタ5個分の容量値がついている場合よりも遅延値を少なくしたい場合は、少なくしたい遅延量分の容量値に対応するようにイオン注入を行ない遅延値を調整することになる。

0068

このようにすることでイオン注入によるコード工程により遅延値を決定することが可能となる。

0069

VT(閾値)などにバラツキがあるような場合は、実際の製品のパラメータを測定した後に遅延を決められることから製品としてより良いものが出来上がることになる。

0070

以上のそれぞれの実施の形態では、メモリー領域におけるROMコードデータ書き込み及び内部制御信号のパルス幅の変更を選択されたトランジスタへのイオン注入について説明した。そして、図9のメモリセルの形状ではイオン注入により高VTトランジスタの形成を行なっているが、メモリセルの形状によってはイオン注入によりデプレッショントランジスタを形成することもある。その場合は図1でPMOSTをイオン注入によりデプレッショントランジスタにすることで規格の変更に対応していた部分を、NMOSTに置き換えるような変更を行なうことで実施することも可能である。

0071

図7は本発明の実施の形態の使用例を示す回路図であり、図8図7のパルス設定を示す図である。

0072

図7において、*1〜*5の「遅延値」は規格選択回路系10を含む図1あるいは図6で得られた遅延量のことである。SOHT信号はセンスアンプ回路に入力される信号でATDからの信号により作られる信号である。

0073

VCCMIN不良が起こる時などはセンスマージンが無いことが考えられる。そのような場合は、SOHT信号パルス延ばすように*3の遅延値を設定することになる。すなわち図7の「遅延値」としてある部分に図1のように遅延値をコードで変更できるような回路を用いていればコードによりSOHTのパルスを延ばすことが可能となる。

0074

この時、製品スペックを変更したくないのであれば*4、*5のパルスを短くするように調整することで製品パルスを満足した最適な内部信号を生成することが出来る。

0075

また、逆にVCC MAX不良が起こるような場合はラッチマージンが無いことが考えるられる。そのような場合は、ラッチ回路の入力となるSALB信号のパルスの調節が必要となる。この時は、*5の遅延値を先ほども延べたように図1のように遅延値をコードで変更できるような回路を用いていればコードによりSALBパルスを延ばすことが可能となる。

0076

この場合も製品スペックを変更したくないのであれば*3、*5のパルスを短くするように調整することで製品パルスを満足した最適な内部信号を生成することが出来る。

0077

各信号のパルスをどのように設定にしたらいいかは、親製品などの情報をフィードバックすることで判断は可能であり、その情報を元にコードによるパルスの設定が可能となる。

0078

尚、図7において、WCRからの信号はATD信号をトランジスタ容量により信号の幅を変更した信号であり、CEB、SAEB、HIZは図7の回路により構成される、センスアンプの活性化や出力を制御する信号である。

0079

次に、ATD回路を使用している場合、各アドレスからのATD信号にスキュー(ずれ)が発生する場合について説明する。

0080

図4点線で囲ってある部分50の信号線にスキューが生じている場合、所望のATDパルスがずれる場合がある。

0081

シミュレーションにより各ATDのスキュー値を算出しスキュー対策を行なったりするが、この場合も図1の規格選択回路系10や図6のように、ATD回路系にコードにより切り替え可能なデプレッショントランジスタを配置しておくことでトランジスタ容量の変更が可能となりコードによりスキュー対策が可能となる。

0082

また、特殊スペックなどを要求してくるユーザーが存在した場合もコードで対応が可能となる。例えば温度範囲を狭くしてスピードを要求してくるようなユーザーがいた場合、シミュレーションにより設定温度範囲でのスピード確保の為の遅延値を決定し、図1のような遅延回路を用いることで通常のスペックでのユーザーの遅延経路と、特殊スペックを掲示したユーザーの遅延経路をコードで切り替えることができる。この場合も、通常ユーザーと特殊スペックユーザーの要求を通常のコードにより切り替えを行なうだけで通常の工程と変わらずに実現できることになる。

0083

さらに、スタンダード品と言われるような製品では使用電圧が異なるだけで中身的には同じような製品が存在する。例えば5V品と3V品と言ったように、同じ製品で使用電圧が異なるといった2つの製品が存在する。

0084

このような場合も、各電圧に応じた遅延値が決定していれば、コードにより遅延の経路を変えるだけで、各使用電圧に対応した製品の作製が可能である。この場合も、コードの違いのみで通常工程と同じような流れで5V品と、3V品が出来上がることになる。

発明の効果

0085

本発明によればユーザーの用途毎に異なるROMコードデータであり、ユーザーのスペックが異なる場合も同じレチクルで配線を行ってそれぞれのユーザーの規格(スペック)に適したマスクROMを得ることができる。

0086

したがって、配線工程において、それぞれのレチクル作製が不要となるからレチクル代が低減される。

0087

また、それぞれの規格(スペック)に適した内部制御信号のパルス幅を容易に変更することができるから、不必要に厳しい規格を用いることがなく歩留まりが約5%程度改善することができる。

0088

また、メモリー領域におけるROMコードデータ書き込みも内部制御信号のパルス幅の変更も選択的な不純物導入で行い、配線パターンの変更を必要としないから、全体の集積度を向上させることができる。

0089

また、メモリー領域におけるROMコードデータ書き込み及び内部制御信号のパルス幅の変更を選択的な不純物導入で同時に行うことができるから、生産性が向上し、かつ顧客の注文から納入までの期間を短縮することができる。

0090

さらに、特殊スペック(電圧範囲、温度範囲が狭いなど)にも対応できる可能性があり、外部からの入力等の必要がなくても遅延値を変更可能であり、テストモードなどを使わずに通常の後工程のみで各ユーザースペックに対応可能であるために実製品に使用することができる。

図面の簡単な説明

0091

図1本発明の実施の形態を示す図であり、(A)は内部制御パルスを得る回路を示す回路図、(B)は波形図である。
図2高速のデータ速度(100NS)のマスクROMを図1に用いた場合であり、(A)は回路図、(B)は波形図である。
図3低速のデータ速度(130NS)のマスクROMを図1に用いた場合であり、(A)は回路図、(B)は波形図である。
図4複数のATD回路により構成されたATD回路系を示すブロック図である。
図5本発明の実施の形態のマスクROMの製造フローを説明する図である。
図6他の実施の形態を示す回路図である。
図7本発明の実施の形態の使用例を示す回路図である。
図8図7のパルス設定を示す図である。
図9メモリ領域を例示する図であり、(A)は回路図、(B)は平面図である。
図10内部制御信号を発生させる従来技術による回路を示すブロック図である。
図11従来技術のマスクROMの製造フローを説明する図である。
図12他の従来技術のマスクROMの製造フローを説明する図である。

--

0092

10規格選択回路系
11、12、14、15、17、18、61 PMOST
13、16、19、20、62、63NMOST
22、23遅延回路
21インバータ
25 第1のNAND回路
26 第2のNAND回路
27 インバータ
30 遅延回路系
31内部制御信号パルス
50信号線にスキューが発生する部分
80 遅延回路系
81 内部制御信号パルス
90ATD回路系
91 ATD回路
92アドレス信号
93基準パルス
94 WCR回路
95 WCR回路からの信号

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • ルネサスエレクトロニクス株式会社の「 半導体装置」が 公開されました。( 2021/01/07)

    【課題】FINFETにより構成されるMONOS型メモリセルのセルサイズを縮小し、半導体装置の性能を向上させる。【解決手段】X方向に延在し、Y方向に並ぶフィンF1〜F4と、フィンF1〜F4を跨いでY方向... 詳細

  • キヤノン株式会社の「 半導体装置および機器」が 公開されました。( 2021/01/07)

    【課題】 半導体装置の価値を高めるうえで有利な技術を提供する。【解決手段】 セルアレイ1234および複数の配線を有する第1半導体部品と、セルアレイ1234を有する半導体部品101に接続された複数の... 詳細

  • ルネサスエレクトロニクス株式会社の「 半導体装置およびその製造方法」が 公開されました。( 2021/01/07)

    【課題】FINFETにより構成されるメモリセルにおいて、エピタキシャル層とゲート電極との間の耐圧低下およびチャネル領域の応力増大を防ぎ、かつ、FINFETを低抵抗化することで、半導体装置の信頼性を向上... 詳細

この 技術と関連性が強い技術

関連性が強い 技術一覧

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ