図面 (/)

技術 アクティブマトリクスデバイスおよびディスプレイ

出願人 シャープ株式会社
発明者 グラハムアンドリューカーンズキャサリンロジンダマリーアルミダダックスマイケルジェームズブラウンロー海瀬泰佳
出願日 2002年2月27日 (18年9ヶ月経過) 出願番号 2002-051695
公開日 2002年12月13日 (18年0ヶ月経過) 公開番号 2002-357850
状態 特許登録済
技術分野 陰極線管以外の表示装置の制御 液晶表示装置の制御 要素組合せによる可変情報用表示装置2 液晶5(電極、アクティブマトリックス) 液晶6(駆動) 薄膜トランジスタ
主要キーワード 有限インピーダンス 水平ワイヤ 共通極 バッテリー駆動機器 タイムアドレス 垂直ワイヤ 蓄電キャパシタ 実効キャパシタンス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2002年12月13日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

解決手段

本発明のアクティブマトリクスデバイスは、画素のそれぞれが画像素子を含む画素のアレイと、該画像素子に接続された第1の電荷記憶素子と、データ線を該第1の電荷記憶素子および該画像素子に接続する第1の半導体スイッチとを含むアクティブマトリクスディスプレイデバイスであって、第2の電荷記憶素子と、該第2の電荷記憶素子を該第1の電荷記憶素子および該画像素子に接続して電荷記憶容量を増大させるように、該第1のスイッチから独立して切り換え可能である第2の半導体スイッチとを含むことを特徴とする。

概要

背景

添付の図面の図1に、画素ピクセル)、例えばピクセル2がNロウおよびMカラムあるアクティブマトリクス1を含む、従来のタイプのアクティブマトリクスデバイスを示す。各カラムのピクセルは、それぞれ、データ線、例えばデータ線4によって、データ線ドライバ3に接続されている。データ線ドライバ3は、タイミング、制御、およびデータ信号を受信する入力5を有する。

各ロウのピクセルは、それぞれ、走査線、例えば走査線6によって、走査線ドライバ7に接続されている。走査線ドライバ7は、入力5からのタイミング信号によって同期され、連続して、繰り返し、1度に1本の走査線6をアクティブする。

概要

アクティブマトリクスデバイスの消費電力を低減するためのピクセル回路を提供する。

本発明のアクティブマトリクスデバイスは、画素のそれぞれが画像素子を含む画素のアレイと、該画像素子に接続された第1の電荷記憶素子と、データ線を該第1の電荷記憶素子および該画像素子に接続する第1の半導体スイッチとを含むアクティブマトリクスディスプレイデバイスであって、第2の電荷記憶素子と、該第2の電荷記憶素子を該第1の電荷記憶素子および該画像素子に接続して電荷記憶容量を増大させるように、該第1のスイッチから独立して切り換え可能である第2の半導体スイッチとを含むことを特徴とする。

目的

効果

実績

技術文献被引用数
4件
牽制数
2件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

それぞれが画像素子(11)を含む画素(2)のアレイ(1)と、該画像素子(11)に接続された第1の電荷記憶素子(12、35)と、データ線(4)を該第1の電荷記憶素子(12、35)および該画像素子(11)に接続する第1の半導体スイッチ(10)とを含むアクティブマトリクスディスプレイデバイスであって、第2の電荷記憶素子(21、35)と、該第2の電荷記憶素子(21、35)を該第1の電荷記憶素子(12、35)および該画像素子(11)に接続して電荷記憶容量を増大させるように、該第1のスイッチ(10)から独立して切り換え可能である、第2の半導体スイッチ(20、35)とを含むことを特徴とする、アクティブマトリクスデバイス。

請求項2

各画像素子(11)が、光変調素子であることを特徴とする、請求項1に記載のデバイス。

請求項3

各画像素子(11)が透過的であることを特徴とする、請求項2に記載のデバイス。

請求項4

各画像素子(11)が反射的であることを特徴とする、請求項2に記載のデバイス。

請求項5

各画像素子(11)が液晶素子であることを特徴とする、請求項2〜4のいずれかに記載のデバイス。

請求項6

各画像素子(11)が発光素子であることを特徴とする、請求項1に記載のデバイス。

請求項7

前期第1のスイッチおよび第2のスイッチ(10、20、35)の各々が、薄膜トランジスタであることを特徴とする、上記の請求項のいずれかに記載のデバイス。

請求項8

前記第2の電荷記憶素子(21、35)の電荷記憶容量が、前記第1の電荷記憶素子(12、35)の電荷記憶容量より大きいことを特徴とする、上記の請求項のいずれかに記載のデバイス。

請求項9

各画素(2)について、前記第2の電荷記憶素子(21、35)および第2のスイッチ(20、35)が、前記第1の電荷記憶素子(12、35)を越えて直列に接続されていることを特徴とする、上記の請求項のいずれかに記載のデバイス。

請求項10

前記画素(2)が、ロウおよびカラムとして配置されて、各カラムの画素(2)は、それぞれデータ線(4)に接続され、各ロウの画素(2)は、それぞれ走査線(6)に接続されることを特徴とする、上記の請求項のいずれかに記載のデバイス。

請求項11

前記画素(2)の各ロウの前記第2のスイッチ(20)は、それぞれ制御線(22、24)に接続された制御端子を有することを特徴とする、請求項10に記載のデバイス。

請求項12

前記制御線(24)が互いに接続されていることを特徴とする、請求項11に記載のデバイス。

請求項13

各画素(2)について、前記第2のスイッチ(20)が、前記第1および第2の電荷記憶素子(12、21)の第1の端子に接続された制御端子を有することを特徴とする、請求項1〜10のいずれかに記載のデバイス。

請求項14

各画素(2)のロウの前記第1および第2の電荷記憶素子(12、21)が、それぞれ共通線(13)に接続された第1の端子を有することを特徴とする、請求項10〜13に記載のデバイス。

請求項15

画素(2)の隣接するロウの各対の前記第1および第2の電荷記憶素子(12、21)が、それぞれ共通線(24)に接続された第1の端子を有することを特徴とする、請求項10〜13に記載のデバイス。

請求項16

各画素(2)のロウの前記第1および第2の電荷記憶素子(12、21)が、隣接するロウの前記走査線(6)に接続された第1の端子を有することを特徴とする、請求項10〜13に記載のデバイス。

請求項17

各画素(2)の前記第1および第2の電荷記憶要素(12、21、35)が、それぞれ、第1および第2のキャパシタを含むことを特徴とする、上記の請求項のいずれかに記載のデバイス。

請求項18

各画素(2)の前記第1および第2のキャパシタ(12、21、35)が、共通極板を有することを特徴とする、請求項17に記載のデバイス。

請求項19

前記共通極板が、ゲート金属相互接続層(GL)の一部を含むことを特徴とする、請求項18に記載のデバイス。

請求項20

各画素(2)の前記第1のキャパシタ(12、35)が、ソース金属相互接続層(SL)の一部を含むさらなる極板を有することを特徴とする、請求項19に記載のデバイス。

請求項21

各画素(2)の前記第2のキャパシタ(21、35)が、高濃度でドープされたシリコン層の一部を含むさらなる極板を有することを特徴とする、請求項19または20に記載のデバイス。

請求項22

各画素(2)の前記第2のキャパシタ(21、35)が、ゲート酸化物を含む誘電体を有することを特徴とする、請求項17〜21のいずれかに記載のデバイス。

請求項23

各画素(2)の前記第2のキャパシタが、金属酸化物シリコンキャパシタ(35)を含むことを特徴とする、請求項22に記載のデバイス。

請求項24

前記金属酸化物シリコンキャパシタ(35)が、前記第2のスイッチを形成し、前記第1のスイッチ(10)および前記画像素子(11)に接続されたソースおよびドレイン端子を有することを特徴とする、請求項23に記載のデバイス。

請求項25

各画素(2)の前記第1のキャパシタが、前記金属酸化物シリコンキャパシタ(35)のゲート/ソースオーバーラップキャパシタンス、およびゲート/ドレインオーバーラップキャパシタンスを含むことを特徴とする、請求項23または24に記載のデバイス。

請求項26

前記金属酸化物シリコンキャパシタ(35)が、前記ゲート電極の下に低濃度でドープされたドレインを有することを特徴とする、請求項25に記載のデバイス。

請求項27

上記の請求項のいずれかに記載のデバイスを含むことを特徴とする、ディスプレイ

技術分野

0001

本発明は、例えばディスプレイとして用いられるアクティブマトリクスデバイスに関する。デバイスは、例えば、アモルファスシリコン、または、高温もしくは低温ポリシリコンに基づく、薄膜トランジスタ技術(TFT)技術を用いて実現される液晶アクティブマトリクスディスプレイを含み得る。このようなディスプレイは、携帯用バッテリー駆動機器において用いられ得る。

背景技術

0002

添付の図面の図1に、画素ピクセル)、例えばピクセル2がNロウおよびMカラムあるアクティブマトリクス1を含む、従来のタイプのアクティブマトリクスデバイスを示す。各カラムのピクセルは、それぞれ、データ線、例えばデータ線4によって、データ線ドライバ3に接続されている。データ線ドライバ3は、タイミング、制御、およびデータ信号を受信する入力5を有する。

0003

各ロウのピクセルは、それぞれ、走査線、例えば走査線6によって、走査線ドライバ7に接続されている。走査線ドライバ7は、入力5からのタイミング信号によって同期され、連続して、繰り返し、1度に1本の走査線6をアクティブする。

発明が解決しようとする課題

0004

添付の図面の図2に、4つの公知のタイプのアクティブマトリクスピクセルを示す。各ピクセルは、ゲートが走査線6に接続され、ソースがデータ線4に接続されたTFT10を含む。TFT10のドレインは、ピクセル電極11、および記憶キャパシタ12の第1の端子に接続されている。記憶キャパシタ12の第2の端子は、同じロウのピクセルの全ての記憶キャパシタ12によって共有されている共通電極線13に接続されている。全てのロウの共通電極線13は、共通DC供給電圧に接続される。

0005

ピクセルのTFT10が使用される場合、スイッチとして機能し、切り換えは、走査線6の信号によって制御される。その後、アクティブマトリクスの各ピクセル2が、フレームレートとして既知頻度アップデートされる。1フレームの画像データのアップデートは、概して、ロウを基準として行われる。ピクセルの各ロウについて、データ線ドライバ3は、表示される画像データのロウを受信して、M本のデータ線4を対応するアナログ電圧まで充電する。走査線ドライバ7は、走査線6のうち1本をアクティブにして、アクティブにされた走査線に接続された全てのTFT10をオンに切り換える。TFT10は、データ線4から記憶キャパシタ12に、各キャパシタかけられる電圧がデータ線の電圧と等しくなるまで、電荷を移動させる。その後、走査線ドライバ7は、ソース−ドレイン経路高インピーダンス状態に戻るTFT10のロウをイナクティブにする。

0006

アクティブマトリクスへのアドレスは、さらに、2つのカテゴリー、すなわち、パネルサンプル−ホールドアドレスポイントアットタイムアドレスとも呼ばれる)、および、線アットアタイムアドレスに細分され得る。前者の方式においては、データ線は、通常、走査される線の各々がアクティブにされる場合、データ線ドライバ3のデータ線充電回路から絶縁される。後者の方式において、データ線は、通常、走査線アクティブ化時間の間、連続的に駆動される。

0007

オフに切り換えられるときの各TFT10の有限インピーダンスは、各記憶キャパシタ12とそのカラム用のデータ線4との間での電荷のフローまたは漏れの原因となる。これは、ピクセル電極11での電圧の望ましくない変化と、その結果としての画質の低下につながる。電圧変化の大きさは、漏れ電流の大きさ、記憶キャパシタ12の大きさ、およびピクセルアップデートとアップデートとの間の持続時間、すなわち、フレームレートに依存する。

0008

TFTの漏れ電流は、デバイス設計の変更によって低減され得る。デバイス設計の変更は、製造プロセスの変化を必要とする。例えば、高ドレインフィールドを低減するだけでなく、チャネル抵抗をも増大させる、低濃度でドープされたドレイン(LDD)を導入することが可能である。また、各TFTスイッチは、2重または3重ゲートデバイスとしても実現され得、2つまたは3つのスイッチを、効率的に、データ線とピクセル電極との間に直列に配置する。これは、チャネル抵抗の増大、および、TFTの「オン」性能の低減につながる。

0009

米国特許第5,517,150号は、添付の図面の図3に示すタイプの構成を開示している。このピクセル構成は、添付の図面の図2に示す構成とは、ソース−ドレイン経路が、ピクセル電極11との間に接続された、さらなるTFT15が設けられている点でTFT10のドレインとは異なる。また、さらなるキャパシタ16が、共通線13と、TFT10およびTFT15との間の接続に接続されている。

0010

特定のピクセル用の走査線6がアクティブされる場合、トランジスタ10とトランジスタ15との両方がオンになり、キャパシタ12とキャパシタ16との両方が、データ線4から充電される。走査線がイナクティブにされる場合、両方のトランジスタは、オフに切り換えられる。上述したように、トランジスタ10を流れる電荷の漏れは、キャパシタ16にかけられる電圧の変動につながる。しかし、トランジスタ15にかけられる電圧降下が非常に小さく、漏れ電流もずっと少ないので、キャパシタ12にかけられる電圧の変化がずっと小さく、ピクセル電極11にかけられる電圧の変化もずっと小さい。

0011

電荷の漏れによって引き起こされるピクセル電圧変化は、記憶キャパシタ12の値を増大させることによって、非常に小さくなり得る。しかし、記憶キャパシタを、任意に大きくすることはできない。例えば、ディスプレイが透過型である場合、大きい記憶キャパシタによって、ピクセルアパーチャー比が低減し、ディスプレイ輝度が低減し得る。また、利用可能な走査線アクティブ化時間の間に、比較的小さいTFTを有する比較的大きい記憶キャパシタを完全に充電することができない可能性がある。パネル−サンプル−ホールドディスプレイにおいては、キャパシタンスClのデータ線の電荷は、キャパシタンスCsの記憶キャパシタと共有される。結果として、ピクセルに書き込まれる電圧は、データ線4にサンプルされる電圧(V1)と同じではない。この電圧差ΔVは、記憶キャパシタのキャパシタンスと共に増大し、記憶キャパシタが初期的に充電されていないと仮定する場合、以下の式によって求められる。

0012

ID=000003HE=010 WI=023 LX=0485 LY=1800
ピクセル電圧を一定に保持することが必要な持続時間を最小化するために、フレームレートを増大させることが可能であるが、これは、実用的なオプションではない。例えば、低減されたアドレス期間の間、データ線、または記憶キャパシタを充電することができない可能性があるか、そうでない場合には、電力消費は、許容範囲を越えて増大し得る。低電力の用途においては、電力消費を低減するために、アクティブマトリクスを比較的低いフレームレートでアップデートすることが所望され得る。

0013

米国特許第6,023,074号は、米国特許第5,517,150号に開示されたピクセルTFT構成と類似する構成を開示する。しかし、記憶キャパシタは、金属酸化物半導体(MOS)キャパシタとして実現される。添付の図面の図4に示すように、MOSキャパシタは、ゲートgがキャパシタの一方の端子を形成し、ソースsおよびドレインdが互いに接続されて他方の端子を形成する、トランジスタ18によって形成される。ソースとドレインとの間の接続は、別個相互接続層への「オーム接点接続ではなく、高濃度でドープされた半導体によって達成され得る。デバイスの実効キャパシタンスは、図4グラフに示すように、電圧に依存する。MOSデバイス閾値電圧Vt未満では、キャパシタンスは、ゲート−ソースオーバーラップキャパシタンス、およびゲート−ドレインオーバーラップキャパシタンスの合計と等しい。閾値電圧Vtより高い場合、キャパシタンスは、オーバーラップキャパシタンスに加えて、MOS酸化物キャパシタンスを含むように変化する。

0014

米国特許第5,835,170号は、添付の図面の図5に示すタイプの構成を開示する。この構成において、共通電極線13は、省略され、キャパシタ12の第2の端子は、隣接するピクセルのロウの走査線6に接続されている。このようなキャパシタオンゲート構成の利点は、アクティブマトリクス1を横切る水平信号総数が、図2に示す構成と比較すると半分になり、より高いピクセルアパーチャー比が達成され得ることである。しかし、アクティブマトリクス1の走査方向は、固定される。具体的には、アクティブマトリクスのロウは、図5における一番下のロウから上方向に走査される必要がある。

課題を解決するための手段

0015

本発明のアクティブマトリクスデバイスは、画素(2)のそれぞれが画像素子(11)を含む画素(2)のアレイ(1)と、該画像素子(11)に接続された第1の電荷記憶素子(12、35)と、データ線(4)を該第1の電荷記憶素子(12、35)および該画像素子(11)に接続する第1の半導体スイッチ(10)とを含むアクティブマトリクスディスプレイデバイスであって、第2の電荷記憶素子(21、35)と、該第2の電荷記憶素子(21、35)を該第1の電荷記憶素子(12、35)および該画像素子(11)に接続して電荷記憶容量を増大させるように、該第1のスイッチ(10)から独立して切り換え可能である、第2の半導体スイッチ(20、35)とを含むことを特徴とする。

0016

本発明のアクティブマトリクスデバイスは、各画像素子(11)が、光変調素子であることを特徴としてもよい。

0017

本発明のアクティブマトリクスデバイスは、各画像素子(11)が透過的であることを特徴としてもよい。

0018

本発明のアクティブマトリクスデバイスは、各画像素子(11)が反射的であることを特徴としてもよい。

0019

本発明のアクティブマトリクスデバイスは、各画像素子(11)が液晶素子であることを特徴としてもよい。

0020

本発明のアクティブマトリクスデバイスは、各画像素子(11)が発光素子であることを特徴としてもよい。

0021

本発明のアクティブマトリクスデバイスは、前期第1のスイッチおよび第2のスイッチ(10、20、35)の各々が、薄膜トランジスタであることを特徴としてもよい。

0022

本発明のアクティブマトリクスデバイスは、前記第2の電荷記憶素子(21、35)の電荷記憶容量が、前記第1の電荷記憶素子(12、35)の電荷記憶容量より大きいことを特徴としてもよい。

0023

本発明のアクティブマトリクスデバイスは、各画素(2)について、前記第2の電荷記憶素子(21、35)および第2のスイッチ(20、35)が、前記第1の電荷記憶素子(12、35)を越えて直列に接続されていることを特徴としてもよい。

0024

本発明のアクティブマトリクスデバイスは、前記画素(2)が、ロウおよびカラムとして配置されて、各カラムの画素(2)は、それぞれデータ線(4)に接続され、各ロウの画素(2)は、それぞれ走査線(6)に接続されることを特徴としてもよい。

0025

本発明のアクティブマトリクスデバイスは、前記画素(2)の各ロウの前記第2のスイッチ(20)は、それぞれ制御線(22、24)に接続された制御端子を有することを特徴としてもよい。

0026

本発明のアクティブマトリクスデバイスは、前記制御線(24)が互いに接続されていることを特徴としてもよい。

0027

本発明のアクティブマトリクスデバイスは、各画素(2)について、前記第2のスイッチ(20)が、前記第1および第2の電荷記憶素子(12、21)の第1の端子に接続された制御端子を有することを特徴としてもよい。

0028

本発明のアクティブマトリクスデバイスは、各画素(2)のロウの前記第1および第2の電荷記憶素子(12、21)が、それぞれ共通線(13)に接続された第1の端子を有することを特徴としてもよい。

0029

本発明のアクティブマトリクスデバイスは、画素(2)の隣接するロウの各対の前記第1および第2の電荷記憶素子(12、21)が、それぞれ共通線(24)に接続された第1の端子を有することを特徴としてもよい。

0030

本発明のアクティブマトリクスデバイスは、各画素(2)のロウの前記第1および第2の電荷記憶素子(12、21)が、隣接するロウの前記走査線(6)に接続された第1の端子を有することを特徴としてもよい。

0031

本発明のアクティブマトリクスデバイスは、各画素(2)の前記第1および第2の電荷記憶要素(12、21、35)が、それぞれ、第1および第2のキャパシタを含むことを特徴としてもよい。

0032

本発明のアクティブマトリクスデバイスは、各画素(2)の前記第1および第2のキャパシタ(12、21、35)が、共通極板を有することを特徴としてもよい。

0033

本発明のアクティブマトリクスデバイスは、前記共通極板が、ゲート金属相互接続層(GL)の一部を含むことを特徴としてもよい。

0034

本発明のアクティブマトリクスデバイスは、各画素(2)の前記第1のキャパシタ(12、35)が、ソース金属相互接続層(SL)の一部を含むさらなる極板を有することを特徴としてもよい。

0035

本発明のアクティブマトリクスデバイスは、各画素(2)の前記第2のキャパシタ(21、35)が、高濃度でドープされたシリコン層の一部を含むさらなる極板を有することを特徴としてもよい。

0036

本発明のアクティブマトリクスデバイスは、各画素(2)の前記第2のキャパシタ(21、35)が、ゲート酸化物を含む誘電体を有することを特徴としてもよい。

0037

本発明のアクティブマトリクスデバイスは、各画素(2)の前記第2のキャパシタが、金属酸化物シリコンキャパシタ(35)を含むことを特徴としてもよい。

0038

本発明のアクティブマトリクスデバイスは、前記金属酸化物シリコンキャパシタ(35)が、前記第2のスイッチを形成し、前記第1のスイッチ(10)および前記画像素子(11)に接続されたソースおよびドレイン端子を有することを特徴としてもよい。

0039

本発明のアクティブマトリクスデバイスは、各画素(2)の前記第1のキャパシタが、前記金属酸化物シリコンキャパシタ(35)のゲート/ソースオーバーラップキャパシタンス、およびゲート/ドレインオーバーラップキャパシタンスを含むことを特徴としてもよい。

0040

本発明のアクティブマトリクスデバイスは、前記金属酸化物シリコンキャパシタ(35)が、前記ゲート電極の下に低濃度でドープされたドレインを有することを特徴としてもよい。

0041

本発明のアクティブマトリクスデバイスは、上記いずれかに記載のデバイスを含むことを特徴としてもよい。

0042

本発明によると、ピクセル画素のそれぞれが画像素子を含む画素のアレイと、画像素子に接続された第1の電荷記憶素子と、データ線を第1の電荷記憶素子および画像素子に接続する第1の半導体スイッチとを含むアクティブマトリクスディスプレイデバイスであって、第2の電荷記憶素子と、第2の電荷記憶素子を第1の電荷記憶素子および画像素子に接続して電荷記憶容量を増大させるように、第1のスイッチから独立して切り換え可能である、第2の半導体スイッチとを含むことを特徴とする、アクティブマトリクスデバイスが提供される。

0043

各画像素子が光変調素子であり、透過的、または反射的であってもよい。例えば、各画像素子は液晶素子であってもよい。

0044

各画像素子は、発光素子であってもよい。

0045

第1のスイッチおよび第2のスイッチのそれぞれは、薄膜トランジスタであり得る。

0046

第2の電荷記憶素子の電荷記憶容量が、第1の電荷記憶素子の電荷記憶容量より大きくてもよい。

0047

各画素について、第2の電荷記憶素子および第2のスイッチが、第1の電荷記憶素子を越えて直列に接続されてもよい。

0048

画素が、ロウおよびカラムとして配置されて、各カラムの画素は、それぞれデータ線に接続され、各ロウの画素は、それぞれ走査線に接続されてもよい。

0049

画素の各ロウの第2のスイッチは、それぞれ制御線に接続された制御端子を有してもよい。制御線は互いに接続されてもよい。

0050

各画素について、第2のスイッチは、第1および第2の電荷記憶素子の第1の端子に接続された制御端子を有してもよい。

0051

各画素のロウの第1および第2の電荷記憶素子は、それぞれ共通線に接続された第1の端子を有してもよい。

0052

画素の各ロウの第1および第2の電荷記憶素子が、それぞれ共通線に接続された第1の端子を有してもよい。

0053

各画素のロウの第1および第2の電荷記憶素子は、隣接するロウの走査線に接続された第1の端子を有してもよい。

0054

各画素の第1および第2の電荷記憶要素は、それぞれ、第1および第2のキャパシタを含んでもよい。各画素の第1および第2のキャパシタは、共通極板を有してもよい。共通極板が、ゲート金属相互接続層の一部を含んでもよい。各画素の第1のキャパシタが、ソース金属相互接続層の一部を含むさらなる極板を有してもよい。各画素の第2のキャパシタは、高濃度でドープされたシリコン層の一部を含むさらなる極板を有してもよい。

0055

各画素の第2のキャパシタは、ゲート酸化物を含む誘電体を有してもよい。各画素の第2のキャパシタは、金属酸化物シリコンキャパシタを含んでもよい。金属酸化物シリコンキャパシタは、第2のスイッチを形成し、第1のスイッチおよび画像素子に接続されたソースおよびドレイン端子を有してもよい。各画素の第1のキャパシタは、金属酸化物シリコンキャパシタのゲート/ソースオーバーラップキャパシタンス、およびゲート/ドレインオーバーラップキャパシタンスを含んでもよい。金属酸化物シリコンキャパシタが、ゲート電極の下に低濃度でドープされたドレインを有してもよい。

0056

本発明のさらなる局面によると、本発明の第一の局面によるデバイスを含むディスプレイが提供される。

0057

このように、各ピクセルでの記憶能力は変化し得、例えば、画質および電力消費性能を最適化するように、異なるモードのアクティブマトリクスの動作を可能にする。例えば、このようなデバイスは、より速く正確なアップデートを可能にして、より低い記憶容量で動作し得、高品質画像で、比較的高いフレームレートでの動作を提供する。より低い電力消費のために、ピクセルにおけるより大きい記憶容量で、より遅いフレームレートモードが選択され得、ピクセルアップデート間の間隔の間、電荷の漏れによる画像劣化を低減または防止する。

発明を実施するための最良の形態

0058

本発明は、例示のため、添付の図面を参照しながらさらに説明される。

0059

図面を通じて、同一の要素は同一の参照符号で示される。

0060

図6に、例えば、液晶ディスプレイパネルの形態のアクティブマトリクスデバイスの4つのピクセルを示す。各ピクセルは、例えば図2を参照しながら上述したように、TFT10、記憶キャパシタ12、およびピクセル電極11を含む。さらに、各ピクセルは、ドレイン(またはソース)がピクセル電極11に接続され、ソース(またはドレイン)が他の記憶キャパシタ21の第1の極板に接続されたさらなるTFT20を含む。記憶キャパシタ21の他の極板は、共通電極線13に接続されている。TFT20のゲートは、ピクセルのロウにとって共通のキャパシタ選択線に接続されている。キャパシタ21のキャパシタンスCs2は、キャパシタ12のキャパシタンスCs1と同じである必要はなく、実質的に高く(例えば、5倍のオーダーなど)てもよい。

0061

各ピクセルは、1本の垂直信号ワイヤと関連付けられ、3本の水平信号ワイヤと関連付けられる。垂直ワイヤは、ソース金属相互接続層とともに製造され得、水平ワイヤは、ゲート金属相互接続層とともに製造され得る。

0062

アクティブマトリクスデバイスは、2つのモードのいずれかで動作し得る。第1のモードにおいて、キャパシタ選択信号線は、相対的に低い電圧に接続される。このモードにおいて、全てのピクセルのTFT20が、オフになり、キャパシタ21は、ピクセル電極11から効率的に切断される。これは、各ピクセルでの記憶キャパシタンスが記憶キャパシタ12の値Cs1と実質的に等しい、相対的に低いキャパシタンスモードである。他方のより高いキャパシタンスモードにおいて、線22は、相対的に高い電圧に接続され、全てのピクセルにおけるトランジスタ20は、オンになり、キャパシタ21は、各ピクセルでのキャパシタ12と並列に接続される。このモードにおいて、記憶キャパシタンスは、キャパシタ12のキャパシタンス値Cs1およびキャパシタンス21のキャパシタンス値Cs2の合計と等しい。

0063

図7は、マイクロ秒で表される時間に対するボルトで表される電圧を示す波形図であり、低キャパシタンスモードと高キャパシタンスモードとの両方で動作する図6のデバイスのシミュレーション結果を表す。このシミュレーションは、1つのフレームで−3.5ボルトの電圧を受け取り、次のフレームで+3.5ボルトの電圧を受け取る液晶ピクセルセルを表す。ピクセル電圧は、6ボルトのカウンター電極電位と関連し、ピクセル電極11に供給される電圧は、第1のフレームにおいて、2.5ボルトであり、第2のフレームにおいて、9.5ボルトである。走査線のアクティブ化の頻度および漏れは、妥当なシミュレーションの時間内で、相対的な効果を観察することができるように、調節される。キャパシタ12の値Cs1は、100fFであり、この値は、小さい直視アクティブマトリクス液晶ディスプレイについて、典型的である。キャパシタ21のキャパシタンス値Cs2は、500fFである。

0064

低キャパシタンス動作モードにおいて、ピクセル充電は、非常に素早く起きる。しかし、走査線がロウになる場合、TFT10のオーバーラップキャパシタンスからかなりの電荷注入がある。また、記憶キャパシタ12からの漏れは、非常に大きい。高キャパシタンス動作モードにおいて、ピクセル電極電圧が、データ線電圧に向かって動くにつれて、トランジスタ10がオフになるときの電荷注入が少なくなり、漏れは実質的に低下する。

0065

シミュレーション結果は、パネル−サンプル−ホールド型のディスプレイにおける電荷の共有に起因して、データ線電圧にもたらされる低下を示さない。小さい直視型アクティブマトリクス液晶ディスプレイにおいては、データ線キャパシタンスは、典型的には、10pFである。同じ記憶キャパシタンスにおいては、低キャパシタンスモードにおいてピクセルで起きる電圧の変化は、所望のデータ線電圧の約1%である。高キャパシタンスモードにおいては、電圧の変化は、より6%に近い。このことの効果を、図8に示す。第2の走査期間の直前に、データ線は初期的に9.5ボルトである。走査線がアクティブにされる場合、データ線とキャパシタ12および21との両方が、電荷を共有する。正味の効果は、ピクセル電極が、最後に、所望の9.5ボルトではなく、9.1ボルトになることである。

0066

各ピクセルに、さらなる500fFの記憶キャパシタ21を、追加のTFT20とともに実装することによって、特に、ゲートおよびソース金属相互接続層が平行板記憶キャパシタを形成するために使用される場合に、小さい透過型液晶ディスプレイのピクセルアパーチャー比が実質的に低減される。しかし、ピクセルアパーチャー比は、さらなる素子20および21が反射電極の下に配置され得る、反射型、または透過−反射型ディスプレイにおいては、実質的に影響されない。

0067

高キャパシタンス動作モードについて増大したピクセル充電時間は、特に、TFT10および20がアモルファスシリコン型である場合に、注意深く考慮される必要がある。このようなデバイスの移動度は、非常に低く、例えば、1cm2/Vsであり、データ線4から記憶キャパシタ12および21に流れる電荷のレートを制限する。従って、ピクセルを完全に充電するため、アクティブマトリクスアドレスを遅くすることが必要とされるか、または所望される。あるいは、連続的なフレームで、同じ画像データをアクティブマトリクスに書き込んで、セルの充分な充電を確実にすることも可能である。このような技術は、データ線ドライバ3および走査線ドライバ7において、タイミングを変更することによって調整され得る。高性能ポリシリコンTFT10および20を用いて製造されるディスプレイは、50cm2/Vsを越える移動度を有し得、高キャパシタンスモードは、ピクセル充電期間延長を必要とする可能性が低い。

0068

ポイントアットアタイムディスプレイアドレスの、高キャパシタンスモードにおいて低減した精度は、データ線ドライバ内、または、ディスプレイが接続される液晶ドライバコントローラ(不図示)内で補償され得る。このような補償は、概して、液晶ピクセルの非線形電圧/透過応答を補償する必要があるので、標準的に実施されている。この補償は、概して「ガンマ補正」と呼ばれている。それにも関わらず、高キャパシタンスおよび低キャパシタンスモード用のドライバ回路内での二つの補償方式の調節は、大幅なオーバーヘッドを示す。ディスプレイは、主に、電力消費を低減するため、低減されたフレームレートで、高キャパシタンスモードにおいて動作する可能性が高い。この場合、高グレイスケール精度を達成することは、それほど重要ではない。例えば、ディスプレイは、低フレームレートビットカラーモードにおいて動作し得る。このような1ビットカラーモードにおける電荷の共有によって引き起こされる任意の不精度は、実質的な画質の問題を提起する可能性が低い。

0069

図9に示す実施形態は、TFT20およびキャパシタ21の位置が、交換されているという点で図6に示した実施形態とは異なる。しかし、このことによって、動作に影響はない。

0070

図10に示すデバイスは、アクティブマトリクスの各ロウを横切る水平信号数を1つ低減するために、図5に示すタイプのキャパシタオンゲート技術が用いられているという点で図6に示すデバイスとは異なる。従って、キャパシタ12および21の低い方の極板が、隣接するピクセルのロウの走査線6に接続され、共通線13が、必要なくなっている。走査線は、DC電圧を、キャパシタ12および21の低い方の端子に供給するために用いられ、ほとんどの間、0ボルトである。しかし、走査線6は、その後、TFT10のピクセルのロウをアクティブにするために、高DC電圧に切り換えられる。キャパシタ12および21に格納される電圧の低下を避けるために、キャパシタが充電される前に、このような切り換え動作が起きる必要がある。従って、図10に示すアクティブマトリクスは、一番下のロウから上方向に走査される必要がある。

0071

図11に示すデバイスは、共通電極線13およびキャパシタ選択線22の代わりに、キャパシタ12および21のさらなる極板、ならびに、TFT20のゲートに接続された単一の線24が用いられているという点で図6に示すデバイスとは異なる。これは、キャパシタ選択信号が、動作のモードが選択された後は、実質的にDC信号であるので可能である。低キャパシタンスモードにおいて、線24は、グラウンドに接続され、TFT20がオフに切り換えられ、実効記憶キャパシタンスは、キャパシタ12によって提供されるキャパシタンスである。高キャパシタンスモードにおいて、線24は、正の供給電圧Vddに接続され、TFT20がオンに切り換えられて、キャパシタ12を介して、キャパシタ21に接続する。この技術は、以下で説明する実施形態にも適用され得る。

0072

図12に、各キャパシタ選択および共通電極線24がピクセルのロウの隣接する対によって共有されるという点で図11に示すデバイスとは異なるデバイスを示す。従って、平均で、各ピクセルのロウを通って走る信号1.5個しかない。この技術は、以下で説明する実施形態にも適用され得る。

0073

図13に示すデバイスは、図6に示す実施形態と、各ピクセルのロウが、共通線13とキャパシタ選択線22を有するという点で類似する。しかし、キャパシタ12および21は、TFT10および20が形成される集積構造のゲート金属相互接続層の一部を形成する共通極板を共有する。キャパシタ12の他の極板は、ソース金属相互接続層の一部を含み、キャパシタ21の他の極板は、例えば、N型材料の高濃度でドープされたアモルファス層またはポリシリコン層の一部を形成する。典型的なTFT構造において、キャパシタ21の誘電体は、ゲート酸化物であり、キャパシタ21の物質の1単位面積あたりのキャパシタンスは、実質的に、キャパシタ12のキャパシタンスより大きい。これは、キャパシタ21のより大きい値のキャパシタンスCs2が達成されることを可能にする。

0074

図14に、図13に示したタイプのデバイスが、ポリシリコンデュアルゲートTFT構造とともに反射型液晶ディスプレイとして実施される場合のマスク配置を示す。データ線4は、ソース金属相互接続層(SL)上に実装され、ピクセルの右側を垂直に走り、バイア30を介して、デュアルゲート構成のTFT10のソースに接続される。TFT10は、走査線6によって2度横切られ、走査線6は、ゲート金属相互接続層GL似おいて形成されて、2つの直列接続TFTチャネルが互いに直角に形成される。この構成は、デバイスをマスクアラインメントエラーに対して、よりロバストにする。

0075

TFT10のドレインで、バイア31は、端子を大規模SL電極に接続する。大規模SL電極は、一方の極板がGL電極線の一部によって形成されるキャパシタ12の他方の極板を形成する。SL電極は、反射型電極(RE)32と接触する。TFT10のドレインは、キャパシタ選択線22によって横切られるところで、トランジスタ20を形成するポリシリコントラックに接続されている。次に、ポリシリコントラックは、GL共通電極線13とともに、キャパシタ21を形成する高濃度でドープされたポリシリコン電極に接続されている。

0076

ゲート層の下のアモルファスまたはポリシリコン層の高濃度のドープは、通常、従来のTFTプロセスフローによっては達成されず、高濃度でドープされた領域を規定するためには、さらなるマスクが必要とされる可能性が高い。

0077

図15に示すデバイスは、図13に示したデバイスと類似するタイプであるが、図11に示すように、単一のキャパシタ選択線および共通電極線24を用い、キャパシタ12および21がMOSキャパシタとして実施される。線24が低電圧、例えば、グラウンドに接続される場合、TFT20はオフに切り換えられ、キャパシタ12は、層SLとGLとの間の平行板キャパシタによって形成される。線24上の信号がハイ、例えば、Vddである場合、TFT20はオンに切り換えられ、値Cs2のMOSキャパシタは、キャパシタ12と並列である。MOSキャパシタ35は、ゲート電極の下のアモルファスまたはポリシリコン層によって形成される。ゲート電極は、層GL上にルーティングされたキャパシタ選択信号線によって形成され、MOS構造35の閾値電圧Vtを越える電位である。従って、総キャパシタンスは、図4を参照しながら上述したように、酸化物キャパシタンスおよびオーバーラップキャパシタンスの合計と等しい。

0078

図16に、反射型ポリシリコンデュアルゲートTFT構造として実施される図15のデバイスに対するマスク配置を示す。ピクセルを通じてルーティングされる水平信号は2つしかない。MOSキャパシタのポリシリコン層は、キャパシタのゲート金属層を越えて延びる。通常の自己アラインメントTFT製造フローにおいて、この領域は、高濃度でドープされる。参照符号33で示すように、この領域は、MOSキャパシタの3つのエッジ周りに延び、必要なソース−ドレイン接続を形成する。

0079

MOS構造のキャパシタンスは、共通電極印加される電圧に依存して変化する。図17に、2つの状態におけるMOSキャパシタ35の端子電圧を示す。図17の上の図において、共通電極は15ボルトであり、アクティブマトリクスデバイスの典型的な供給電圧である。ピクセル電極11は、典型的なデバイスにおいて、1.5ボルトから10.5ボルトの間の任意の値を取り得る。キャパシタが高キャパシタンス方式になるためには、MOS閾値電圧が4.5ボルトより低くなる必要があり、アモルファスおよびポリシリコンピクセルTFTについては、一般的である。

0080

図17の下の図に示す構成において、共通電極は、0ボルトである。キャパシタが低キャパシタンス方式になるためには、MOS閾値電圧が−1.5ボルトより高くなる必要があり、アモルファスおよびポリシリコンピクセルTFTについては、一般的である。従って、共通電極電圧自体を切り換えることによって、2つのMOSキャパシタ方式の間で変化して、2つの異なる記憶キャパシタンスを選択することが可能になる。

0081

図18に示すデバイスは、この能力を利用し、MOS構造35によってキャパシタンス切り換えが行われるので、TFT20が省略されているという点で図15に示すデバイスとは異なる。このデバイスの1つのピクセルについてのマスク配置を、図19に示す。

0082

図20に示すデバイスは、相互接続層によって形成される平行板キャパシタが省略されているという点で図18に示すデバイスとは異なる。従って、相互接続層SL上に形成される電極は必要なく、非常に簡単なピクセル回路が得られる。恒常的に接続された記憶キャパシタは、オーバーラップキャパシタンスによって提供され、自己切り換えキャパシタは、酸化物キャパシタンスによって生成され、線24が高電圧、例えば、Vddに切り換えられる場合にのみ回路に切り換えられる。恒常的に接続された記憶キャパシタの値Cs1は、公知のTFTチャネルエンジニアリング技術、例えば、低濃度でドープされたドレイン(LDD)をゲート電極の下に組み込むことを用いて選択され得る。

0083

アクティブマトリクスデバイスは、画素のアレイを含む。各画素は、画像素子、例えば、第1の蓄電キャパシタ12に接続され、走査線6上の走査信号によってアクティブにされる場合に薄膜トランジスタ10によってデータ線4に接続されるように配置されるLCDセル(11)を含む。第2の蓄電キャパシタは、ピクセルでの蓄電キャパシタンスを増大させるために所望される場合に、他の薄膜トランジスタ20によって、第1のキャパシタ12を横切って接続され得る。

発明の効果

0084

本発明のアクティブマトリクスディスプレイ回路によって、Cs電極線とCs選択線を組み合わせることにより追加のマトリクス配線を必要としない実装が可能である。また、アクティブマトリクスの消費電力を低減するために低いフレームレートで動作することにより、TFTピクセルの電荷の漏れを改善し、画質を向上させることができる。

図面の簡単な説明

0085

図1図1は、公知のアクティブマトリクスディスプレイを示す模式図である。
図2図2は、公知のタイプのディスプレイのアクティブマトリクスピクセルの回路図である。
図3図3は、他の公知のタイプのディスプレイのアクティブマトリクスピクセルの回路図である。
図4図4は、MOSキャパシタおよびこのようなデバイスのゲート/ソース電圧に対するキャパシタンスを示す図である。
図5図5は、さらなる公知のタイプのピクセルの回路図である。
図6図6は、本発明の第1の実施形態を構成するデバイスのピクセルの回路図である。
図7図7は、2つの動作モードにおける、図6に示すピクセルのシミュレーション動作を示す波形図である。
図8図8は、パネル−サンプル−ホールドデバイスにおける図6のピクセルの動作のシミュレーション結果を示す波形図である。
図9図9は、本発明の第2の実施形態を構成するデバイスの4つのピクセルの回路図である。
図10図10は、本発明の第3の実施形態を構成するデバイスの4つのピクセルの回路図である。
図11図11は、本発明の第4の実施形態を構成するデバイスの4つのピクセルの回路図である。
図12図12は、本発明の第5の実施形態を構成するデバイスの4つのピクセルの回路図である。
図13図13は、本発明の第6の実施形態を構成するデバイスの4つのピクセルの回路図である。
図14図14は、図13に示すデバイスのピクセルのマスク配置の例を示す図である。
図15図15は、本発明の第7の実施形態を構成するデバイスの4つのピクセルの回路図である。
図16図15に示すタイプのピクセルのマスク配置の例を示す図である。
図17図17は、MOSキャパシタの動作を示す模式図である。
図18図18は、本発明の第8の実施形態を構成するデバイスの4つのピクセルの回路図である。
図19図19は、図18に示すピクセルのマスク配置の例を示す図である。
図20図20は、本発明の第9の実施形態を構成するデバイスの4つのピクセルの回路図である。

--

0086

1アクティブマトリクス
ディスプレイピクセル
3データ線ドライバ
4 データ線

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ