図面 (/)

技術 シリアルデータ伝送方法およびその方法を用いた伝送インタフェース回路

出願人 富士電機システムズ株式会社
発明者 西尾春彦
出願日 2001年5月10日 (19年7ヶ月経過) 出願番号 2001-140255
公開日 2002年11月22日 (18年1ヶ月経過) 公開番号 2002-335234
状態 未査定
技術分野 直流方式デジタル伝送 デジタル伝送方式における同期
主要キーワード 同一機能部材 カウント計数 内部クロック回路 データバッフア 自己機器 パルス幅測定 パルス幅検出回路 単一伝送路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2002年11月22日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (14)

課題

データ伝送ノイズマージンを低下させることなく1線式シリアルデータ伝送方法およびその方法を用いた伝送インタフェース回路を提供する。

解決手段

送信側でデータDAにクロック信号CLを混ぜて伝送し、受信側でクロックタイミングc1を抽出して、送信側データビット列再構成する伝送方法であり、送信側が送信するとき、長い期間継続するHレベルチップ選択信号CSと、このチップ選択信号CSの後,リターンゼロ型の1クロック信号CLと,送信データDAの先頭ビットから順に最終ビットまでの1ビットずつのデータとを交互に送信し、受信側がチップ選択信号CSを受信したとき、後続するデータからクロックタイミングc1を抽出し、このタイミングc1から予め定められた時間遅れ書き込みタイミングw1で送信データを1ビットずつバッフアメモリに書き込む。

概要

背景

近年、半導体装置の小型化に伴い多くの機能が1チップ半導体集積回路(以下、ICと略称する) に集積される結果、パッケージピン数は益々増大する。一方、パッケージは小さくなり、そのためにピン数は少なくという相容れない技術的な要求がある。特に、ピン数の少ない電源用ICなどで出力電圧制御などデジタル信号の制御を必要とするICにとっては大きな問題である。これらの電源用ICなどのデジタル信号の制御のためのインタフェース回路に関して述べると、パラレルインタフェース回路(たとえば8ビット)からシリアルインタフェース回路にすることで、データ転送速度は低下するがインタフェース回路のピン数を低減することができるので、データ転送速度を必要としない携帯機器などでは、シリアルインタフェース回路が多く用いられる様になってきた。

しかし、図12において、シリアルインタフェース回路といっても、従来技術による伝送路への伝送制御を行う上で必要な線路(ピン数)は、一般的に、チップ選択信号CSと、クロック信号CLK と、データDATAと、リードライト制御信号R/W と、の4本が必要である。一方、近年、この線路は3線式2線式シリアルデータ伝送方法が現れ、ICのピン数の削減すなわちパッケージの縮小に寄与している。3線式のシリアルデータ伝送方法では、リード/ライト制御信号R/W をデータの一部として取り込むことによって、この制御線を削除することができる。また、2線式のシリアルデータ伝送方法では、更に、データDATAとクロックCLKの状態を検出して、チップ選択信号CSを実現するなどして更に制御線を削除することができる。この様な2線式のシリアルデータ伝送方法では、特に、Philips社のI2Lがよく知られ、浸透している。

また、特開平7-95248 号公報「時分割データ通信方式」には1線式のシリアルデータ伝送方法が開示されている。図12において、横軸時間軸をとり、縦軸に上から送信データDA、クロック信号CL、中間電位、伝送路1への送信出力1c、および受信側での分離回路でクロック信号CLを除き、送信データDAを復元した波形図を示す。即ち図示例では、送信データ1cがH,H,L,L,H,H,L,L,H,H,・・と出力されたとき、この送信データが Hレベルのとき、中間電位出力として電源電圧Vcc(=5V)を出力し、送信データが Lレベルのとき、中間電位出力として電源電圧Vccを抵抗R1,R2 で分圧した、例えば、1/2 Vcc(=2.5V)を出力する。この中間電位をクロック信号CLで変調することにより送信出力を伝送路1に出力する。この結果、送信データが Hレベルのとき、振幅5V-PP の方形波1cが出力され、送信データが Lレベルのとき、振幅2.5V-PP の方形波1cが伝送路に出力される。従って、受信部4では、例えば、3Vの閾値でもって、シリアルデータを判別すると、送信データDAがH の部分では振幅5V-PP の方形波を検出し、送信データDAがL の部分では0Vを検出することができる。即ち、受信側4では、送信データDAと、クロック信号CLとを同時に受信処理を行うことができるので、受信信号同期化処理を行うことができる。

概要

データ伝送ノイズマージンを低下させることなく1線式シリアルデータ伝送方法およびその方法を用いた伝送インタフェース回路を提供する。

送信側でデータDAにクロック信号CLを混ぜて伝送し、受信側でクロックタイミングc1を抽出して、送信側データビット列再構成する伝送方法であり、送信側が送信するとき、長い期間継続するHレベルのチップ選択信号CSと、このチップ選択信号CSの後,リターンゼロ型の1クロック信号CLと,送信データDAの先頭ビットから順に最終ビットまでの1ビットずつのデータとを交互に送信し、受信側がチップ選択信号CSを受信したとき、後続するデータからクロックタイミングc1を抽出し、このタイミングc1から予め定められた時間遅れ書き込みタイミングw1で送信データを1ビットずつバッフアメモリに書き込む。

目的

本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、データ伝送のノイズマージンを低下させることなく、1線式のシリアルデータ伝送方法およびその方法を用いた伝送インタフェース回路を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

送信側でデータにクロック信号を混ぜて伝送し、受信側でクロックタイミングを抽出して、直列的に受け取った伝送信号から送信側のデータビット列再構成するシリアルデータ伝送方法であって、送信側は、データを伝送路に送信するとき、クロック信号よりも長い期間継続するHレベルを出力した後Lレベルを出力するチップ選択信号(CS)と、このチップ選択信号の後,リターンゼロ(RZ)型の1クロック信号と,送信データの内,先頭ビットから順に最終ビットまでの1ビットずつのリターンゼロ(RZ)型のデータと,を交互に選択・変換してなるシリアルデータと、を送信し、受信側は、伝送路に送信される伝送信号からチップ選択信号(CS)を受信したとき、後続するシリアルデータからクロックタイミングを抽出し、この抽出されたクロックタイミングから予め定められた時間遅れ書き込みタイミングでシリアルデータの送信データを1ビットずつバッフアメモリに書き込む、ことを特徴とするシリアルデータ伝送方法。

請求項2

送信側でデータにクロック信号を混ぜて伝送し、受信側でクロックタイミングを抽出して、直列的に受け取った伝送信号から送信側のデータビット列を再構成するシリアルデータ伝送方法であって、送信側は、データを伝送路に送信するとき、クロック信号よりも長い期間継続するHレベルを出力した後Lレベルを出力するチップ選択信号(CS)と、このチップ選択信号の後,リターンゼロ(RZ)型の1クロック信号と,送信データの内,先頭ビットから順に最終ビットまでの1ビットずつのノンリターンゼロ(NRZ) 型のデータと,を交互に選択してなるシリアルデータと、を送信し、受信側は、伝送路に送信される送信信号からチップ選択信号(CS)を受信したとき、後続するシリアルデータからクロックタイミングを抽出し、この抽出されたクロックタイミングから予め定められた時間遅れの書き込みタイミングでシリアルデータの送信データを1ビットずつバッフアメモリに書き込む、ことを特徴とするシリアルデータ伝送方法。

請求項3

請求項1または請求項2に記載のシリアルデータ伝送方法であって、送信データは、チップ選択信号(CS)とシリアルデータとの間にクロックパルス幅を測定するパルス幅信号を有する、ことを特徴とするシリアルデータ伝送方法。

請求項4

請求項1または請求項2に記載のシリアルデータ伝送方法を用いた伝送インタフェース回路において、内部クロック回路と、この内部クロック分周して送信クロックを形成する分周回路と、この送信クロックによって制御され伝送路に伝送信号を出力する送信部と、伝送路から送信されてくる伝送信号を内部クロックによって受信し,送信側の送信データを復元してバッフアメモリに書き込む受信部と、送信部および受信部とを伝送路に接続する接続手段と、を備え、送信部は、送信データバッフアメモリと、チップ選択信号形成回路と、このチップ選択信号を送信後、前記送信クロックとバッフアメモリ内の送信データとを1ビットずつ交互に選択出力する制御回路と、を備え、受信部は、伝送路から受信する伝送信号が予め定められた時間Hレベルを継続するチップ選択信号を検出するチップ選択信号検出回路と、このチップ選択信号を検出したとき、後続するシリアルデータからクロックタイミングを抽出するクロック抽出手段と、このクロック抽出手段の出力に対応して予め定められたタイミン遅れで書き込みタイミングパルスを出力するタイミング形成回路と、このタイミング形成回路のタイミングパルスで受信したシリアルデータの送信データを1ビットずつ書き込む受信データバッフアメモリと、を備える、ことを特徴とする伝送インタフェース回路。

請求項5

請求項1または請求項2および請求項3に記載のシリアルデータ伝送方法を用いた伝送インタフェース回路において、内部クロック回路と、この内部クロックを分周して送信クロックを形成する分周回路と、この送信クロックによって制御され伝送路に伝送信号を出力する送信部と、伝送路から送信されてくる伝送信号を内部クロックによって受信し,送信側の送信データを復元してバッフアメモリに書き込む受信部と、送信部および受信部とを伝送路に接続する接続手段と、を備え、送信部は、送信データバッフアメモリと、チップ選択信号形成回路と、このチップ選択信号を送信後、クロックパルス幅測定信号を出力し,続いて,前記送信クロックとバッフアメモリ内の送信データとを1ビットずつ交互に選択出力する制御回路と、を備え、受信部は、伝送路から受信する伝送信号が予め定められた時間Hレベルを継続するチップ選択信号を検出するチップ選択信号検出回路と、このチップ選択信号を検出したとき、クロックパルス幅を測定するパルス幅検出回路と、後続するシリアルデータからクロックタイミングを抽出するクロックタイミング抽出手段と、このクロックタイミング抽出手段の出力に対応して予め定められたタイミング遅れて書き込みタイミングパルスを出力するタイミング形成回路と、このタイミング形成回路のタイミングパルスで受信したシリアルデータの送信データを1ビットずつ書き込む受信データバッフアメモリと、を備える、ことを特徴とする伝送インタフェース回路。

請求項6

請求項4または請求項5に記載の伝送インタフェース回路において、制御回路は、内部クロックを分周して形成される送信クロックで送信データバッフアメモリ内のデータを1ビットずつ選択し,送信クロックと論理積をとり,この論理積出力と前記送信クロックとを交互に選択・出力する第1制御回路を備える、ことを特徴とする伝送インタフェース回路。

請求項7

請求項4または請求項5に記載の伝送インタフェース回路において、制御回路は、内部クロックを分周して形成される送信クロックと,この送信クロックで送信データバッフアメモリ内のデータと,を順次1ビットずつ交互に選択・出力するセレクタ回路(第2制御回路)を備える、ことを特徴とする伝送インタフェース回路。

請求項8

請求項5に記載の伝送インタフェース回路において、制御回路は、第1制御回路または第2制御回路を有し、チップ選択信号を送信後,先頭の送信クロックのみ2送信クロック送信し,続いて,送信データバッフアメモリから送信データを1ビットずつ交互に選択する論値回路を備える、ことを特徴とする伝送インタフェース回路。

請求項9

請求項4または請求項5に記載の伝送インタフェース回路において、シリアルデータからクロックタイミングを抽出するクロック抽出手段は、伝送信号の送信データがリターンゼロ(RZ)型のデータで構成されているとき、シリアルデータのクロック立ち上がりタイミングでクロックを抽出し、タイミング形成回路の予め定められた書き込みタイミングパルスは、この抽出されたクロックの立ち上がりタイミングに対して 5/2送信クロックパルス幅遅延して出力する、ことを特徴とする伝送インタフェース回路。

請求項10

請求項4または請求項5に記載の伝送インタフェース回路において、シリアルデータからクロックタイミングを抽出するクロック抽出手段は、伝送信号の送信データがノンリターンゼロ (NRZ)型のデータで構成されているとき、シリアルデータのクロック中央部のクロック立上がりあるいはクロック立ち下がりのタイミングでクロックを抽出し、タイミング形成回路の予め定められた書き込みタイミングパルスは、この抽出されたクロック中央部の変化するタイミングに対して2送信クロックパルス幅遅延して出力する、ことを特徴とする伝送インタフェース回路。

請求項11

請求項9または請求項10に記載の伝送インタフェース回路において、クロック抽出手段およびタイミング形成回路は、予め定められた 5/2送信クロックパルス幅あるいは2送信クロックパルス幅に相当する内部クロック数のダウンカウンタを備え、クロック抽出手段が抽出するクロックタイミングでこのダウンカウンタに前記内部クロック数をセットし、内部クロックでカウントダウンして、カウント値ゼロでフラグをたて、このフラグで受信データバッフアメモリにシリアルデータの送信データを1ビットずつ書き込む、ことを特徴とする伝送インタフェース回路。

請求項12

請求項5および請求項11に記載の伝送インタフェース回路において、クロックパルス幅検出回路が検出したクロックパルス幅を 5/2倍あるいは2倍して,この値のクロック数をダウンカウンタにセットし、内部クロックでカウントダウンして、カウント値ゼロでフラグをたて、このフラグで受信データバッフアメモリにシリアルデータの送信データを1ビットずつ書き込む、ことを特徴とする伝送インタフェース回路。

請求項13

請求項5に記載の伝送インタフェース回路において、受信部は、伝送路から受信する伝送信号が予め定められた時間Hレベルを継続するチップ選択信号を検出するチップ選択信号検出回路と、このチップ選択信号を検出したとき、次の送信クロックのクロックパルス幅を測定するメモリカウンタと、このメモリカウンタの計数値をセットし,このセット値を1ビットシフトして1/2 の演算を行うシフトレジスタと、内部クロックをアップカウントするリセット機能付きパルス幅(Pw)カウンタと、前記シフトレジスタの1/2 演算されたメモリカウンタの計数値とパルス幅(Pw)カウンタのカウント値とを比較するコンパレータと、このコンパレータ出力アップカウンタのカウント値をリセットし, 他方このコンパレータ出力を5進カウントするカウンタと、を備えてクロックタイミングから 5/2クロック幅遅延した書き込みタイミングパルスを発生し、この書き込みタイミングパルスでシリアルデータの送信データを順次書き込むシフトレジスタと、を備える、ことを特徴とする伝送インタフェース回路。

技術分野

背景技術

0002

近年、半導体装置の小型化に伴い多くの機能が1チップの半導体集積回路(以下、ICと略称する) に集積される結果、パッケージピン数は益々増大する。一方、パッケージは小さくなり、そのためにピン数は少なくという相容れない技術的な要求がある。特に、ピン数の少ない電源用ICなどで出力電圧制御などデジタル信号の制御を必要とするICにとっては大きな問題である。これらの電源用ICなどのデジタル信号の制御のためのインタフェース回路に関して述べると、パラレルインタフェース回路(たとえば8ビット)からシリアルインタフェース回路にすることで、データ転送速度は低下するがインタフェース回路のピン数を低減することができるので、データ転送速度を必要としない携帯機器などでは、シリアルインタフェース回路が多く用いられる様になってきた。

0003

しかし、図12において、シリアルインタフェース回路といっても、従来技術による伝送路への伝送制御を行う上で必要な線路(ピン数)は、一般的に、チップ選択信号CSと、クロック信号CLK と、データDATAと、リードライト制御信号R/W と、の4本が必要である。一方、近年、この線路は3線式2線式のシリアルデータ伝送方法が現れ、ICのピン数の削減すなわちパッケージの縮小に寄与している。3線式のシリアルデータ伝送方法では、リード/ライト制御信号R/W をデータの一部として取り込むことによって、この制御線を削除することができる。また、2線式のシリアルデータ伝送方法では、更に、データDATAとクロックCLKの状態を検出して、チップ選択信号CSを実現するなどして更に制御線を削除することができる。この様な2線式のシリアルデータ伝送方法では、特に、Philips社のI2Lがよく知られ、浸透している。

0004

また、特開平7-95248 号公報「時分割データ通信方式」には1線式のシリアルデータ伝送方法が開示されている。図12において、横軸時間軸をとり、縦軸に上から送信データDA、クロック信号CL、中間電位、伝送路1への送信出力1c、および受信側での分離回路でクロック信号CLを除き、送信データDAを復元した波形図を示す。即ち図示例では、送信データ1cがH,H,L,L,H,H,L,L,H,H,・・と出力されたとき、この送信データが Hレベルのとき、中間電位出力として電源電圧Vcc(=5V)を出力し、送信データが Lレベルのとき、中間電位出力として電源電圧Vccを抵抗R1,R2 で分圧した、例えば、1/2 Vcc(=2.5V)を出力する。この中間電位をクロック信号CLで変調することにより送信出力を伝送路1に出力する。この結果、送信データが Hレベルのとき、振幅5V-PP の方形波1cが出力され、送信データが Lレベルのとき、振幅2.5V-PP の方形波1cが伝送路に出力される。従って、受信部4では、例えば、3Vの閾値でもって、シリアルデータを判別すると、送信データDAがH の部分では振幅5V-PP の方形波を検出し、送信データDAがL の部分では0Vを検出することができる。即ち、受信側4では、送信データDAと、クロック信号CLとを同時に受信処理を行うことができるので、受信信号同期化処理を行うことができる。

発明が解決しようとする課題

0005

本発明においては、伝送路の線路を削減し、さらにピン数を削減するために、1線式のインターフェースを供するものである。また、特開平7-95248 号公報「時分割データ通信方式」に開示されたシリアルデータ伝送方法では、送信データにクロック信号を重畳させてシリアルデータ送信し、この受信したシリアルデータから予め定められた閾値で識別することにより、簡単に送信データおよびクロック信号を分離・復元することができる。しかし、送信データが Lレベルでは、識別する閾値と Lレベルとの差が小さいので、データ伝送システム全体として見たときのノイズマージンが通常のシステムより低下する恐れがある。

0006

本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、データ伝送のノイズマージンを低下させることなく、1線式のシリアルデータ伝送方法およびその方法を用いた伝送インタフェース回路を提供することにある。

課題を解決するための手段

0007

上記目的を達成するために、本発明においては、送信側でデータにクロック信号を混ぜて伝送し、受信側でクロックタイミングを抽出して、直列的に受け取った伝送信号から送信側のデータビット列再構成するシリアルデータ伝送方法であって、送信側は、データを伝送路に送信するとき、クロック信号よりも長い期間継続するHレベルを出力した後Lレベルを出力するチップ選択信号(CS)と、このチップ選択信号の後,リターンゼロ(RZ)型の1クロック信号と,送信データの内,先頭ビットから順に最終ビットまでの1ビットずつのリターンゼロ(RZ)型のデータと,を交互に選択・変換してなるシリアルデータと、を送信し、受信側は、伝送路に送信される伝送信号からチップ選択信号(CS)を受信したとき、後続するシリアルデータからクロックタイミングを抽出し、この抽出されたクロックタイミングから予め定められた時間遅れ書き込みタイミングでシリアルデータの送信データを1ビットずつバッフアメモリに書き込むものとする。

0008

かかる伝送方法により、送信データの各1ビットデータの前に1ビットのリターンゼロ(RZ)型の送信クロックがあるので、このリターンゼロ(RZ)型の送信クロックから予め定められたクロックタイミングを抽出し、次に続く送信データが確実にH,L判別できる書き込みタイミングで1ビットずつの送信データをバッフアメモリに書き込むことができる。即ち、伝送されるシリアルデータから送信クロックのタイミングを抽出してこのタイミングに同期して一定の間隔で送信データをメモリに書き込むことができる。

0009

また、送信側でデータにクロック信号を混ぜて伝送し、受信側でクロックタイミングを抽出して、直列的に受け取った伝送信号から送信側のデータビット列を再構成するシリアルデータ伝送方法であって送信側は、データを伝送路に送信するとき、クロック信号よりも長い期間継続するHレベルを出力した後Lレベルを出力するチップ選択信号(CS)と、このチップ選択信号の後,リターンゼロ(RZ)型の1クロック信号と,送信データの内,先頭ビットから順に最終ビットまでの1ビットずつのノンリターンゼロ(NRZ) 型のデータと,を交互に選択してなるシリアルデータと、を送信し、受信側は、伝送路に送信される送信信号からチップ選択信号(CS)を受信したとき、後続するシリアルデータからクロックタイミングを抽出し、この抽出されたクロックタイミングから予め定められた時間遅れの書き込みタイミングでシリアルデータの送信データを1ビットずつバッフアメモリに書き込むものとする。

0010

かかる伝送方法により、上述の送信データがリターンゼロ(RZ)型のデータの場合と同様に、抽出すべきリターンゼロ(RZ)型の送信クロックから抽出するクロックタイミング位置およびバッフアメモリに書き込む書き込みタイミング位置に相違はあるが、抽出されたクロックタイミングから, 次に続く送信データが確実にH,L判別できる書き込みタイミングで1ビットずつの送信データをバッフアメモリに書き込むことができる。即ち、伝送されるシリアルデータから送信クロックのタイミングを抽出してこのタイミングに同期して一定の間隔で送信データをメモリに書き込むことができる。

0011

また、送信データは、チップ選択信号(CS)とシリアルデータとの間にクロックパルス幅を測定するパルス幅信号を有することができる。かかる伝送方法により、受信側はチップ選択信号(CS)を受信した後、続いて送信される送信クロック信号のパルス幅信号を測定し、この測定したパルス幅に予め伝送方法毎に定められた倍率掛けることにより、抽出されたクロックタイミングから書き込みタイミングまでの時間を知ることができる。従って、この時間で書き込みタイミングの遅れ時間を制御することにより、送信側の送信クロック周期を意識しなくてもシリアルデータ伝送を行うことができる。

0012

また、上述のシリアルデータ伝送方法を用いた伝送インタフェース回路において、内部クロック回路と、この内部クロック分周して送信クロックを形成する分周回路と、この送信クロックによって制御され伝送路に伝送信号を出力する送信部と、伝送路から送信されてくる伝送信号を内部クロックによって受信し,送信側の送信データを復元してバッフアメモリに書き込む受信部と、送信部および受信部とを伝送路に接続する接続手段と、を備え、送信部は、送信データバッフアメモリと、チップ選択信号形成回路と、このチップ選択信号を送信後、送信クロックとバッフアメモリ内の送信データとを1ビットずつ交互に選択出力する制御回路と、を備え、受信部は、伝送路から受信する伝送信号が予め定められた時間Hレベルを継続するチップ選択信号を検出するチップ選択信号検出回路と、このチップ選択信号を検出したとき、後続するシリアルデータからクロックタイミングを抽出するクロック抽出手段と、このクロック抽出手段の出力に対応して予め定められたタイミング遅れで書き込みタイミングパルスを出力するタイミング形成回路と、このタイミング形成回路のタイミングパルスで受信したシリアルデータの送信データを1ビットずつ書き込む受信データバッフアメモリと、を備えるものとする。

0013

かかる構成により、伝送インタフェース回路が相手機器より伝送要求を受けたとき, あるいは、自己機器内の情報処理装置より送信要求を受け,伝送路にデータを送信するとき、送信部は、接続手段を送信側に切り換え、内部クロックを分周して形成する送信クロックに基づき、チップ選択信号形成回路からチップ選択信号を制御回路経由で送信し、続いて、制御回路が送信クロックと送信データバッフアメモリのデータとを1ビットずつ交互に選択制御してシリアルデータを送信することができる。

0014

また、上記の送信要求がない常時は、接続手段を受信側に切り換えて待機し、受信部は、伝送路に送信されてくるチップ選択信号の有無を監視する。この状態で、チップ選択信号検出回路がチップ選択信号を検出すると、クロック抽出手段が後続するシリアルデータからクロックタイミングを抽出し、タイミング形成回路が抽出されたクロックタイミングから予め定められたタイミング遅れで書き込みタイミングパルスを出力し、このタイミングパルスで伝送路から受信したシリアルデータの送信データを1ビットずつ受信データバッフアメモリに書き込むことができる。

0015

また、上述のシリアルデータ伝送方法を用いた伝送インタフェース回路において、内部クロック回路と、この内部クロックを分周して送信クロックを形成する分周回路と、この送信クロックによって制御され伝送路に伝送信号を出力する送信部と、伝送路から送信されてくる伝送信号を内部クロックによって受信し,送信側の送信データを復元してバッフアメモリに書き込む受信部と、送信部および受信部とを伝送路に接続する接続手段と、を備え、送信部は、送信データバッフアメモリと、チップ選択信号形成回路と、このチップ選択信号を送信後、クロックパルス幅測定信号を出力し,続いて,送信クロックとバッフアメモリ内の送信データとを1ビットずつ交互に選択出力する制御回路と、を備え、受信部は、伝送路から受信する伝送信号が予め定められた時間Hレベルを継続するチップ選択信号を検出するチップ選択信号検出回路と、このチップ選択信号を検出したとき、クロックパルス幅を測定するパルス幅検出回路と、後続するシリアルデータからクロックタイミングを抽出するクロックタイミング抽出手段と、このクロックタイミング抽出手段の出力に対応して予め定められたタイミング遅れて書き込みタイミングパルスを出力するタイミング形成回路と、このタイミング形成回路のタイミングパルスで受信したシリアルデータの送信データを1ビットずつ書き込む受信データバッフアメモリと、を備えるものとする。

0016

かかる構成により、伝送インタフェース回路が相手機器より伝送要求を受けたとき, あるいは、自己機器内の情報処理装置より送信要求を受け,伝送路にデータを送信するとき、送信部は、接続手段を送信側に切り換え、内部クロックを分周して形成する送信クロックに基づき、チップ選択信号形成回路からチップ選択信号を制御回路経由で送信し、続いて、制御回路が送信クロックと送信データバッフアメモリのデータとを1ビットずつ交互に選択制御してシリアルデータを送信することができる。

0017

また、上記の送信要求がない常時は、接続手段を受信側に切り換えて待機し、受信部は、伝送路に送信されてくるチップ選択信号の有無を監視する。この状態で、チップ選択信号検出回路がチップ選択信号を検出すると、パルス幅検出回路はクロックパルス幅を測定し、タイミング形成回路のタイミング遅れ時間を設定する。続いて、クロック抽出手段が後続するシリアルデータからクロックタイミングを抽出し、タイミング形成回路が抽出されたクロックタイミングから上記設定されたタイミング遅れ時間で書き込みタイミングパルスを出力し、このタイミングパルスで伝送路から受信したシリアルデータの送信データを1ビットずつ受信データバッフアメモリに書き込むことができる。

0018

また、伝送インタフェース回路の制御回路は、内部クロックを分周して形成される送信クロックで送信データバッフアメモリ内のデータを1ビットずつ選択し,送信クロックと論理積をとり,この論理積出力と前記送信クロックとを交互に選択・出力する第1制御回路を備えることができる。かかる構成により、シリアルデータの送信データをリターンゼロ(RZ)型のデータとして構成することができる。

0019

また、伝送インタフェース回路の制御回路は、内部クロックを分周して形成される送信クロックと,この送信クロックで送信データバッフアメモリ内のデータと,を順次1ビットずつ交互に選択・出力するセレクタ回路(第2制御回路)を備えることができる。かかる構成により、シリアルデータの送信データをノンリターンゼロ(NRZ) 型のデータとして構成することができる。

0020

また、伝送インタフェース回路の制御回路は、第1制御回路または第2制御回路を有し、チップ選択信号を送信後,先頭の送信クロックのみ2送信クロック送信し,続いて,送信データバッフアメモリから送信データを1ビットずつ交互に選択する論値回路を備えることができる。かかる構成により、チップ選択信号とシリアルデータとの間に、パルス幅測定用の送信クロックを挿入することができる。

0021

また、シリアルデータからクロックタイミングを抽出するクロック抽出手段は、伝送信号の送信データがリターンゼロ(RZ)型のデータで構成されているとき、シリアルデータのクロックの立ち上がりタイミングでクロックを抽出し、タイミング形成回路の予め定められた書き込みタイミングパルスは、この抽出されたクロックの立ち上がりタイミングに対して 5/2送信クロックパルス幅遅延して出力することができる。

0022

また、シリアルデータからクロックタイミングを抽出するクロック抽出手段は、伝送信号の送信データがノンリターンゼロ (NRZ)型のデータで構成されているとき、シリアルデータのクロック中央部のクロック立上がりあるいはクロック立ち下がりのタイミングでクロックを抽出し、タイミング形成回路の予め定められた書き込みタイミングパルスは、この抽出されたクロック中央部の変化するタイミングに対して2送信クロックパルス幅遅延して出力することができる。

0023

また、伝送インタフェース回路のクロック抽出手段およびタイミング形成回路は、予め定められた 5/2送信クロックパルス幅あるいは2送信クロックパルス幅に相当する内部クロック数のダウンカウンタを備え、クロック抽出手段が抽出するクロックタイミングでこのダウンカウンタに内部クロック数をセットし、内部クロックでカウントダウンして、カウント値ゼロでフラグをたて、このフラグで受信データバッフアメモリにシリアルデータの送信データを1ビットずつ書き込むことができる。

0024

また、伝送インタフェース回路は、クロックパルス幅検出回路が検出したクロックパルス幅を 5/2倍あるいは2倍して,この値のクロック数をダウンカウンタにセットし、内部クロックでカウントダウンして、カウント値ゼロでフラグをたて、このフラグで受信データバッフアメモリにシリアルデータの送信データを1ビットずつ書き込むことができる。

0025

かかる構成により、受信側はチップ選択信号(CS)を受信した後、続いて送信される送信クロック信号のパルス幅信号を測定し、この測定したパルス幅に予め伝送方法毎に定められた倍率を掛けることにより、抽出されたクロックタイミングから書き込みタイミングまでの時間を知ることができる。従って、この時間で書き込みタイミングの遅れ時間を制御することにより、送信側の送信クロックを意識しなくてもシリアルデータ伝送を行うことができる。

0026

また、受信部は、伝送路から受信する伝送信号が予め定められた時間Hレベルを継続するチップ選択信号を検出するチップ選択信号検出回路と、このチップ選択信号を検出したとき、次の送信クロックのクロックパルス幅を測定するメモリカウンタと、このメモリカウンタの計数値をセットし,このセット値を1ビットシフトして1/2 の演算を行うシフトレジスタと、内部クロックをアップカウントするリセット機能付きパルス幅(Pw)カウンタと、シフトレジスタの1/2 演算されたメモリカウンタの計数値とパルス幅(Pw)カウンタのカウント値とを比較するコンパレータと、このコンパレータ出力アップカウンタのカウント値をリセットし, 他方このコンパレータ出力を5進カウントするカウンタと、を備えてクロックタイミングから 5/2クロック幅遅延した書き込みタイミングパルスを発生し、この書き込みタイミングパルスでシリアルデータの送信データを順次書き込むシフトレジスタと、を備えることができる。

発明を実施するための最良の形態

0027

図1は本発明による第1実施例のシリアルデータ伝送方法を説明する伝送波形図、図2は第2実施例のシリアルデータ伝送方法を説明する伝送波形図、図3は第1実施例でパルス幅測定信号を有する伝送波形図、図4は第2実施例でパルス幅測定信号を有する伝送波形図、図5は受信部で第1実施例のシリアルデータから送信データを復元するタイミング動作図図6は受信部で第2実施例のシリアルデータから送信データを復元するタイミング動作図、図7は第1・第2実施例の伝送インタフェース回路のブロック線図、図8は送信クロックのパルス幅検出回路を有する第1・第2実施例の伝送インタフェース回路のブロック線図、図9は一実施例による伝送インタフェース回路のブロック線図、図10は一実施例の動作を説明する動作波形図、図11は本発明による伝送路上に送信される伝送信号の構成を説明する構成図であり、図12、図13に対応する同一機能部材には同じ符号が付してある。
(実施形態1)図1において、本発明によりシリアルデータ伝送方法は、送信側でデータDA(=D7,D6,・・D1,D0)にクロック信号(CL,CL,CL ・・) を混ぜて伝送し、受信側でクロックタイミングc1 (図5の(B) 参照) を抽出して、直列的に受け取った伝送信号(CS=(CL,D7,CL,D6・・CL,D1,CL,D0)))から送信側のデータビット列(D7,D6・・D1,D0)を再構成するシリアルデータ伝送方法であって、送信側では、データ(1c)を伝送路1に送信するとき、クロック信号CLよりも長い期間継続するHレベルを出力した後Lレベルを出力するチップ選択信号CSと、このチップ選択信号CSの後,H,L のレベルが1クロック内に半分ずつ出現するリターンゼロ(RZ)型の1クロック信号CLと,送信データ(D7,D6・・D1,D0)の内,先頭ビット(D7)から順に最終ビット(D0)までの1ビットずつのリターンゼロ(RZ)型のデータ(D7,D6・・D1,D0)と,を図1の(B) に図示する様に、交互に選択・変換してなるシリアルデータ(CL,D7,CL,D6・・CL,D0)と、を送信する。

0028

受信側では、伝送路1に送信される伝送信号(1b)からチップ選択信号CSを受信したとき、後続するシリアルデータ(CL,D7,CL,D6・・CL,D0)からクロックタイミングc1を抽出し、この抽出されたクロックタイミングc1から予め定められた時間(T1)遅れの書き込みタイミングw1でシリアルデータ(CL,D7,CL,D6・・CL,D0)から送信データ(D7,D6・・D1,D0)を1ビットずつバッフアメモリ(44)に書き込み制御することができる。

0029

かかる伝送方法により、送信データ(D7,D6・・D1,D0)の各1ビットデータ(Dj)の前に1ビットのリターンゼロ(RZ)型の送信クロックCLがあるので、このリターンゼロ(RZ)型の送信クロックCLから予め定められたクロックタイミングc1(例えば、図5の(A) の送信クロックCLK の立ち上がり部分) を抽出し、次に続く送信データ(Dj)が確実に H,L判別できる書き込みタイミング(例えば、図5の(B) の送信データでw1で図示される送信データのH(L)レベルの中央部分) で1ビットずつの送信データDjをバッフアメモリ(44)に書き込むことができる。即ち、伝送されるシリアルデータ(CL,D7,CL,D6・・CL,D0)から送信クロックCLのタイミングc1を抽出してこのタイミングc1の同期して一定の間隔(T1)のタイミングw1で送信データ(D7,D6・・D1,D0)をメモリ44に書き込むことができる。
(実施形態2)また、図2において、本発明によりシリアルデータ伝送方法は、送信側でデータDA(=D7,D6,・・D1,D0)にクロック信号(CL,CL,CL,・・) を混ぜて伝送し、受信側 でクロックタイミングc2 (図6の(B) 参照) を抽出して、直列的に受け取った伝送信号(CS=(CL,D7,CL,D6・・CL,D1,CL,D0)) から送信側のデータビット列(D7,D6・・D1,D0)を再構成するシリアルデータ伝送方法であって、送信側では、データ(1c)を伝送路1に送信するとき、クロック信号CLよりも長い期間継続するHレベルを出力した後Lレベルを出力するチップ選択信号CSと、このチップ選択信号CSの後,リターンゼロ(RZ)型の1クロック信号CLと,送信データ(D7,D6・・D1,D0)の内,先頭ビット(D7)から順に最終ビット(D0)までの1ビットずつの H,Lのレベルが1クロック間持続するノンリターンゼロ(NRZ) 型のデータ(D7,D6・・D1,D0)と,を図2の(B) に図示する様に、交互に選択・変換してなるシリアルデータ(CL,D7,CL,D6・・CL,D0)と、を送信する。

0030

受信側では、伝送路1に送信される伝送信号(1b)からチップ選択信号CSを受信したとき、後続するシリアルデータ(CL,D7,CL,D6・・CL,D0)からクロックタイミングc2を抽出し、この抽出されたクロックタイミングc2から予め定められた時間(T2)遅れの書き込みタイミングw2でシリアルデータ(CL,D7,CL,D6・・CL,D0)から送信データ(D7,D6・・D1,D0)を1ビットずつバッフアメモリ(44)に書き込み制御することができる。

0031

かかる伝送方法により、実施形態1で述べた送信データがリターンゼロ(RZ)型のデータの場合と同様に、送信データ(D7,D6・・D1,D0)の各1ビットデータ(Dj)の前に1ビットのリターンゼロ(RZ)型の送信クロックCLがあるので、このリターンゼロ(RZ)型の送信クロックCLから予め定められたクロックタイミングc2(例えば、図6の(A) の送信クロックCLK の立ち下がり部分) を抽出し、次に続く送信データ(Dj)が確実に H,L判別できる書き込みタイミング(例えば、図6の(B) の送信データでw1で図示される H,Lレベルの中央部分) で1ビットずつの送信データDjをバッフアメモリ(44)に書き込むことができる。即ち、伝送されるシリアルデータ(CL,D7,CL,D6・・CL,D0)から送信クロックCLK のタイミングc2を抽出してこのタイミングc2の同期して一定の間隔(T2)で送信データ(D7,D6・・D1,D0)をメモリ44に書き込むことができる。
(実施形態3)また、図3図4において、送信データ(D7,D6・・D1,D0)は、チップ選択信号CSとシリアルデータ(CL,D7,CL,D6・・CL,D0)との間にクロックパルス幅を測定するパルス幅信号Pwを有することができる。

0032

かかる伝送方法により、受信側はチップ選択信号(CS)を受信した後、続いて送信される送信クロック信号のパルス幅信号Pwを測定し、この測定したパルス幅に実施形態1、実施形態2の伝送方法毎に予め定められた倍率(5/2倍,2倍) を掛けることにより、抽出されたクロックタイミング(c1またはc2) から書き込みタイミング(w1またはw2) までの時間 (T1またはT2) を知ることができる。従って、この時間 (T1またはT2) で書き込みタイミング遅れ時間を設定・制御することにより、送信側の送信クロックCLの周期を意識しなくてもシリアルデータ伝送を行うことができる。

0033

(実施例1)図1図5図7を用いて実施形態1の説明を補足する。図7において、本発明によるシリアルデータ伝送方法を用いた伝送インタフェース回路2(2A,2B) は、実施形態1および実施形態2に用いられるハードウェア構成であり、内部クロック回路21と、この内部クロックclk を分周して送信クロックCLを形成する分周回路22と、この送信クロックCLによって制御され伝送路1に伝送信号1a(=1c) を出力する送信部3(3A,3B) と、伝送路1から送信されてくる伝送信号1a(=1b) を内部クロックclk によって受信し,送信側の送信データ1cを復元してバッフアメモリ44に書き込む受信部4(4A,4B) と、送信部3および受信部4とを伝送路1に接続するスイッチで表示された接続手段13と、を備えて構成される。

0034

送信部3(3A,3B) は、この伝送インタフェース回路2(2A,2B) が収納された機器中央処理装置(CPU) 5からの送信データを一時収納する送信データバッフアメモリ33と、チップ選択信号形成回路31と、このチップ選択信号(CS)31a を送信後、送信クロックCLとバッフアメモリ33内の送信データ33a とを1ビットずつ交互に選択出力する制御回路32(32A,32B) と、を備えて構成される。

0035

かかる構成により、伝送インタフェース回路2(2A,2B) が交信相手機器より伝送要求を受けたとき, あるいは、自己機器内の中央処理装置5より送信要求を受け,伝送路1にデータ1c(=1a) を送信するとき、送信部3(3A,3B) は、接続手段13を送信側(1c)に切り換え、内部クロックclk を分周して形成する送信クロックCLに基づき、チップ選択信号形成回路31からチップ選択信号(CS)31a を制御回路32(32A,32B) 経由で送信する。続いて、制御回路32(32A,32B) は送信クロックCLと送信データバッフアメモリ33の送信データ(D7,D6・・D1,D0)とを1ビットずつ交互に選択制御してシリアルデータ(CL,D7,CL,D6・・CL,D1,CL,D0)を送信する。この動作波形が図1に図示される。

0036

図1において、横軸に時間軸を左から右にとる。図1の(A) に上から順に送信クロックCLと、送信データDA(=D7,D6 ・・D1,D0)と、制御回路32によって送信クロックCLと送信データDA(D7,D6・・) とを1ビットずつ交互に選択制御してシリアルデータ(CL,D7,CL,D6・・) を送信制御する状態を示す。この制御回路32(32A) は、図示省略されているが、内部クロックclk を分周して形成される送信クロックCLで送信データバッフアメモリ33内の送信データ33aを1ビットずつ選択し,送信クロックCLと論理積をとり,この論理積出力と送信クロックCLとを交互に選択・出力する第1制御回路32A を備えて構成することができる。あるいは、例えば、H レベルとバッフアメモリ33の送信データDAとを1ビットずつ交互に選択し、この選択データと送信クロックCLとの論理積をとることで構成することができる。

0037

かかる構成により、制御回路32A は、シリアルデータの送信データDAをリターンゼロ(RZ)型のデータとして構成することができる。図1の(B) にこの様に形成された伝送信号1cを伝送路1に送信することができる。図示例の送信データ(D7,D6・・D1,D0)は、(1,0,1,0,0,0,1,1) を送信した状態を示し、時間軸が右に流れているので、伝送路1への伝送信号1cの先頭は、左側のチップ選択信号(CS)が先頭である。

0038

次に、図7に戻って、受信部4(4A,4B) は、伝送路1から受信する伝送信号1b(=1a) が予め定められた時間Hレベルを継続するチップ選択信号CSを検出するチップ選択信号検出回路41と、このチップ選択信号CSを検出したとき、後続するシリアルデータ(CL,D7,CL,D6・・) からクロックタイミング(図5に図示するc1)を抽出するクロック抽出手段42(42A,42B) と、このクロック抽出手段42(42A,42B) の出力c1,c2 に対応して予め定められたタイミング遅れ(T1,T2) で書き込みタイミングパルスw1,w2 を出力するタイミング形成回路43(43A,43B) と、このタイミング形成回路43(43A,43B) のタイミングパルスw1,W2 で受信したシリアルデータ(CL,D7,CL,D6・・) の送信データDA(=D7,D6 ・・) を1ビットずつ書き込む受信データバッフアメモリ44と、を備えて構成される。

0039

かかる構成により、送信要求がない常時は、接続手段13を受信側に切り換えて待機し、受信部4は、伝送路1に送信されてくるチップ選択信号CSの有無を監視する。この状態で、チップ選択信号検出回路41がチップ選択信号CSを検出すると、クロック抽出手段42(42A) は後続するシリアルデータ(CL,D7,CL,D6・・) から図5に図示するクロックタイミングc1を各クロックCL毎に抽出し、タイミング形成回路43A がこの抽出されたクロックタイミングc1から予め定められたタイミング遅れT1で書き込みタイミングパルスw1を出力し、このタイミングパルスw1で伝送路1から受信したシリアルデータ(CL,D7,CL,D6・・) の送信データ(D7,D6・・) を1ビットずつ受信データバッフアメモリ44に書き込み、バッフアメモリ44から中央処理装置5に受信データDAをわたすことができる。

0040

図5において、横軸に時間軸を左から右にとる。図5の(A) に上から順に送信クロックCLと、送信データDA(=D7,D6 ・・D1,D0)と、伝送路1からのシリアルデータ(CL,D7,CL,D6・・) の受信状態を示す。また、図5の(B) にクロックタイミングc1から予め定められたタイミング遅れT1で書き込みタイミングパルスw1を出力する状態を示す。

0041

ここで、シリアルデータ(CL,D7,CL,D6・・) からクロックタイミングc1を抽出するクロック抽出手段42A は、伝送信号1bの送信データDA(=D7,D6 ・・D1,D0)がリターンゼロ(RZ)型のデータで構成されているとき、シリアルデータ中のクロック立ち上がり(シリアルデータの上向きの矢印で図示)のタイミングでクロックc1を抽出し、タイミング形成回路43A の予め定められた書き込みタイミングパルスw1は、この抽出されたクロックの立ち上がりタイミングc1に対して 5/2送信クロックパルス幅(T1=5/2Pw)だけ遅延して出力(w1)することができる。この様にタイミング形成回路43の遅延時間T1を選択することにより、送信データ(D7,D6・・D1,D0)のH,L レベルの有意データの中央部分でバッフアメモリ44に書き込みを行うことができ、内部クロックclの周期の変動やノイズなどに強い受信部4を構成することができる。また、図5の(C),(D) は送信クロックがこの送信クロック周期の半周期遅れた場合の状態を図示し、この場合でもクロック抽出手段42A がシリアルデータ中のクロック立ち上がり部分のタイミングでクロックc1を抽出することで、同様に、タイミングパルスw1で伝送路1から受信したシリアルデータ(CL,D7,CL,D6・・) の送信データDA(=D7,D6 ・・) を1ビットずつ受信データバッフアメモリ44に書き込み、バッフアメモリ44から中央処理装置5に受信データDAをわたすことができる。
(実施例2)図2図6図7を用いて実施形態2の説明を補足する。図7において、本発明による伝送インタフェース回路2の実施例1との差異は、送信データ(D7,D6・・D1,D0)がノンリターンゼロ型のデータで構成されている点である。従って、ここでは実施例1と異なる送信部3の制御回路32B と、受信部4のクロック抽出手段42およびタイミング形成回路43を中心に以下説明する。

0042

送信部3(3B)は、この伝送インタフェース回路2(2B)が収納された機器の中央処理装置(CPU) 5からの送信データを一時収納する送信データバッフアメモリ33と、チップ選択信号形成回路31と、このチップ選択信号(CS)31a を送信後、送信クロックCLとバッフアメモリ33内の送信データ33a とを1ビットずつ交互に選択出力する制御回路32(32B) と、を備えて構成される。

0043

かかる構成により、伝送インタフェース回路2(2B)が交信相手機器より伝送要求を受けたとき, あるいは、自己機器内の中央処理装置5より送信要求を受け,伝送路1にデータ1c(=1a) を送信するとき、送信部3(3B)は、接続手段13を送信側(1c)に切り換え、内部クロックclk を分周して形成する送信クロックCLに基づき、チップ選択信号形成回路31からチップ選択信号(CS)31a を制御回路32(32)経由で送信する。続いて、制御回路32(32B) は送信クロックCLと送信データバッフアメモリ33のデータ(D7,D6・・D1,D0)とを1ビットずつ交互に選択制御してシリアルデータ(CL,D7,CL,D6・・CL,D1,CL,D0)を送信する。この動作波形が図2に図示される。

0044

図2において、横軸に時間軸を左から右にとる。図2の(A) に上から順に送信クロックCLと、送信データDA(=D7,D6 ・・D1,D0)と、制御回路32B によって送信クロックCLと送信データDA(D7,D6・・) とを1ビットずつ交互に選択制御してシリアルデータ(CL,D7,CL,D6・・) を送信制御する状態を示す。この制御回路32B は、図示省略されているが、内部クロックclk を分周して形成される送信クロックCLと,この送信クロックCLで送信データバッフアメモリ33内の送信データ33a と,を順次1ビットずつ交互に選択・出力するセレクタ回路(第2制御回路)32B を備えて構成することができる。

0045

かかる構成により、シリアルデータの送信データをノンリターンゼロ(NRZ) 型のデータとして構成することができる。図2の(B) にこの様に形成された伝送信号1cを伝送路1に送信することができる。図示例の送信データ(D7,D6・・D1,D0)は、(1,0,1,0,0,0,1,1) を送信した状態を示し、時間軸が右に流れているので、伝送路1への伝送信号1cの先頭は、左側のチップ選択信号(CS)が先頭である。

0046

次に、図7に戻って、受信部4(4B)は、伝送路1から受信する伝送信号1b(=1a) が予め定められた時間Hレベルを継続するチップ選択信号CSを検出するチップ選択信号検出回路41と、このチップ選択信号CSを検出したとき、後続するシリアルデータ(CL,D7,CL,D6・・) からクロックタイミング(図6に図示するc2) を抽出するクロック抽出手段42B と、このクロック抽出手段42B の出力c2に対応して予め定められたタイミング遅れ(T2)で書き込みタイミングパルスw2を出力するタイミング形成回路43B と、このタイミング形成回路43B のタイミングパルスw2で受信したシリアルデータ(CL,D7,CL,D6・・) の送信データDA(=D7,D6 ・・) を1ビットずつ書き込む受信データバッフアメモリ44と、を備えて構成される。

0047

かかる構成により、送信要求がない常時は、接続手段13を受信側に切り換えて待機し、受信部4(4B)は、伝送路1に送信されてくるチップ選択信号CSの有無を監視する。この状態で、チップ選択信号検出回路41がチップ選択信号CSを検出すると、クロック抽出手段42B は後続するシリアルデータ(CL,D7,CL,D6・・) から図6に図示するクロックタイミングc2を各クロックCL毎に抽出し、タイミング形成回路43B がこの抽出されたクロックタイミングc2から予め定められたタイミング遅れT2で書き込みタイミングパルスw2を出力し、このタイミングパルスw2で伝送路1から受信したシリアルデータ(CL,D7,CL,D6・・) の送信データDA(=D7,D6・・) を1ビットずつ受信データバッフアメモリ44に書き込み、バッフアメモリ44から中央処理装置5に受信データDataをわたすことができる。

0048

図6において、横軸に時間軸を左から右にとる。図6の(A) に上から順に送信クロックCLと、送信データDA(=D7,D6 ・・D1,D0)と、伝送路1からのシリアルデータ(CL,D7,CL,D6・・) の受信状態を示す。また、図6の(B) にクロックタイミングc2から予め定められたタイミング遅れT2で書き込みタイミングパルスw2を出力する状態を示す。

0049

ここで、シリアルデータ(CL,D7,CL,D6・・) からクロックタイミングc2を抽出するクロック抽出手段42B は、伝送信号1bの送信データDA(=D7,D6 ・・D1,D0)がノンリターンゼロ (NRZ)型のデータで構成されているとき、シリアルデータのクロック中央部のクロック立ち上がりあるいはクロック立ち下がり(シリアルデータの上向きまたは下向きの矢印で図示)のタイミングでクロックc2を抽出し、タイミング形成回路43B の予め定められた書き込みタイミングパルスw2は、この抽出されたクロック中央部の変化するタイミングに対して2送信クロックパルス幅(T2=2Pw)遅延して出力することができる。この様にタイミング形成回路43B の遅延時間T2を選択することにより、送信データ(D7,D6・・D1,D0)のH,L レベルの中央部分でバッフアメモリ44に書き込みを行うことができ、内部クロックclの周期の変動やノイズなどに強い受信部4Bを構成することができる。また、図6の(C),(D) は送信クロックCLがこの送信クロック周期の半周期遅れた場合の状態を図示し、この場合でもクロック抽出手段42B がシリアルデータ中のクロック立ち上がり部分のタイミングでクロックc2を抽出することで、同様に、タイミングパルスw2で伝送路1から受信したシリアルデータ(CL,D7,CL,D6・・) の送信データDA(=D7,D6 ・・) を1ビットずつ受信データバッフアメモリ44に書き込み、バッフアメモリ44から中央処理装置5に受信データDataをわたすことができる。

0050

また、実施例1または実施例2の伝送インタフェース回路2(2A.2B) のクロック抽出手段42(42A,42B) およびタイミング形成回路43(43A,43B) は、予め定められた 5/2送信クロックパルス幅((5/2)Pw;42A,43A)あるいは2送信クロックパルス幅(2Pw;42B,43B)に相当する内部クロックclk 数のダウンカウンタを備え、クロック抽出手段42(42A,42B) が抽出するクロックタイミングc1,c2 でこのダウンカウンタに内部クロック数をセットし、内部クロックclk でカウントダウンして、カウント値ゼロでフラグF をたて、このフラグF で受信データバッフアメモリ44にシリアルデータ(CL,D7,CL,D6・・) の送信データDA(=D7,D6 ・・) を1ビットずつ書き込むことができる。

0051

かかる構成においては、一般的に、送信側と受信側に内部クロックclk の周期が略等しい値に選定して構成されている点と、送信データの前に必ず同期化のための送信クロックがあり, このクロック抽出時点c1,c2 から一定のタイミング期間T1,T2 ずらしてデータを書き込めばよい。従って、このタイミング期間T1,T2はかなりラフの構成のものでもよいので、ダウンカウンタで簡単に回路構成することができる。
(実施例3)図3図4図8を用いて実施形態3の説明を補足する。図8において、本発明による伝送インタフェース回路2(2C,2D) は、内部クロック回路21と、この内部クロックclk を分周して送信クロックCLを形成する分周回路22と、この送信クロックCLによって制御され伝送路1に伝送信号1cを出力する送信部3(3C,3D) と、伝送路1から送信されてくる伝送信号1bを内部クロックclk によって受信し,送信側の送信データDA(D7,D6・・D1,D0)を復元してバッフアメモリ44に書き込む受信部4(4C,4D) と、送信部3(3C,3D) および受信部4(4C,4D) とを伝送路1に接続する接続手段13と、を備えて構成することができる。

0052

送信部3(3C,3D) は、送信データバッフアメモリ33と、チップ選択信号形成回路31と、このチップ選択信号CSを送信後、クロックパルス幅測定信号Pwを出力し,続いて,送信クロックCLとバッフアメモリ33のデータDA(D7,D6・・D1,D0)とを1ビットずつ交互に選択出力する制御回路32(32C,32D) と、を備えて構成することができる。

0053

また、受信部4(4C,4D) は、伝送路1から受信する伝送信号1bが予め定められた時間Hレベルを継続するチップ選択信号CSを検出するチップ選択信号検出回路41と、このチップ選択信号CSを検出したとき、クロックパルス幅Pwを測定するパルス幅検出回路45と、このクロックパルス幅信号Pwに後続するシリアルデータ(CL,D7,CL,D6・・CL,D1,CL,D0)からクロックタイミングc1,c2 を抽出するクロックタイミング抽出手段42(42A,42B) と、このクロックタイミング抽出手段42(42A,42B) の出力c1,c2 に対応して予め定められたタイミング(T1,T2)遅れて書き込みタイミングパルスw1,w2 を出力するタイミング形成回路43(43A,43B) と、このタイミング形成回路43(43A,43B) のタイミングパルスw1,w2 で受信したシリアルデータ(CL,D7,CL,D6・・CL,D1,CL,D0)の送信データ(D7,D6・・D1,D0)を1ビットずつ書き込む受信データバッフアメモリ44と、を備えて構成することができる。

0054

かかる構成により、伝送インタフェース回路2(2C,2D) が相手機器より伝送要求を受けたとき, あるいは、自己機器内の中央処理装置5より送信要求を受け,伝送路1にデータ(D7,D6・・D1,D0)を送信するとき、送信部3(3C,3D) は、接続手段13を送信側に切り換え、内部クロックclk を分周して形成する送信クロックCLに基づき、チップ選択信号形成回路31からチップ選択信号CSを送信し、クロックパルス幅(Pw)信号を送信し、続いて、制御回路32C,32D が送信クロックCLと送信データバッフアメモリ33内のデータ(D7,D6・・D1,D0)とを1ビットずつ交互に選択制御してシリアルデータ(CL,D7,CL,D6・・CL,D1,CL,D0)を送信することができる。

0055

また、この制御回路32(32C,32D) は、実施例1の第1制御回路32A または実施例2の第2制御回路32B を有し、チップ選択信号CSを送信後,送信クロックCLで送信データバッフアメモリ33から送信データ33a(D7,D6 ・・D1,D0)を1ビットずつ交互に選択する論値回路に1送信クロックCL分の図示省略された遅延回路を備えて構成することができる。

0056

かかる構成により、チップ選択信号CSとシリアルデータ(CL,D7,CL,D6・・CL,D1,CL,D0)との間に,パルス幅測定用送信クロックPwを挿入することができる。また、上記の送信要求がない常時は、接続手段13を受信側に切り換えて待機し、受信部4(4C,4D) は、伝送路1に送信されてくるチップ選択信号CSの有無を監視する。この状態で、チップ選択信号検出回路41がチップ選択信号CSを検出すると、パルス幅検出回路45はクロックパルス幅Pwを測定し、タイミング形成回路43のタイミング遅れ時間T1,T2 を設定する。続いて、クロック抽出手段42(42A,42B) が後続するシリアルデータ(CL,D7,CL,D6・・) からクロックタイミングc1,c2を抽出し、タイミング形成回路43(43C,43D) が抽出されたクロックタイミングc1,c2 から上記測定されたクロックパルス幅Pwの値を実施例1、実施例2で述べたダウンカウンタに設定されたタイミング遅れ時間T1,T2 で書き込みタイミングパルスw1,w2 を出力し、このタイミングパルスw1,w2 で伝送路1から受信したシリアルデータ(CL,D7,CL,D6・・) の送信データ(D7,D6・・D1,D0)を1ビットずつ受信データバッフアメモリ44に書き込むことができる。即ち、クロックパルス幅検出回路45が検出したクロックパルス幅Pwを 5/2倍あるいは2倍して,この値のクロック数をダウンカウンタD-CNTにセットし、内部クロックclk でカウントダウンして、カウント値ゼロでフラグF をたて、このフラグF で受信データバッフアメモリ44にシリアルデータ(CL,D7,CL,D6・・) の送信データ(D7,D6・・D1,D0)を1ビットずつ書き込むことができる。

0057

かかる構成により、受信側はチップ選択信号CSを受信した後、続いて送信される送信クロック信号CLのパルス幅信号Pwを測定し、この測定したパルス幅Pwに予め実施例1、実施例2の伝送方法毎に定められた倍率((5/2),2) を掛けることにより、抽出されたクロックタイミングc1,c2 から書き込みタイミングw1,w2 までの時間T1,T2 を知ることができる。従って、この測定時間T1,T2 で書き込みタイミングw1,w2 の遅れ時間を制御することにより、送信側の送信クロックCLを意識しなくてもシリアルデータ伝送を行うことができる。
(実施例4)図11に伝送データの構成例を図示例する。図11の(A) は本発明による伝送データの構成であり、チップ選択信号CSと、シリアルデータ部から構成される。このシリアルデータ部の送信データの一部に、例えば、リードライト指令(R/W) を割りつけると、例えば、図7図8の機器の中央処理装置(CPU) 5がこのリードライト指令(R/W) を判読し、伝送インタフェース回路2は中央処理装置(CPU) 5からこのリードライト指令(R/W) を受けて接続手段13を切り替え接続することができる。従って、従来技術における様に2線式〜4線式の構成でなく、1線式でシリアルデータ伝送を行うことができる。

0058

また、チップ選択信号CSとシリアルデータ部とからなる伝送データの内、シリアルデータ部を分割して制御データ部と、データ本体と、必要に応じて誤り検出訂正手段を有する検査データ部と、に構成することができる。かかる構成により、ヘッダー部として、起動・同期化信号としてのチップ選択信号CSと、アドレスデータや各種制御情報を有する制御データ部、から構成することにより、データバス構成などの一般のデータ伝送に利用することができる。この伝送方法では、送信データの前に1ビットクロック信号が挿入され、この信号で同期化のタイミングをとる構成をしているので、伝送速度は遅くなるが、クロック同期化の信頼性の高いデータ伝送を構成することができる。
(実施例5)また、図9、図10において、本発明による一実施例の受信部4Eは、伝送路1から受信する伝送信号1bが予め定められた時間Hレベルを継続するチップ選択信号CSを検出するチップ選択信号検出回路41と、このチップ選択信号CSを検出したとき、次の送信クロックCLのクロックパルス幅Pwを測定するメモリカウンタG16 と、このメモリカウンタG16 のカウント計数値をセットし,このセット値を1ビットシフトして1/2 の演算を行うシフトレジスタG17 と、内部クロックclk をアップカウントするリセット機能付きパルス幅(Pw)カウンタG18 と、シフトレジスタG17 でメモリカウンタG16 の値を1/2 演算した値と,PW カウンタG18 のカウント値と, を比較するコンパレータG19 と、このコンパレータG19 の出力でPwカウンタG18 のカウント値をリセットし, 他方このコンパレータG19 出力を5進カウントするカウンタG21 と、を備えてクロックタイミングc1から 5/2クロック幅((5/2)Pw) だけ遅延した書き込みタイミングパルスw1を発生し、この書き込みタイミングパルスw1でシリアルデータ(CL,D7,CL,D6・・・CL,D1,CL,D0)からの送信データDA(D7,D6・・D1,D0)を順次書き込むシフトレジスタG22 と、を備えて構成することができる。

0059

このシフトレジスタG22 に書き込まれた送信データ(D7,D6・・D1,D0)はデータ長が長いときは、順次、一時バッファメモリであるシフトレジスタG23,G24,G25・・に転送し、さらに中央処理装置5に並列データ転送することができる。また、チップ選択信号検出回路41は、内部クロック回路21からの内部クロックclk でカウント動作し,送信クロック信号CLより長い期間継続するHレベルを監視するカウンタG3と、NOT素子G1とOR素子G2およびOR素子G6とからなり伝送路1から伝送信号1bを受け、伝送信号1bのLレベル信号でカウンタG3などのカウント値をリセットするリセット回路(47)と、長い期間継続するHレベルで内部クロックclk でカウント動作し,カウンタG3の予め定められたカウント値でフラグF を出力し, このフラグF を受け1内部クロックclk で前記リセット回路(47)にリセット信号reset を出力してカウンタG3をリセットする差分動作素子G4と、を備えて構成される。

0060

かかる構成により、カウンタG3は、伝送路1から長い期間継続するHレベルを受信している間、内部クロックclk でカウントアップ動作し、予め定められたカウント値に到達するとフラグF をたて、差分動作素子G4が1内部クロックclk 分のチップ選択信号(CS)4cを出力する。この出力4cはOR素子G6に帰還されてリセット信号reset を形成してカウンタG3をリセットする。以降、伝送信号として再び送信クロック信号CLより長い期間継続するHレベル信号を受信するまで、カウンタG3のフラグF が出力されることはない。

0061

他方、差分動作素子G4の出力4cは、RSフリップフロップG5をセットし、RSフリップフロップG5は、このセット信号4cと,カウンタG7および差分動作素子G4とからなる2クロック期間遅延したリセットパルス4bと、でパルス出力4aを形成する。このパルス出力4aはAND素子G9で受信信号1bと論理積をとり、図10に図示される送信クロック幅(Pw)のパルス4dを形成する。このパルス4dは、一方では,フリップフロップG12 と AND素子G13 、およびフリップフロップG14 と AND素子G15の回路でパルス4dの出力が Lレベルになった直後に連続して出力される1内部クロックclk 幅のパルス4e,4f を形成する。他方、パルス4dは AND素子G11 で内部クロックclk の論理積をとり、メモリカウンタG16 に入力され、送信クロック幅Pwの期間をカウントアップして送信クロック幅Pwを計数する。この計数値はシフトレジスタ(SR)G17 にセットされ、上記パルス4e,4f で1ビットシフトすることにより、メモリカウンタG16 の計数値の半分((1/2)Pw) をシフトレジスタ(SR)G17 にセットして、次のチップ選択信号CS、即ち、送信クロック信号CLより長い期間継続するHレベル受信するまで、Pw送信クロックの半分((1/2)Pw) の計数値をシフトレジスタ(SR)G17 で保持することができる。

0062

このシフトレジスタG17 に保持される計数値((1/2)Pw) は、内部クロックclkでカウントアップされるPwカウンタG18 で計数された計数値と比較器G19 で比較され、比較器G19 はリセット信号reset から(1/2)Pw 期間毎にパルス4gを出力して5進カウンタG21 でカウント・遅延して、T1=(5/2)Pwの遅延時間を形成することができる。即ち、クロックタイミング抽出手段で抽出したタイミングc1でリセット信号reset を出力し、T1=(5/2)Pwの遅延時間経過した時刻ストローブ信号STB を出力し、シリアルデータのH,L レベルをシフトレジスタG22 に書き込むことにより、送信データ(D7,D6・・D1,D0)の復元を行うことができる。

0063

上述の動作波形が図10に図示されている。図10において、横軸に左から右に時間軸が流れる。縦軸に上から順に、伝送路1に送信される伝送信号1a(=1b),セット信号4c,リセットパルス4b, G5パルス出力4a, などのチップ選択信号(CS)から各回路部分動作タイミング波形を図示する。また、図10の(B) は、波形4fの期間(CL,D7) 部分をズームアップしたものであり、上から順に、受信データ1bの期間(CL,D7) を、次に内部クロックclk を、次に5進カウンタG21 の入力波形4gおよび5進カウンタG21 の出力波形STB を図示し、このSTB 信号でもって受信データ1bのデータD7がシフトレジスタG22 に書き込むことができる。

0064

実施例1〜4において、クロックタイミング抽出手段として、伝送路1を介して受信した伝送信号1a(=1b) 中の送信クロックの予め定められた立ち上がりあるいは立ち下がり位置を検出する方法は、説明の簡便化のために立ち上がりあるいは立ち下がり位置のエッジで説明したが、エッジノイズによる誤動作防止の観点から、実用上は、RSフリップフロップ(RS-FF) を用いて内部クロックclk でデータをRS-FF 内に書き込むことができる。

0065

本発明の伝送方法では、送信データの前に1ビットクロック信号が挿入され、この信号で同期化のタイミングをとる構成をしているので、伝送速度は遅くなるが、クロック同期化の信頼性の高いデータ伝送を構成することができる。また、実施形態3で述べたシリアルデータ伝送方法、実施例3で述べた伝送インタフェース回路を利用することにより、送信データの送信クロックの周期を適宜変更することにより、伝送路1からの第三者による盗聴防止などを行わせることもできる。

発明の効果

0066

以上述べたように本発明によれば、1線式のシリアルデータ伝送方法およびその方法を用いた伝送インタフェース回路において、ノイズマージンを低下させることなくデータ伝送ができ、ICパッケージのピン数を削減することができる。

図面の簡単な説明

0067

図1本発明による第1実施例のシリアルデータ伝送方法を説明する伝送波形図
図2第2実施例のシリアルデータ伝送方法を説明する伝送波形図
図3第1実施例でパルス幅測定信号を有する伝送波形図
図4第2実施例でパルス幅測定信号を有する伝送波形図
図5受信部で第1実施例のシリアルデータから送信データを復元するタイミング動作図
図6受信部で第2実施例のシリアルデータから送信データを復元するタイミング動作図
図7第1・第2実施例の伝送インタフェース回路のブロック線図
図8送信クロックのパルス幅検出回路を有する第1・第2実施例の伝送インタフェース回路のブロック線図
図9他の実施例による伝送インタフェース回路のブロック線図
図10 他の実施例の動作を説明する動作波形図
図11 本発明による伝送路上に送信される伝送信号の構成を説明する構成図
図12 従来技術による4線式シリアルデータ伝送方法の説明図
図13 従来技術による時分割データ通信方式の波形図

--

0068

1伝送路
1a,1b,1c伝送信号
13接続手段
2、2A,2B,2C伝送インタフェース回路
21内部クロック回路
22分周回路
3、3A,3B,3C 送信部
31チップ選択信号形成回路
32A,32B,32C,32D制御回路
33送信データバッフアメモリ
4、4A,4B,4C 受信部
41 チップ選択信号検出回路
42クロックタイミング抽出手段
43 タイミング形成回路
44 受信データバッフアメモリ
45パルス幅検出回路
5中央処理装置
CL送信クロック
clk内部クロック
DA,D7,D6・・D1,D0送信データ
Pw 送信クロックパルス幅
c1,c2 送信クロックタイミング
w1,w2,STB書き込みタイミング
T1,T2遅延時間
G1,G2,G6,G9,G11,G13,G15,G20論理素子
G3,G7,G16,G18,G21カウンタ
G4,G8 差分動作素子
G5,G12,G14フリップフロップ
G17,G22シフトレジスタ
G19比較器
4a,4b,4c,4d,4e,4f,4g 信号

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ