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技術 モータ制御回路

出願人 新日本無線株式会社
発明者 伊理哲郎西尾裕司江田雄志
出願日 2001年4月26日 (20年2ヶ月経過) 出願番号 2001-128804
公開日 2002年11月8日 (18年8ヶ月経過) 公開番号 2002-325479
状態 特許登録済
技術分野 増幅器一般 双方向,組合せ,電荷,ゲート増幅器 無整流子電動機の制御
主要キーワード 動作基準点 回転ノイズ Nチャンネル 逆耐圧電圧 前置増幅段 出力抵抗器 電流制限用抵抗器 電力出力段
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図面 (9)

課題

簡易回路構成回転ノイズキックバック電圧の低減、抑圧、並びに、クロースオーバー歪みや貫通電流の低減、抑圧を図る。

解決手段

プッシュプル増幅が行われるよう構成されてなる第1及び第2の演算増幅器1,2が設けられ、ホール素子5の出力信号がそれぞれにおいて増幅され、互いに逆相となる出力信号がモータ7へ印加できるようになっており、出力信号のスルーレートは、第1の帰還抵抗器3、第2の帰還抵抗器4の抵抗値を適宜に選択することで可能であり、また、特に、第1及び第2の演算増幅器1,2の終段は、CMOSトランジスタによるプッシュプル増幅器が構成されており、しかも、そのCMOSトランジスタのゲート電圧が、前段に設けられたオフセット段により適宜な大きさにシフトされたものとなっているため、クロスオーバー歪みや貫通電流の抑圧が可能なものとなっている。

概要

背景

従来、この種の制御回路としては、図8に示されたような構成を有してなるものが公知・周知となっている。以下、図8を参照しつつこの従来回路について概括的に説明することとする。まず、このモータ制御回路は、回転子永久磁石が取着されてなるモータ7の回転を、適宜な位置に固定されたホール素子5によって検出される永久磁石の回転に伴う磁気変化を基に制御するもので、ホール素子5の検出信号増幅するホールアンプ61と、制御回路62と、遅延回路63a,63bと、トランジスタ駆動回路64とに大別されて構成されたものとなっている。

かかる構成においては、モータ7の回転による永久磁石の磁気変化に応じた検出信号がホール素子5から正弦波信号として出力される。大きな増幅率を有するホールアンプ61においては、ホール素子5からの正弦波信号は、増幅を受けて矩形波信号として出力されるようになっている。制御回路62においては、ホールアンプ61からの矩形波信号を基に、位相反転信号が生成され、2つの遅延回路63a,63bを介してトランジスタ駆動回路64へ出力されるものとなっている。トランジスタ駆動回路64は、トランジスタがいわゆるHブリッジ接続されてなる公知・周知の構成のもので、遅延回路63a,63bを介して制御回路62から入力された信号に応じて、パワートランジスタ65,67と、パワートランジスタ66,68とが交互に動作して、モータ7の図示されない巻線通電方向の異なる電流を交互に供給してモータ回転を生じせしめるようになっているものである。

概要

簡易回路構成回転ノイズキックバック電圧の低減、抑圧、並びに、クロースオーバー歪みや貫通電流の低減、抑圧を図る。

プッシュプル増幅が行われるよう構成されてなる第1及び第2の演算増幅器1,2が設けられ、ホール素子5の出力信号がそれぞれにおいて増幅され、互いに逆相となる出力信号がモータ7へ印加できるようになっており、出力信号のスルーレートは、第1の帰還抵抗器3、第2の帰還抵抗器4の抵抗値を適宜に選択することで可能であり、また、特に、第1及び第2の演算増幅器1,2の終段は、CMOSトランジスタによるプッシュプル増幅器が構成されており、しかも、そのCMOSトランジスタのゲート電圧が、前段に設けられたオフセット段により適宜な大きさにシフトされたものとなっているため、クロスオーバー歪みや貫通電流の抑圧が可能なものとなっている。

目的

本発明は、上記実状に鑑みてなされたもので、比較的簡易な回路構成で、回転ノイズやキックバック電圧の低減、抑圧を図ることのできるモータ制御回路を提供するものである。本発明の他の目的は、クロースオーバー歪みや貫通電流の低減、抑圧を図ることのできるモータ制御回路を提供することにある。

効果

実績

技術文献被引用数
3件
牽制数
4件

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請求項1

ホール素子出力信号増幅、出力してモータへの通電を行う単相全波駆動型モータ制御回路であって、反転入力端子出力端子との間に第1の帰還抵抗器が接続された第1の演算増幅器と、反転入力端子と出力端子との間に第2の帰還抵抗器が接続された第2の演算増幅器とを有し、前記第1の演算増幅器の反転入力端子と前記第2の演算増幅器の非反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の一方の出力端子が接続され、前記第1の演算増幅器の非反転入力端子と前記第2の演算増幅器の反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の他方の出力端子が接続され、前記第1の演算増幅器の出力端子と前記第2の演算増幅器の出力端子との間に前記モータが接続され、前記第1及び第2の演算増幅器は、共に、前置増幅を行う前置増幅段と前記前置増幅段の出力信号を電力増幅する電力増幅段とを有してなり、前記前置増幅段の出力端子と前記電力増幅段の出力端子とは、抵抗器を介して接続される一方、前記電力増幅段は、差動増幅段と、オフセット段と、電力出力段とを有してなり、前記電力出力段は、CMOSトランジスタによるプッシュプル型増幅器で構成されてなり、前記差動増幅段は、前記前置増幅段の出力信号を差動増幅するよう構成されてなり、その反転入力端子には、前記前置増幅段の出力端子が接続される一方、その非反転入力端子は、前記電力出力段の出力端子に接続されてなり、前記オフセット段は、前記CMOSトランジスタのゲートバイアス電圧を所望のレベルシフトすると共に、前記差動増幅段の出力信号を前記電力出力段へ出力するよう構成されてなることを特徴とするモータ制御回路。

請求項2

前記オフセット段は、直列接続されたCMOSトランジスタからなり、一方のMOSトランジスタゲートには、前記差動増幅段の出力信号が、他方のMOSトランジスタのゲートには、所定のバイアス電圧印加されるよう構成されてなり、前記電力出力段を構成するMOSトランジスタのゲートバイアス電圧のシフト量が、前記CMOSトランジスタのサイズ比によって設定されてなるものであることを特徴とする請求項1記載のモータ制御回路。

技術分野

0001

本発明は、モータの駆動を制御する制御回路係り、特に、単相全波駆動型モータ制御回路における信頼性の向上等を図ったものに関する。

背景技術

0002

従来、この種の制御回路としては、図8に示されたような構成を有してなるものが公知・周知となっている。以下、図8を参照しつつこの従来回路について概括的に説明することとする。まず、このモータ制御回路は、回転子永久磁石が取着されてなるモータ7の回転を、適宜な位置に固定されたホール素子5によって検出される永久磁石の回転に伴う磁気変化を基に制御するもので、ホール素子5の検出信号増幅するホールアンプ61と、制御回路62と、遅延回路63a,63bと、トランジスタ駆動回路64とに大別されて構成されたものとなっている。

0003

かかる構成においては、モータ7の回転による永久磁石の磁気変化に応じた検出信号がホール素子5から正弦波信号として出力される。大きな増幅率を有するホールアンプ61においては、ホール素子5からの正弦波信号は、増幅を受けて矩形波信号として出力されるようになっている。制御回路62においては、ホールアンプ61からの矩形波信号を基に、位相反転信号が生成され、2つの遅延回路63a,63bを介してトランジスタ駆動回路64へ出力されるものとなっている。トランジスタ駆動回路64は、トランジスタがいわゆるHブリッジ接続されてなる公知・周知の構成のもので、遅延回路63a,63bを介して制御回路62から入力された信号に応じて、パワートランジスタ65,67と、パワートランジスタ66,68とが交互に動作して、モータ7の図示されない巻線通電方向の異なる電流を交互に供給してモータ回転を生じせしめるようになっているものである。

発明が解決しようとする課題

0004

ところが、上述の従来回路においては、トランジスタ駆動回路64のパワートランジスタ65〜68は、矩形波信号で駆動されるため、モータ7の巻線へ流れる電流の方向が反転する時に、大きなトルク変動が発生し、モータ7の回転速度が変動するという問題がある。そして、このようなモータの回転速度の変動のために、回転音唸りが生じ、回転ノイズ、すなわち、いわゆるエコーノイズが大きいという問題も招くものであった。さらに、従来回路においては、モータの巻線に直接電流を流すドライバトランジスタ(パワートランジスタ)が急峻にオンオフされるため、モータのインダクタンス成分による大きないわゆるキックバック電圧が発生し、そのため、ドライバトランジスタの逆耐圧電圧を超えてしまい、破壊されてしまう等の問題をも招くものであった。

0005

このキックバック電圧を低減する方策としては、例えば、ドライバトランジスタがいわゆるローサイド側のみの二相半波駆動のモータ制御回路においては、コンデンサによってドライバトランジスタへ印加される矩形波信号の波形鈍らせる等の方法が用いられることがある。しかし、これを単相全波型のモータ制御回路に適用しようとすると、ドライバトランジスタが4個であるため、それぞれにおいて上述のようなコンデンサによる波形整形を行うような構成とする必要があり、部品点数が増え、装置の高価格化を招く等の問題が生ずる。そして、このような構成においては、それぞれのドライバトランジスタの駆動タイミングがずれて、大きな貫通電流が流れる危険性が生ずる。さらに、このようなことから、4個のドライバトランジスタを個々に制御する必要が生じ、コンデンサの総容量が大きくなり、実装上大きな障害となるばかりか、高価格化を招くという問題も生ずる。

0006

本発明は、上記実状に鑑みてなされたもので、比較的簡易回路構成で、回転ノイズやキックバック電圧の低減、抑圧を図ることのできるモータ制御回路を提供するものである。本発明の他の目的は、クロースオーバー歪みや貫通電流の低減、抑圧を図ることのできるモータ制御回路を提供することにある。

課題を解決するための手段

0007

上記発明の目的を達成するため、本発明に係るモータ制御回路は、ホール素子の出力信号を増幅、出力してモータへの通電を行う単相全波駆動側のモータ制御回路であって、反転入力端子出力端子との間に第1の帰還抵抗器が接続された第1の演算増幅器と、反転入力端子と出力端子との間に第2の帰還抵抗器が接続された第2の演算増幅器とを有し、前記第1の演算増幅器の反転入力端子と前記第2の演算増幅器の非反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の一方の出力端子が接続され、前記第1の演算増幅器の非反転入力端子と前記第2の演算増幅器の反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の他方の出力端子が接続され、前記第1の演算増幅器の出力端子と前記第2の演算増幅器の出力端子との間に前記モータが接続され、前記第1及び第2の演算増幅器は、共に、前置増幅を行う前置増幅段と前記前置増幅段の出力信号を電力増幅する電力増幅段とを有してなり、前記前置増幅段の出力端子と前記電力増幅段の出力端子とは、抵抗器を介して接続される一方、前記電力増幅段は、差動増幅段と、オフセット段と、電力出力段とを有してなり、前記電力出力段は、CMOSトランジスタによるプッシュプル型増幅器で構成されてなり、その出力端子には前記差動増幅段の反転入力端子が接続され、前記差動増幅段は、前記前置増幅段の出力信号を差動増幅するよう構成されてなり、前記オフセット段は、前記差動増幅段の出力電圧を、前記CMOSトランジスタのゲートバイアス電圧として所望されるレベルに変換して出力するよう構成されてなるものである。

0008

かかる構成においては、プッシュプル増幅が行われるよう構成された演算増幅器が、ホール素子の出力信号を増幅し、互いに逆相となるモータへの印加電圧が得られるように設けられ、しかも、演算増幅器の終段は、CMOSトランジスタによるプッシュプル増幅器とし、そのCMOSトランジスタのゲートバイアス電圧を、その前段に設けられたオフセット段によって所望の値に設定できるようにしたものである。かかる構成により、演算増幅器の外部に設けられる帰還抵抗器を適宜な値に設定することで、ほぼ台形波の出力電圧を得ることができ、しかも、そのスルーレートを所望の大きさに設定できるので、比較的簡易な構成で、回転ノイズやキックバック電圧が低減され、その上、クロスオーバー歪みや貫通電流が抑圧されたモータ制御回路が提供されることとなるものである。

発明を実施するための最良の形態

0009

以下、本発明の実施の形態について、図1乃至図7を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態におけるモータ制御回路の基本回路構成例について図1を参照しつつ説明する。本発明の実施の形態におけるモータ制御回路は、第1及び第2の帰還抵抗器3,4によって反転増幅を行うよう構成された第1及び第2の演算増幅器1,2を有し、外部から入力されるホール素子5の検出信号に応じて、第1及び第2の演算増幅器1,2により、モータ7の図示されない固定子コイルへ交互に通電がなされるよう構成されてなるものである。すなわち、第1の演算増幅器1は、その反転入力端子と出力端子との間に、第1の帰還抵抗器3が、第2の演算増幅器2は、その反転入力端子と出力端子との間に、第2の帰還抵抗器4が、それぞれ接続されたものとなっている一方、第1の演算増幅器1の出力端子は、モータ7の一方の端子に、第2の演算増幅器2の出力端子は、モータ7の他方の端子に、それぞれ接続されたものとなっている。

0010

また、第1の演算増幅器1の反転入力端子と第2の演算増幅器2の非反転入力端子が、相互に接続されると共に、後述するホール素子5の一方の出力端子が接続されるものとなっている。さらに、第1の演算増幅器1の非反転入力端子と第2の演算増幅器2の反転入力端子が、相互に接続されると共に、次述するホール素子5の他方の出力端子が接続されるものとなっている。

0011

ホール素子5は、公知・周知のものであり、一定の電流を通電する必要があることから、通電用の一方の端子には、第1のホール素子用バイアス抵抗器6aを介して所定の電源電圧が印加される一方、通電用の他方の端子は、第2のホール素子用バイアス抵抗器6bを介してグランドに接続されたものとなっている。そして、このホール素子5は、モータ7の図示されない永久磁石を有してなる回転子が通過する適宜な部位に配設されており、回転子の通過に伴うホール素子5が受ける磁束密度の変化に応じて、その2つの出力端子からは、図2に示されたように逆位相正弦波電圧が得られるようになっており、第1及び第2の演算増幅器1,2の入力段にもほぼ同様な正弦波電圧が印加されるようになっている(図3参照)。かかるホール素子5は、一般に、ガリウム砒素(GaAs)、インジウムアンチモン(InSb)などの材料を用いてなるものであり、前者の材料を用いたものは、温度特性は良いが感度が低く、その等価出力抵抗は、0.1mA駆動時において約600Ω〜900Ω程度であるのに対して、後者の材料を用いたものは、温度特性は前者に比して劣るものの高感度で安価であり、その等価出力抵抗は、0.1mA駆動時において約250Ω〜500Ω程度である。そして、いずれのものも駆動電流が大きいと出力電圧振幅は小さくなるが、通電電流を適宜な値に設定することで、必要な振幅正弦波を得ることができる。一般的には、この種のモータドライバ回路で使用する場合には、ホール素子から出力された正弦波信号は、ドライバ回路内で矩形波信号に変換されて用いられるため、温度特性は問題とならず、そのため、インジウムアンチモン(InSb)を用いてなるホール素子が多く使用される。

0012

一方、第1及び第2の演算増幅器1,2は、詳細は後述するが、前置増幅段101と、電力増幅段102とからなり(図6参照)、特に、電力増幅段102は、その終段がプッシュプル増幅を行うように構成され、しかも、そのプッシュプル増幅に用いられるトランジスタのバイアス電圧を所望のレベルに設定可能に構成されたものが好適である。かかる構成において、ホール素子5の出力電圧は、第1及び第2の演算増幅器1,2により、下記する式で表される増幅率Aで反転増幅されることとなる。

0013

A=−(帰還抵抗値/ホール素子等価出力抵抗値

0014

ここで、帰還抵抗値は、第1及び第2の帰還抵抗器3,4の抵抗値であり、ホール素子等価出力抵抗値は、ホール素子5の動作時における等価的な出力抵抗値である。そして、ホール素子5の出力抵抗値及び出力電圧は、個々のホール素子5の動作特性やモータ7の形状等に応じてほぼ一定の値に定まるものであるので、増幅率Aは、実質的には、帰還抵抗値を適宜選択することで所望の大きさに設定可能なものとなっている。

0015

ところで、モータ7のトルク変動を最小とするためには、モータ7のコイル(図示せず)へ印加する電圧波形は、正弦波であることが望ましいが、その場合には、動作効率が劣るため、消費電流の増大を招き、発熱の原因となるという欠点がある。一方、正弦波に代えて、矩形波とすると、動作効率は向上するが、回転ノイズ、サージ電圧高調波電流が増大し、それによる発熱増加を招くこととなる。

0016

一方、本発明の実施の形態においては、増幅率Aを充分に大きなものとすることで、ホール素子5からの正弦波信号の波高値の部分が、モータ制御回路の電源電圧でクリップされて、全体の波形形状が、台形波に近いものとなるようにしてある(図4参照)。そして、本発明の実施の形態におけるモータ制御回路においては、この台形波におけるスルレートを、第1及び第2の帰還抵抗器3,4の抵抗値の選択により最適値に設定できるものとすることで、動作効率の向上と、回転ノイズ、サージ電圧及び高調波ノイズの低減という相反する要求を満足することができるものとなっている。したがって、第1及び第2の演算増幅器1,2からモータ7には、台形波に近似した電圧が印加されることとなり、急激なトルク変動による回転ノイズ、通電電流の向きが反転する際に発生するサージ電圧、矩形波に近い電圧程発生レベルの高い高調波ノイズの低減がなされる一方で、動作効率の改善がなされるものとなっている。

0017

図5には、ホール素子5を電圧源9とホール素子等価出力抵抗器8a,8bで等価的に表した場合の本発明のモータ制御回路の等価回路が示されており、以下、同図を参照しつつ説明することとする。まず、ホール素子5は、等価的には、2つの出力端子の間において、ホール素子等価出力抵抗器8a、電圧源9及びホール素子等価出力抵抗器8bが直列接続されたものと見ることができる。そして、図5に示された等価回路において、仮に、第2の演算増幅器2及び第2の帰還抵抗器4がないとすると、この場合、第1の演算増幅器1においては、ホール素子5の一方の出力端子からの出力電圧を基準に、ホール素子等価出力抵抗器8aと、第1の帰還抵抗器3の比で定まる増幅率で反転増幅が行われることとなる。この状態において、第2の演算増幅器2及び第2の帰還抵抗器4が接続されたとすると、第1及び第2の演算増幅器1,2のそれぞれの非反転入力端子には、ホール素子5の出力状態によって変化する他方の演算増幅器の出力電圧が他方の帰還抵抗器を介して印加されることとなる。

0018

すなわち、(演算増幅器出力電圧−ホール素子出力電圧)/増幅率で定まる電圧が、第1及び第2の演算増幅器1,2において、それぞれ非反転入力端子に印加されることとなり、それぞれの演算増幅器の動作基準点は常に変化するが、増幅率が高い場合は、(ホール素子等価出力抵抗値)<<(帰還抵抗値)となり、そのため、動作点基準点は、ホール素子5のバイアス電圧に近づくこととなる。但し、いかなる場合においても、増幅率は、先に述べたように、A=−(帰還抵抗値/ホール素子等価出力抵抗値)で定まるために変化することは無い。したがって、増幅率が充分大きい場合は、第1及び第2の演算増幅器1,2の出力波形は、電源電圧範囲内では図4に示されたようにホール素子5の出力電圧の差分を演算増幅器により増幅したものとほぼ等価となり、ほぼ台形波に形成されることとなる。

0019

そして、第1及び第2の演算増幅器1,2は、特に、その終段をプッシュプル型の電力増幅段とし、しかも、その終段のMOSトランジスタのゲートバイアス電圧を所望の大きさにシフトできるよう構成されたものを用いることで、後述するように演算増幅器内での貫通電流による無効電力の抑圧が可能となる。次に、図6及び図7を参照しつつ第1及び第2の演算増幅器1,2の好適な回路構成例について説明することとする。まず、図6には、第1及び第2の演算増幅器1,2の内部における基本的な構成例が示されており、同図を参照しつつ、その構成について説明すれば、第1及び第2の演算増幅器1,2は、いずれも同一の構成を有してなるもので、前置増幅段101と電力増幅段102とに大別されてなり、前置増幅段101の出力段と電力増幅段102の出力段との間には、電流制限用抵抗器10が接続される一方、電力増幅段102はボルテージホロアとして機能するよう構成されてなるものである。

0020

図7には、前置増幅段101と電力増幅段102のより具体的な回路構成例が示されており、以下、同図を参照しつつこの回路構成例について説明する。なお、以下の説明においては、説明の便宜上、PチャンネルMOSFETを、「PMOS」と、NチャンネルMOS FETを、「NMOS」と、称することとする。最初に、前置増幅段101について説明すれば、この前置増幅段101は、第2及び第3のPMOS(図7においては、それぞれ「Q2」、「Q3」と表記)12,13を中心に構成された差動増幅段と、CMOS接続された第6のPMOS(図7においては「Q6」と表記)16と第7のNMOS(図7においては「Q7」と表記)17とで構成された出力段とに大別されて構成されたものとなっており、その構成は、公知・周知のものである。

0021

すなわち、第2及び第3のPMOS12,13は、差動増幅器として機能するように、相互にソースが接続されると共に、その接続点には、動作電流源として機能する第1のPMOS(図7においては「Q1」と表記)11のドレインが接続され、この第1のPMOS11のソースには、所定の電源電圧VDDが印加されるものとなっている。一方、第2のPMOS12のドレインには、第4のNMOS(図7においては「Q4」と表記)14のドレインが、また、第3のPMOS13のドレインには、第5のNMOS(図7においては「Q5」と表記)15のドレインがそれぞれ接続されている。この第4及び第5のNMOS14,15は、相互にゲートが接続されると共に、第4のNMOS14のゲートとドレインが接続されて、いわゆるカレントミラー接続されたものとなっており、第2及び第3のPMOS12,13の差動増幅器の能動負荷として機能するようになっている。なお、第4及び第5のNMOS14,15のソースは、共にグランドに接続されたものとなっている。

0022

第6のPMOS16と第7のNMOS17は、相互にドレインが接続される一方、第6のPMOS16のソースには、所定の電源電圧が印加されるようになっており、また、第7のNMOS17のソースは、グランドに接続されたものとなっている。そして、第1及び第6のPMOS11,16のゲートは、相互に接続されて所定のバイアス電圧Vs3が印加されるものとなっている。さらに、第7のNMOS17のゲートが、第3のPMOS13のドレインと第5のNMOS15のドレインとの相互の接続点に接続されており、第2及び第3のPMOS12,13による差動増幅信号が印加されるようになっている。なお、第2のPMOS12のゲートは、反転入力端子となっており、第3のPMOS13のゲートは、非反転入力端子となっている。かかる構成を有してなる前置増幅段101の動作は、公知・周知の通りであるのでここでの詳細な説明は省略するが、概括的に述べれば、第2及び第3のPMOS12,13のそれぞれのゲートに印加された電圧の差が、差動増幅されて出力されるものである。

0023

次に、電力増幅段102について説明する。この電力増幅段102は、ハイサイド側差動増幅段51Aと、ローサイド側差動増幅段51Bと、ハイサイド側オフセット段52Aと、ローサイド側オフセット段52Bと、電力出力段53とに大別されて構成されたものとなっている。ハイサイド側差動増幅段51Aは、相互にソースが接続されて、差動増幅器を構成する第10及び第11のNMOS(図7においては、それぞれ「Q10」、「Q11」と表記)20,21が設けられており、そのソースには動作電流源として機能する第12のNMOS(図7においては「Q12」と表記)22のドレインが接続されており、この第12のNMOS22のソースは、グランドに接続されたものとなっている。一方、第10のNMOS20のドレインには、第8のPMOS(図7においては「Q8」と表記)18のドレインが、また、第11のNMOS21のドレインには、第9のPMOS(図7においては「Q9」と表記)19のドレインがそれぞれ接続されている。この第8及び第9のPMOS18,19は、相互にゲートが接続されると共に、第8のPMOS18のゲートとドレインが接続されて、いわゆるカレントミラー接続されたものとなっており、第10及び第11のNMOS20,21の差動増幅器の能動負荷として機能するようになっている。なお、第8及び第9のPMOS18,19のソースには、共に所定の電源電圧VDDが印加されるようになっている。

0024

そして、第10のNMOS20のゲートは、後述するローサイド側差動増幅段51Bの第14のPMOS(図7においては「Q14」と表記)24のゲートと相互に接続されて反転入力端子とされ、先に述べた前置増幅段101からの出力信号が印加されるものとなっている。また、第11のNMOS21のゲートは、後述するローサイド側差動増幅段51Bの第15のPMOS(図7においては「Q15」と表記)25のゲートと相互に接続されて非反転入力端子とされ、後述する電力出力段53の第22のPMOS(図7においては「Q22」と表記)32と第23のNMOS(図7においては「Q23」と表記)33の相互の接続点に接続されたものとなっている。これによって、ハイサイド側差動増幅段51A及びローサイド側差動増幅段51Bは、共にボルテージホロアとして機能するようになっている。

0025

一方、ローサイド側差動増幅段51Bにおいては、第14及び第15のPMOS24,25が、差動増幅器として機能するように、相互にソースが接続されると共に、その接続点には、動作電流源として機能する第13のPMOS(図7においては「Q13」と表記)23のドレインが接続され、この第13のPMOS23のソースには、所定の電源電圧VDDが印加されるものとなっている。また、第14のPMOS24のドレインには、第16のNMOS(図7においては「Q16」と表記)26のドレインが、また、第15のPMOS25のドレインには、第17のNMOS(図7においては「Q17」と表記)27のドレインがそれぞれ接続されている。この第16及び第17のNMOS26,27は、相互にゲートが接続されると共に、第16のNMOS26のゲートとドレインが接続されて、いわゆるカレントミラー接続されたものとなっており、第14及び第15のPMOS24,25の差動増幅器の能動負荷として機能するようになっている。なお、第16及び第17のNMOS26,27のソースは、共にグランドに接続されたものとなっている。

0026

ハイサイド側オフセット段52Aは、電力出力段53の第22のPMOS32のゲート電圧バイアス用として、先のハイサイド側差動増幅段51Aと電力出力段53との間に、また、ローサイド側オフセット段52Bは、電力出力段53の第23のPMOS33のゲート電圧バイアス用として、先のローサイド側差動増幅段51Bと電力出力段53との間に、それぞれ設けられたものとなっている。まず、ハイサイド側オフセット段52Aは、第18のPMOS(図7においては「Q18」と表記)28と第19のNMOS(図7においては「Q19」と表記)29がCMOS接続されて構成されたものとなっている。すなわち、第18のPMOS28のドレインと第19のNMOS29のドレインは、相互に接続される一方、第18のPMOS28のソースには、所定の電源電圧VDDが印加されるようになっており、第19のNMOS29のソースは、グランドに接続されたものとなっている。そして、第18のPMOS28のゲートには、ハイサイド側差動増幅段51Aの第9のPMOS19と第11のNMOS21との接続点が接続されて、ハイサイド側差動増幅段51Aの出力信号が印加されるものとなっている。一方、第19のNMOS29のゲートは、ハイサイド側差動増幅段51Aの第12のNMOS22のゲートと相互に接続されて、所定のバイアス電圧Vs1が印加されるものとなっている。

0027

ローサイド側オフセット段52Bは、第20のPMOS(図7においては「Q20」と表記)30と第21のNMOS(図7においては「Q21」と表記)31がCMOS接続されて構成されたものとなっている。すなわち、第20のPMOS30のドレインと第21のNMOS31のドレインは、相互に接続される一方、第20のPMOS30のソースには、所定の電源電圧VDDが印加されるようになっており、第21のNMOS31のソースは、グランドに接続されたものとなっている。そして、第20のPMOS30のゲートは、ローサイド側差動増幅段51Bの第13のPMOS23のゲートと相互に接続されて、所定のバイアス電圧Vs2が印加されるものとなっている。一方、第21のNMOS31は、ローサイド側差動増幅段51Bの第15のPMOS25と第17のNMOS27との接続点が接続されて、ローサイド側差動増幅段51Bの出力信号が印加されるものとなっている。

0028

電力出力段53は、第22のPMOS32と第23のNMOS33によるCMOS構成のプッシュプル型増幅器が構成されたものとなっている。すなわち、第22のPMOS32のドレインと第23のNMOS33のドレインは、相互に接続されて、電力増幅段102の出力信号が出力される出力端子34とされる一方、第22のPMOS32のゲートには、先の第18のPMOS28と第19のNMOS29との接続点が、第23のNMOS33のゲートには、先の第20のPMOS30と第21のNMOS31との接続点が、それぞれ接続されたものとなっている。また、第22のPMOS32のソースには、所定の電源電圧VDDが印加される一方、第23のNMOS33のソースは、グランドに接続されたものとなっている。

0029

次に、かかる構成の電力増幅段102の動作について説明することとする。まず、ハイサイド側差動増幅段51Aは、NMOS入力であるため、グランド(Vss)電位から閾値(Vth)までの範囲の信号が印加されても動作しないが、閾値を超え、電源電圧VDDまでの範囲の信号が印加されると動作するものとなっている。一方、ローサイド側差動増幅段51Bは、電源電圧(VDD)からPMOSの閾値(Vth)分低い入力電圧に対しては、動作しないが、閾値(Vth)以下グランド電位(Vss)までの入力電圧に対しては動作するものとなっている。したがって、ハイサイド側差動増幅段51Aとローサイド側差動増幅段51Bとが設けられた構成により、全電源電圧範囲の入力電圧で増幅動作が確保されるようになっている。ハイサイド側差動増幅段51Aの第10のNMOS20及びローサイド側差動増幅段51Bの第14のPMOS24に、前置増幅段101の出力電圧が印加されると、これらハイサイド側及びローサイド側差動増幅段51A,51Bの反転入力側(第10のNMOS20のゲート及び第14のPMOS24のゲート)に電流制限用抵抗器10を介して帰還される電力出力段53の出力電圧と、前置増幅段101からの印加電圧との差電圧が、ハイサイド側差動増幅段51A、ローサイド側差動増幅段51Bで、それぞれ増幅され,その結果、電力出力段53の出力電圧が、ハイサイド側及びローサイド側差動増幅段51A,51Bの反転入力側へ前置増幅段101から印加された電圧に等しくなるよう電力出力段53の第22のPMOS32及び第23のNMOS33の動作状態が制御されることとなる。

0030

したがって、ハイサイド側及びローサイド側差動増幅段51A,51Bの反転入力側への入力が無信号状態となると、ハイサイド側及びローサイド側差動増幅段51A,51Bの反転入力側及び電力出力段53の出力端子34には、電源電圧の1/2の電圧が現れることとなる。そして、この状態においては、電力出力段53において、第22のPMOS32及び第23のNMOS33の双方が動作状態となるため、貫通電流が流れ、無効電力が消費されることとなる。それ故、この無信号時には、電力出力段53の第22のPMOS32及び第23のNMOS33のゲート電圧は、これらの閾値(Vth)よりも小さい方が、無効電流の低減という観点からは望ましい。この貫通電流(無効電流)の低減と、いわゆるクロスオーバ歪みの減少という要求は基本的に相反する関係にあるが、第22のPMOS32及び第23のNMOS33のゲート電圧のオフセットを適値に設定することで双方の要求を満足させることが可能である。

0031

本発明の実施の形態においては、ハイサイド側オフセット段52Aによって第22のPMOS32のゲート電圧が、また、ローサイド側オフセット段52Bによって、第23のNMOS33のゲート電圧が、第22のPMOS32及び第23のNMOS33の閾値に応じて数Vだけシフトされて印加されるようになっている。すなわち、具体的には、ハイサイド側オフセット段52Aにおいては、第18のPMOS28と第19のNMOS29のサイズ比チャンネルの幅W/チャンネル長L)を、また、ローサイド側オフセット段52Bにおいては、第20のPMOS30と第21のNMOS31のサイズ比(チャンネルの幅W/チャンネル長L)を、ゲート電圧を高くする場合にはPMOSのサイズ比を大きくし、低くする場合にはNMOSのサイズ比を大きくするように設定することで、ゲート電圧のシフトを実現している。

0032

ここで、このようなオフセットの具体的な数値例を挙げれば、例えば、電力出力段53の第22のPMOS32の閾値(Vth)が650mVである場合において、無信号時のゲート電圧(Vgs)を150mVとしてカットオフとなるように、ハイサイド側オフセット段52Aを先に述べたように設計することにより、第22のPMOS32のゲート側において500mVの余裕を与えることが可能となる。したがって、この場合、この第22のPMOS32のドレインがフローティング状態ハイインピーダンス状態)となる入力電圧範囲は、500mV/G(但しGは、ハイサイド側差動増幅段51Aとハイサイド側オフセット段52Aの利得の合計値)となるので、数mV以下に抑圧されることとなり、それ故、無効電流の低減と共にクロスオーバ歪みも小さく保たれることとなる。

0033

さらに、前置増幅段101の出力が電流制限用抵抗器10を介して第22のPMOS32と第23のNMOS33の相互の接続点、すなわち、出力端子34と接続されているため、電力出力段53がハイインピーダンス状態となる範囲では、前置増幅段101の出力電圧が出力端子34に出力されることとなるので、実質的にハイインピーダンス状態は存在しなくなる。特に、本発明の実施の形態におけるモータ制御回路のように、モータ7へ通電するトランジスタがいわゆるHブリッジに接続されてなるものにあっては、電力出力段53の出力が電源電圧/2となる場合には、モータ7のコイル(図示せず)へ流れる電流はほぼとなり、負荷としてのインピーダンスは非常に高くなるため、電流制限用抵抗器10を数KΩ以上の高い値に設定することが可能となる。そして、電流制限用抵抗器10がこのように高抵抗値に設定されることで、第22のPMOS32、第23のNMOS33が動作状態にある場合に、出力電圧が電流制限用抵抗器10を介して帰還されて回路へ不要な影響を及ぼすことが回避できるものとなる。

発明の効果

0034

以上、述べたように、本発明によれば、出力段がプッシュプル増幅器に構成された演算増幅器を用いて回路を構成し、それぞれの演算増幅器に接続される帰還抵抗器の抵抗値の選定によってスルーレートの調整を可能としたので、モータの駆動効率を低下させることなく、従来の矩形波によるモータ駆動の際に問題であった回転ノイズ、サージ電圧、高調波ノイズの低減を図ることができるという効果を奏するものである。また、演算増幅器の電力増幅段において、その終段を形成するCMOSトランジスタのゲート電圧を、その前段に設けたオフセット段によって所望する大きさにシフトできるような構成としたので、従来と異なり、クロスオーバ歪みを抑圧すると共に貫通電流を抑圧することができるという効果を奏するものである。

図面の簡単な説明

0035

図1本発明の実施の形態におけるモータ制御回路の基本的な回路構成を示す回路図である。
図2図1に示された回路において、ホール素子を等価回路で表した場合の回路図である。
図3ホール素子の出力電圧波形の一例を示す波形図である。
図4図1に示された回路における演算増幅器の入力電圧波形を示す波形図である。
図5図1に示された回路における演算増幅器の出力電圧波形を示す波形図である。
図6図1に示された回路における演算増幅器の構成例を示す構成図である。
図7図6に示された構成を有する演算増幅器の具体的な回路構成例を示す回路図である。
図8従来の回路構成例を示す回路図である。

--

0036

1…第1の演算増幅器
2…第2の演算増幅器
3…第1の帰還抵抗器
4…第2の帰還抵抗器
5…ホール素子
51A…ハイサイド側差動増幅段
51B…ローサイド側差動増幅段
52A…ハイサイド側オフセット段
52B…ローサイド側オフセット段
53…電力出力段
101…前置増幅段
102…電力増幅段

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