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技術 高電圧発生回路及び方法

出願人 三星電子株式会社
発明者 林奎南
出願日 2002年2月21日 (18年9ヶ月経過) 出願番号 2002-044935
公開日 2002年10月11日 (18年1ヶ月経過) 公開番号 2002-300768
状態 特許登録済
技術分野 S-RAM DC‐DCコンバータ 記憶装置の構造、電源
主要キーワード 検出信号発生回路 昇圧電流 反対位相 パルス信号発生回路 並列連結 電圧フォロア 昇圧能力 上昇エッジ
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図面 (15)

課題

アクティブ時に高電圧を速く補償できて電源電圧のレベルに関係がなく安定した高電圧を発生できる高電圧発生回路の提供並びに、高電圧発生回路の高電圧発生方法を提供する。

解決手段

高電圧発生回路及び方法を開示する。この回路は、制御信号応答して昇圧能力が変更され、アクティブ命令に応答して発生される反対位相の第1、2パルス信号に応答して高電圧を昇圧するための可変昇圧回路、アクティブ命令が印加されると高電圧のレベルが所望のレベルより低いか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出回路、及びアクティブ命令が印加されるとアクティブ高電圧検出信号に応答して制御信号のレベルを変更するための可変容量制御信号発生回路で構成されている。したがって、アクティブ命令が印加されると可変昇圧回路によって高電圧を直ちに昇圧でき、制御信号によって可変昇圧回路の昇圧能力が調節されることによって電源電圧のレベルに関係なく安定した高電圧を発生できる。

概要

背景

一般に、バッテリー電源を用いる装置は、バッテリー電源より高い電圧を内部的に発生するための高電圧発生回路を備えている。

また、一般的な半導体メモリ装置は、外部から印加される電源電圧より高いレベル高電圧を発生するための高電圧発生回路を備えている。

従来の高電圧発生回路は、スタンバイ時とアクティブ時に作動するスタンバイ高電圧発生回路とアクティブ時にのみ作動するアクティブ高電圧発生回路を備えている。このうち、アクティブ高電圧発生回路は、アクティブ命令の印加に応じて、高電圧レベルが所望のレベルより低い場合に高電圧をその所望のレベルまで昇圧する。

図1は、従来の高電圧発生回路のブロック図であって、従来の高電圧発生回路は、スタンバイ高電圧検出回路10、発振器12及びスタンバイ高電圧昇圧回路14で構成されたスタンバイ高電圧発生回路100と、アクティブ高電圧検出回路20、パルス信号発生回路22及びアクティブ高電圧昇圧回路22で構成されたアクティブ高電圧発生回路200とで構成されている。

図1に示したブロック図の各ブロックの機能を説明する。スタンバイ高電圧検出回路10は、高電圧VPPのレベルが所望のレベルより低いか否かを検出してスタンバイ高電圧レベル検出信号VPPSを発生する。発振器12は、スタンバイ高電圧レベル検出信号VPPSに応答して発振してパルス信号OSCを発生する。スタンバイ高電圧昇圧回路14は、パルス信号OSCに応答して高電圧VPPのレベルを昇圧する。

アクティブ高電圧検出回路20は、アクティブ命令ACTが印加される場合に高電圧VPPのレベルが所望のレベルより低いか否かを検出してアクティブ高電圧レベル検出信号VPPAを発生する。パルス信号発生回路22は、アクティブ命令ACTが印加されて高電圧レベル検出信号VPPAが発生される場合にパルス信号P1、P2を発生する。アクティブ高電圧昇圧回路24は、パルス信号P1、P2に応答して高電圧VPPを昇圧する。

図1に示したような高電圧発生回路は、アクティブ命令ACTが印加される場合に高電圧VPPのレベルが所望のレベルより低いか否かを検出してアクティブ高電圧昇圧回路24を作動させる。ところで、アクティブ命令ACTが印加されて、高電圧VPPのレベルが所望のレベルより低いか否かを検出するまでは所定の時間がかかるので、この期間中に高電圧VPPのレベルが下降する。したがって、従来の高電圧発生回路では、アクティブ命令ACTが印加されて直ちに高電圧VPPのレベルを補償できないという問題点があった。

図2は、従来の他の高電圧発生回路の回路図であって、この高電圧発生回路は、図1に示したアクティブ高電圧発生回路200の代りに、アクティブ高電圧発生回路30、パルス信号発生回路32、1次アクティブ高電圧発生回路34及び2次アクティブ高電圧発生回路36で構成されたアクティブ高電圧発生回路210を備えて構成されている。

図2に示したアクティブ高電圧発生回路の各ブロックの機能を説明する。アクティブ高電圧検出回路30は、アクティブ命令ACTが印加されて高電圧VPPのレベルが所望のレベルより低い場合に高電圧レベル検出信号VPPAを発生する。パルス信号発生回路32は、アクティブ命令ACTが印加されるとパルス信号P1、P2を発生して、また、アクティブ命令ACTが印加されて高電圧レベル検出信号VPPAが発生されるとパルス信号P1、P2を発生する。1次アクティブ高電圧発生回路34は、パルス信号P1、P2に応答して高電圧VPPを昇圧する。2次アクティブ高電圧発生回路36は、パルス信号P1、P2に応答して高電圧VPPを昇圧する。

すなわち、1次アクティブ高電圧発生回路34は、アクティブ命令ACTが印加されるとパルス信号発生回路32によって発生されるパルス信号P1、P2に応答して高電圧VPPを昇圧して、2次アクティブ高電圧発生回路36はアクティブ命令ACTが印加されてアクティブ高電圧検出回路30によって高電圧レベル検出信号VPPAが発生されるとパルス信号発生回路32によって発生されるパルス信号P1、P2に応答して高電圧VPPを昇圧する。

したがって、図2に示した高電圧発生回路は、アクティブ命令ACTが印加されると直ちに1次アクティブ高電圧発生回路34が作動して高電圧VPPを高速で昇圧できるという長所がある。しかし、1次及び2次アクティブ高電圧発生回路34、36の昇圧能力を、低い電源電圧が印加される場合を考慮して大きく設計すると、高い電源電圧が印加される場合に1次及び2次高電圧発生回路34、36の昇圧能力があまりに大きくなって高電圧VPPのレベルが所望のレベルよりさらに高く昇圧される場合がある。

すなわち、図2に示した高電圧発生回路は、電源電圧のレベルによって昇圧能力が変わることによって高電圧VPPのレベルが変わるという問題点があった。

概要

アクティブ時に高電圧を速く補償できて電源電圧のレベルに関係がなく安定した高電圧を発生できる高電圧発生回路の提供並びに、高電圧発生回路の高電圧発生方法を提供する。

高電圧発生回路及び方法を開示する。この回路は、制御信号に応答して昇圧能力が変更され、アクティブ命令に応答して発生される反対位相の第1、2パルス信号に応答して高電圧を昇圧するための可変昇圧回路、アクティブ命令が印加されると高電圧のレベルが所望のレベルより低いか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出回路、及びアクティブ命令が印加されるとアクティブ高電圧検出信号に応答して制御信号のレベルを変更するための可変容量制御信号発生回路で構成されている。したがって、アクティブ命令が印加されると可変昇圧回路によって高電圧を直ちに昇圧でき、制御信号によって可変昇圧回路の昇圧能力が調節されることによって電源電圧のレベルに関係なく安定した高電圧を発生できる。

目的

本発明の目的は、アクティブ時に高電圧を高速で補償できて電源電圧のレベルに関係なく安定して高電圧を発生できる高電圧発生回路を提供することにある。

本発明の他の目的は、前記目的を達成するための高電圧発生回路の高電圧発生方法を提供することにある。

効果

実績

技術文献被引用数
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牽制数
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請求項1

スタンバイ及びアクティブ時に高電圧のレベルを検出することによって前記高電圧のレベルが所望のレベルより低い場合に前記高電圧のレベルを昇圧するためのスタンバイ高電圧発生手段と、前記アクティブ時にアクティブ命令印加されると制御信号応答して昇圧能力を変更して前記高電圧のレベルを昇圧するアクティブ高電圧発生手段とを備え、前記アクティブ高電圧発生手段は、前記高電圧のレベルが所望のレベルより低いのか高いのかを検出して前記制御信号のレベルを調節することを特徴とする高電圧発生回路

請求項2

前記アクティブ高電圧発生手段は、前記制御信号に応答して前記昇圧能力を変更し、パルス信号に応答して前記高電圧を昇圧するための可変昇圧回路と、前記アクティブ命令が印加されると前記高電圧のレベルが所望のレベルより低いか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出回路と、前記アクティブ命令が印加されると前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを変更するための可変容量制御信号発生回路と、前記アクティブ命令が印加されると前記パルス信号を発生するパルス信号発生手段と、を備えることを特徴とする請求項1に記載の高電圧発生回路。

請求項3

前記アクティブ高電圧発生手段は、前記アクティブ高電圧検出信号に応答してイネーブルされて、前記パルス信号に応答して前記高電圧を昇圧するためのアクティブ高電圧昇圧回路をさらに備えることを特徴とする請求項2に記載の高電圧発生回路。

請求項4

前記可変昇圧回路は、前記パルス信号のうち第1パルス信号に応答して昇圧ノードを昇圧するための第1昇圧回路と、前記制御信号に応答して昇圧能力を変更して前記パルス信号のうち前記第1パルス信号と反対の位相を有する第2パルス信号に応答して前記昇圧ノードを昇圧するための第2昇圧回路と、前記昇圧ノードの電圧が前記高電圧のレベルより大きい場合に前記高電圧を昇圧するための第3昇圧回路と、を備えることを特徴とする請求項2に記載の高電圧発生回路。

請求項5

前記第2昇圧回路は、前記昇圧ノードと前記第2パルス信号との間に直列連結された第1キャパシタ及びCMOS伝送ゲートを備え、前記CMOS伝送ゲートは、並列連結された第1PMOSトランジスタと第1NMOSトランジスタを備え、前記第1NMOSトランジスタのゲート電源電圧が印加され、前記第1PMOSトランジスタのゲートに前記制御信号が印加されることを特徴とする請求項4に記載の高電圧発生回路。

請求項6

前記アクティブ高電圧検出回路は、電源電圧と接地電圧との間に直列連結されて、各々のゲートに接地電圧、前記高電圧、前記アクティブ命令、及び前記高電圧が印加される第2PMOSトランジスタ、及び第2、3、4NMOSトランジスタを備え、前記第2、3NMOSトランジスタの共通ノードを通して検出信号を発生する電圧フォロアと、前記検出信号を反転するとともにバッファリングして前記アクティブ高電圧検出信号を発生するインバータと、を備えることを特徴とする請求項2に記載の高電圧検出回路。

請求項7

前記可変容量制御信号発生回路は、前記アクティブ命令が検出されると所定時間後に所定のパルス幅を有したアクティブ命令検出信号を発生するためのアクティブ命令検出信号発生回路と、ダウン信号に応答して前記制御信号のレベルを高めるためのプルアップ回路と、アップ信号に応答して前記制御信号のレベルを低めるためのプルダウン回路と、前記アクティブ命令が印加されないと前記プルアップ回路をオフするための前記ダウン信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されないと前記プルアップ回路をオンするための前記ダウン信号を発生し、前記アクティブ命令検出信号がリセットされると前記ダウン信号をリセットするためのダウン信号発生回路と、前記アクティブ命令が印加されないと前記プルダウン回路をオフするための前記アップ信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されると前記プルダウン回路をオンするための前記アップ信号を発生し、前記アクティブ命令検出信号がリセットされると前記アップ信号をリセットするためのアップ信号発生回路と、を備えることを特徴とする請求項2に記載の高電圧検出回路。

請求項8

前記可変容量制御信号発生回路は、前記制御信号をフィルタリングして前記制御信号の上昇及び下降傾斜を調節するためのループフィルタをさらに備えることを特徴とする請求項2に記載の高電圧発生回路。

請求項9

前記ループフィルタは、前記制御信号と接地電圧間に連結された抵抗及び第2キャパシタを備え、前記抵抗と第2キャパシタの共通ノードを通してフィルタリングされた前記制御信号を発生することを特徴とする請求項8に記載の高電圧発生回路。

請求項10

制御信号に応答して昇圧能力を変更し、アクティブ命令に応答して発生される反対位相の第1、2パルス信号に応答して高電圧を昇圧するための可変昇圧手段と、前記アクティブ命令が印加されると前記高電圧のレベルが所望のレベルより低いか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出手段と、前記アクティブ命令が印加されると前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを変更するための可変容量制御信号発生手段と、を備えることを特徴とする高電圧発生回路。

請求項11

前記高電圧発生回路は、前記アクティブ高電圧検出信号に応答してイネーブルされて、前記第1、2パルス信号に応答して前記高電圧を昇圧するためのアクティブ高電圧昇圧回路をさらに備えることを特徴とする請求項10に記載の高電圧発生回路。

請求項12

前記可変昇圧回路は、前記第1パルス信号に応答して昇圧ノードを昇圧するための第1昇圧回路とと、前記制御信号に応答して昇圧能力を変更し、前記第2パルス信号に応答して前記昇圧ノードを昇圧するための第2昇圧回路と、前記昇圧ノードの電圧が前記高電圧のレベルより大きな場合に前記高電圧を昇圧するための第3昇圧回路と、を備えることを特徴とする請求項10に記載の高電圧発生回路。

請求項13

前記第2昇圧回路は、前記昇圧ノードと前記第2パルス信号との間に直列連結された第1キャパシタ及びCMOS伝送ゲートを備え、前記CMOS伝送ゲートは、並列連結された第1PMOSトランジスタと第1NMOSトランジスタを備え、前記第1NMOSトランジスタのゲートに電源電圧が印加され、前記第1PMOSトランジスタのゲートに前記制御信号が印加されることを特徴とする請求項12に記載の高電圧発生回路。

請求項14

前記アクティブ高電圧検出回路は、電源電圧と接地電圧との間に直列連結されて、各々のゲートに接地電圧、前記高電圧、前記アクティブ命令、及び前記高電圧が印加される第2PMOSトランジスタ、及び第2、3、4NMOSトランジスタを備え、前記第2、3NMOSトランジスタの共通ノードを通して検出信号を発生する電圧フォロアと、前記検出信号を反転するとともにバッファリングして前記アクティブ高電圧検出信号を発生するインバータと、を備えることを特徴とする請求項10に記載の高電圧検出回路。

請求項15

前記可変容量制御信号発生回路は、前記アクティブ命令が検出されると所定時間後に所定のパルス幅を有するアクティブ命令検出信号を発生するためのアクティブ命令検出信号発生回路と、ダウン信号に応答して前記制御信号のレベルを高めるためのプルアップ回路と、アップ信号に応答して前記制御信号のレベルを低めるためのプルダウン回路と、前記アクティブ命令が印加されないと前記プルアップ回路をオフするための前記ダウン信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されないと前記プルアップ回路をオンするための前記ダウン信号を発生し、前記アクティブ命令検出信号がリセットされると前記ダウン信号をリセットするためのダウン信号発生回路と、前記アクティブ命令が印加されないと前記プルダウン回路をオフするための前記アップ信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されると前記プルダウン回路をオンするための前記アップ信号を発生し、前記アクティブ命令検出信号がリセットされると前記アップ信号をリセットするためのアップ信号発生回路を備えることを特徴とする請求項10に記載の高電圧検出回路。

請求項16

前記可変容量制御信号発生回路は、前記制御信号をフィルタリングして前記制御信号の上昇及び下降傾斜を調節するためのループフィルタをさらに備えることを特徴とする請求項10に記載の高電圧発生回路。

請求項17

前記ループフィルタは、前記制御信号と接地電圧との間に連結された抵抗及び第2キャパシタを備え、前記抵抗と第2キャパシタの共通ノードを通してフィルタリングされた前記制御信号を発生することを特徴とする請求項16に記載の高電圧発生回路。

請求項18

アクティブ命令が印加されると互いに反対位相の第1、2パルス信号を発生し、制御信号に応答して昇圧能力を変更し、前記第1、2パルス信号に応答して前記高電圧を昇圧する段階と、前記アクティブ命令が印加されると前記高電圧のレベルを検出してアクティブ高電圧検出信号を発生する段階と、前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを調節する段階と、を備えることを特徴とする高電圧検出方法

請求項19

前記高電圧検出方法は、前記アクティブ高電圧検出信号に応答してイネーブルされ、前記第1、2パルス信号に応答して前記高電圧を昇圧する段階をさらに備えることを特徴とする請求項18に記載の高電圧検出方法。

技術分野

0001

本発明は高電圧発生回路係り、特に装置内部で必要とする高電圧を発生するための高電圧発生回路及び方法に関する。

背景技術

0002

一般に、バッテリー電源を用いる装置は、バッテリー電源より高い電圧を内部的に発生するための高電圧発生回路を備えている。

0003

また、一般的な半導体メモリ装置は、外部から印加される電源電圧より高いレベルの高電圧を発生するための高電圧発生回路を備えている。

0004

従来の高電圧発生回路は、スタンバイ時とアクティブ時に作動するスタンバイ高電圧発生回路とアクティブ時にのみ作動するアクティブ高電圧発生回路を備えている。このうち、アクティブ高電圧発生回路は、アクティブ命令の印加に応じて、高電圧レベルが所望のレベルより低い場合に高電圧をその所望のレベルまで昇圧する。

0005

図1は、従来の高電圧発生回路のブロック図であって、従来の高電圧発生回路は、スタンバイ高電圧検出回路10、発振器12及びスタンバイ高電圧昇圧回路14で構成されたスタンバイ高電圧発生回路100と、アクティブ高電圧検出回路20、パルス信号発生回路22及びアクティブ高電圧昇圧回路22で構成されたアクティブ高電圧発生回路200とで構成されている。

0006

図1に示したブロック図の各ブロックの機能を説明する。スタンバイ高電圧検出回路10は、高電圧VPPのレベルが所望のレベルより低いか否かを検出してスタンバイ高電圧レベル検出信号VPPSを発生する。発振器12は、スタンバイ高電圧レベル検出信号VPPSに応答して発振してパルス信号OSCを発生する。スタンバイ高電圧昇圧回路14は、パルス信号OSCに応答して高電圧VPPのレベルを昇圧する。

0007

アクティブ高電圧検出回路20は、アクティブ命令ACTが印加される場合に高電圧VPPのレベルが所望のレベルより低いか否かを検出してアクティブ高電圧レベル検出信号VPPAを発生する。パルス信号発生回路22は、アクティブ命令ACTが印加されて高電圧レベル検出信号VPPAが発生される場合にパルス信号P1、P2を発生する。アクティブ高電圧昇圧回路24は、パルス信号P1、P2に応答して高電圧VPPを昇圧する。

0008

図1に示したような高電圧発生回路は、アクティブ命令ACTが印加される場合に高電圧VPPのレベルが所望のレベルより低いか否かを検出してアクティブ高電圧昇圧回路24を作動させる。ところで、アクティブ命令ACTが印加されて、高電圧VPPのレベルが所望のレベルより低いか否かを検出するまでは所定の時間がかかるので、この期間中に高電圧VPPのレベルが下降する。したがって、従来の高電圧発生回路では、アクティブ命令ACTが印加されて直ちに高電圧VPPのレベルを補償できないという問題点があった。

0009

図2は、従来の他の高電圧発生回路の回路図であって、この高電圧発生回路は、図1に示したアクティブ高電圧発生回路200の代りに、アクティブ高電圧発生回路30、パルス信号発生回路32、1次アクティブ高電圧発生回路34及び2次アクティブ高電圧発生回路36で構成されたアクティブ高電圧発生回路210を備えて構成されている。

0010

図2に示したアクティブ高電圧発生回路の各ブロックの機能を説明する。アクティブ高電圧検出回路30は、アクティブ命令ACTが印加されて高電圧VPPのレベルが所望のレベルより低い場合に高電圧レベル検出信号VPPAを発生する。パルス信号発生回路32は、アクティブ命令ACTが印加されるとパルス信号P1、P2を発生して、また、アクティブ命令ACTが印加されて高電圧レベル検出信号VPPAが発生されるとパルス信号P1、P2を発生する。1次アクティブ高電圧発生回路34は、パルス信号P1、P2に応答して高電圧VPPを昇圧する。2次アクティブ高電圧発生回路36は、パルス信号P1、P2に応答して高電圧VPPを昇圧する。

0011

すなわち、1次アクティブ高電圧発生回路34は、アクティブ命令ACTが印加されるとパルス信号発生回路32によって発生されるパルス信号P1、P2に応答して高電圧VPPを昇圧して、2次アクティブ高電圧発生回路36はアクティブ命令ACTが印加されてアクティブ高電圧検出回路30によって高電圧レベル検出信号VPPAが発生されるとパルス信号発生回路32によって発生されるパルス信号P1、P2に応答して高電圧VPPを昇圧する。

0012

したがって、図2に示した高電圧発生回路は、アクティブ命令ACTが印加されると直ちに1次アクティブ高電圧発生回路34が作動して高電圧VPPを高速で昇圧できるという長所がある。しかし、1次及び2次アクティブ高電圧発生回路34、36の昇圧能力を、低い電源電圧が印加される場合を考慮して大きく設計すると、高い電源電圧が印加される場合に1次及び2次高電圧発生回路34、36の昇圧能力があまりに大きくなって高電圧VPPのレベルが所望のレベルよりさらに高く昇圧される場合がある。

0013

すなわち、図2に示した高電圧発生回路は、電源電圧のレベルによって昇圧能力が変わることによって高電圧VPPのレベルが変わるという問題点があった。

発明が解決しようとする課題

0014

本発明の目的は、アクティブ時に高電圧を高速で補償できて電源電圧のレベルに関係なく安定して高電圧を発生できる高電圧発生回路を提供することにある。

0015

本発明の他の目的は、前記目的を達成するための高電圧発生回路の高電圧発生方法を提供することにある。

課題を解決するための手段

0016

前記目的を達成するための本発明の高電圧発生回路は、スタンバイ及びアクティブ時に高電圧のレベルを検出することによって前記高電圧のレベルが所望のレベルより低い場合に前記高電圧のレベルを昇圧するためのスタンバイ高電圧発生手段と、前記アクティブ時にアクティブ命令が印加されると制御信号に応答して昇圧能力を変更して前記高電圧のレベルを昇圧するアクティブ高電圧発生手段とを備え、前記アクティブ高電圧発生手段は、前記高電圧のレベルが所望するレベルより低いのか高いかを検出して前記制御信号のレベルを調節することを特徴とする。

0017

前記目的を達成するための本発明の他の高電圧発生回路は、制御信号に応答して昇圧能力を変更し、アクティブ命令に応答して発生される反対位相の第1、2パルス信号に応答して高電圧を昇圧するための可変昇圧手段と、前記アクティブ命令が印加されると前記高電圧のレベルが所望のレベルより低いのか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出手段と、前記アクティブ命令が印加されると前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを変更するための可変容量制御信号発生手段を備えることを特徴とする。

0018

前記他の目的を達成するための本発明の高電圧発生方法は、アクティブ命令が印加されると互いに反対位相の第1、2パルス信号を発生して、制御信号に応答して昇圧能力を変更し、前記第1、2パルス信号に応答して前記高電圧を昇圧する段階と、前記アクティブ命令が印加されると前記高電圧のレベルを検出してアクティブ高電圧検出信号を発生する段階と、前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを調節する段階とを備えることを特徴とする。

発明を実施するための最良の形態

0019

以下、添付した図面を参考として本発明の高電圧発生回路及び方法を説明する。

0020

図3は、本発明の高電圧発生回路の実施例のブロック図であって、この高電圧発生回路では、図1に示したアクティブ高電圧発生回路200の代りに、アクティブ高電圧検出回路40、可変容量制御信号発生回路42、パルス信号発生回路44、及び可変昇圧回路46で構成されたアクティブ高電圧発生回路300を備えて構成されている。

0021

図3に示したブロック各々の動作を説明する。アクティブ高電圧検出回路40は、アクティブ命令ACTが印加されて高電圧VPPのレベルが所望のレベルより低い場合に高電圧レベル検出信号VPPAを発生する。例えば、アクティブ高電圧検出回路40は、高電圧VPPのレベルが所望のレベルより低い場合に“ハイ”レベルの高電圧レベル検出信号VPPAを発生する。可変容量制御信号発生回路42は、アクティブ命令ACTが発生されると高電圧レベル検出信号VPPAに応答して制御信号VC電圧レベルを変化させる。例えば、アクティブ命令ACTが発生されて“ハイ”レベルの高電圧レベル検出信号VPPAが発生されると、可変容量制御信号発生回路42は、制御信号VCの電圧レベルを低め、“ロー”レベルの高電圧レベル検出信号VPPAが発生されると、可変容量制御信号発生回路42は、制御信号VCの電圧レベルを高める。パルス信号発生回路44は、アクティブ命令ACTが印加されるとパルス信号p1、p2を発生する。

0022

可変昇圧回路46は、制御信号VCに応答して昇圧能力が変化し、パルス信号P1、P2に応答して高電圧VPPを昇圧する。例えば、制御信号VCの電圧レベルが低ければ可変昇圧回路46の昇圧能力が大きくなって、制御信号VCの電圧レベルが高ければ可変昇圧回路46の昇圧能力が小さくなる。したがって、可変昇圧回路46は、高電圧VPPのレベルが所望のレベルより低ければ制御信号VCに応答して昇圧能力を大きくして高電圧VPPを昇圧して、高電圧VPPのレベルが所望のレベルより高ければ制御信号VCに応答して昇圧能力を小さくして高電圧VPPを昇圧する。すなわち、可変昇圧回路46は、アクティブ命令ACTが印加されると、それに応じて高電圧VPPを直ちに昇圧することができる。

0023

したがって、本発明のアクティブ高電圧発生回路によれば、可変昇圧回路46は、アクティブ命令ACTが印加されると時間遅延なしに昇圧動作を直ちに実行することができる。

0024

また、本発明の高電圧発生回路は、低い電源電圧が印加される場合を考慮して設計された場合に高い電源電圧が印加されても、可変昇圧回路46の昇圧能力が変化することによって、安定した高電圧VPPを発生することができる。

0025

図4は、図3に示したアクティブ高電圧検出回路の実施例の回路図であって、このアクティブ高電圧検出回路は、PMOSトランジスタP1、NMOSトランジスタN1、N2、N3、及びインバータI1、I2、I3で構成されている。

0026

図4に示した回路の構成を説明する。電源電圧VCCとノードAとの間に直列連結され、接地電圧と高電圧VPPが各々印加されるゲートを有するPMOSトランジスタP1とNMOSトランジスタN1、ノードAと接地電圧間に直列連結され、アクティブ命令ACTと高電圧VPPが各々印加されるゲートを有するNMOSトランジスタN2、N3、及びノードAの信号を反転するとともにバッファリングして高電圧検出信号VPPAを発生するための直列連結されたインバータI1、I2、I3で構成されている。

0027

図4に示したPMOSトランジスタP1、及びNMOSトランジスタN1、N2、N3は電圧フォロアを構成する。

0028

図4に示したアクティブ高電圧検出回路は、高電圧VPPが所望の高電圧レベルより高ければ“ロー”レベルの高電圧レベル検出信号VPPAを発生して、高電圧VPPが所望する高電圧レベルより低ければ“ハイ”レベルの高電圧レベル検出信号VPPAを発生する。

0029

図5は、図3に示した可変容量制御信号発生回路の実施例のブロック図であって、この可変容量制御信号発生回路は、アクティブ命令検出回路50、アップダウン制御信号発生回路52、PMOSトランジスタP2、及びNMOSトランジスタN4で構成されている。

0030

PMOSトランジスタP2とNMOSトランジスタN4は、電源電圧VCCと接地電圧との間に直列連結されて各々のゲートにダウン信号DNとアップ信号UPが印加されるように構成されている。

0031

図5に示した回路の動作を説明する。アクティブ命令検出回路50は、アクティブ命令ACTが印加されると所定の時間遅延の後にアクティブ命令ACTの“ハイ”レベルへの遷移を検出して所定のパルス幅を有するパルス信号であるアクティブ命令検出信号PDETを発生する。アップ/ダウン制御信号発生回路52は、アクティブ命令検出信号PDETが発生されない場合には“ロー”レベルのアップ信号UPと“ハイ”レベルのダウン信号DNを発生してPMOSトランジスタP2とNMOSトランジスタN4をオフする。そして、アクティブ命令検出信号PDETが発生し、高電圧VPPが所望の高電圧レベルより低い場合に“ハイ”レベルの高電圧レベル検出信号VPPAが発生されると“ハイ”レベルのアップ信号UP及びダウン信号DNを発生する。このとき、NMOSトランジスタN4がオンされて制御信号VCのレベルを低める。一方、高電圧VPPが所望の高電圧レベルより高い場合に“ロー”レベルの高電圧レベル検出信号VPPAが発生されると“ロー”レベルのアップ信号UP及びダウン信号DNを発生する。このとき、PMOSトランジスタP2がオンされて制御信号VCのレベルを高める。

0032

この場合において、PMOSトランジスタP2とNMOSトランジスタN4の抵抗値が大きいので、制御信号VCは徐々に上昇したり下降したりする。

0033

図6は、図5に示したアップ/ダウン制御信号発生回路の実施例の回路図であって、このアップ/ダウン制御信号発生回路は、ダウン信号発生回路60、及びアップ信号UP発生回路62で構成されている。

0034

ダウン信号発生回路60は、インバータI4、I5、I6、I7、及びNANDゲートNA1、NA2、NA3で構成され、アップ信号発生回路62は、インバータI8、I9、及びNANDゲートNA4、NA5、NA6で構成されている。

0035

図6に示した回路の動作を説明する。ダウン信号発生回路60は、“ロー”レベルのアクティブ命令検出信号PDETが発生すると、NANDゲートNA3とインバータI6、I7によって“ハイ”レベルのダウン信号DNを発生する。

0036

“ロー”レベルのアクティブ命令検出信号PDETと“ロー”レベルの高電圧レベル検出信号VPPAが発生すると、NANDゲートNA1は“ロー”レベルの信号を発生して、NANDゲートNA2は“ハイ”レベルの信号を発生する。この状態で、アクティブ命令検出信号PDETが“ロー”レベルから“ハイ”レベルに遷移すると、NANDゲートNA3とインバータI6、I7は、“ロー”レベルのダウン信号DNを発生する。そして、アクティブ命令検出信号PDETが“ハイ”レベルから“ロー”レベルに遷移すると、NANDゲートNA3とインバータI6、I7は、“ロー”レベルから“ハイ”レベルに遷移するダウン信号DNを発生する。

0037

“ロー”レベルのアクティブ命令検出信号PDETと“ハイ”レベルの高電圧レベル検出信号VPPAが発生すると、NANDゲートNA1は“ハイ”レベルの信号を発生して、NANDゲートNA2は“ロー”レベルの信号を発生する。この状態で、アクティブ命令検出信号PDETが“ロー”レベルから“ハイ”レベルに遷移すると、NANDゲートNA3とインバータI6、I7は“ハイ”レベルのダウン信号DNを発生する。

0038

ダウン信号発生回路60は、アクティブ命令が印加されてアクティブ命令検出信号PDETが発生すると、アクティブ命令検出信号PDETの上昇エッジで高電圧レベル検出信号VPPAが“ハイ”レベルであれば“ハイ”レベルのダウン信号DNを発生して、“ロー”レベルであれば“ロー”レベルのダウン信号DNを発生する。そして、アクティブ命令検出信号PDETが“ハイ”レベルから“ロー”レベルにリセットされると、ダウン信号発生回路60は、ダウン信号DNを“ハイ”レベルにリセットする。

0039

アップ信号発生回路62の作動は、上述したダウン信号発生回路60の説明を参考とすれば容易に理解されることである。

0040

図7A、Bは、図5に示した可変容量制御信号発生回路の動作を説明するための動作タイミング図であって、図7Aは“ハイ”レベルの高電圧レベル検出信号VPPAが印加される場合の動作タイミング図を、図7Bは“ロー”レベルの高電圧レベル検出信号VPPAが印加される場合の動作タイミング図を示す。

0041

図7A、Bに示したように、アクティブ命令ACTが印加されない場合は、“ロー”レベルのアップ信号UPと“ハイ”レベルのダウン信号DNが発生される。アクティブ命令検出信号PDETは、アクティブ命令ACTが発生してから所定時間が経過した後に発生するパルス信号であって、高電圧レベル検出信号VPPAの発生タイミングから遅延して発生するパルス信号である。

0042

図7Aに示したように、アクティブ命令ACTが発生しアクティブ命令検出信号PDETが“ロー”レベルから“ハイ”レベルに遷移する場合に、“ハイ”レベルの高電圧レベル検出信号VPPAが検出されると“ハイ”レベルのアップ信号UPが発生し、ダウン信号DNは“ハイ”レベルに維持される。アクティブ命令検出信号PDETが“ハイ”レベルから“ロー”レベルに遷移するとアップ信号UPが“ハイ”レベルから“ロー”レベルに遷移する。

0043

図7Bに示したように、アクティブ命令ACTが発生しアクティブ命令検出信号PDETが“ロー”レベルから“ハイ”レベルに遷移する場合に、“ロー”レベルの高電圧レベル検出信号VPPAが検出されると“ロー”レベルのダウン信号DNが発生し、アップ信号UPは“ロー”レベルに維持される。アクティブ命令検出信号PDETが“ハイ”レベルから“ロー”レベルに遷移するとダウン信号DNが“ロー”レベルから“ハイ”レベルに遷移する。

0044

図8は、図3に示した可変容量制御信号発生回路の他の実施例の回路図であって、この可変容量制御信号発生回路は、図5に示した可変容量制御信号発生回路に対して、抵抗R1、R2、及びキャパシタC1で構成されたループフィルタ64を追加して構成されている。

0045

図8に示した可変容量制御信号発生回路は、高電圧レベル検出信号VPPAに応答してノードBで制御信号を発生する。ところで、ノードBで発生する制御信号にはノイズ成分が含まれうる。ループフィルタ64は、ノードBで発生した制御信号に含まれるノイズ成分を除去して制御信号VCを発生する。また、ループフィルタ64のキャパシタC1のキャパシタンスを調節することによって制御信号VCの傾斜を調節することができる。

0046

図9は、図3に示した可変昇圧回路の実施例の回路図であって、この可変昇圧回路は、ダイオード構成のNMOSトランジスタND1、ND2、キャパシタC2、及びCMOS伝送ゲートTで構成されている。

0047

図9に示した回路は、パルス信号p1印加端子に連結されたゲートとドレーン及びノードCに連結されたソースを有するNMOSトランジスタND1、ノードCに連結されたゲートとドレーン及び高電圧VPP発生端子に連結されたソースを有するNMOSトランジスタND2、ノードCとパルス信号p2印加端子との間に直列連結されたキャパシタ及びCMOS伝送ゲートTで構成されている。CMOS伝送ゲートを構成するPMOSトランジスタのゲートには制御信号VCが印加されて、NMOSトランジスタのゲートには電源電圧VCCが印加されて構成されている。

0048

図9に示した回路の動作を説明する。パルス信号p1、p2は、図3に示したパルス信号発生回路44によってアクティブ命令ACTが印加される場合に、図10に示したように互いに反対の位相を有するように発生される。

0049

すなわち、パルス信号p1は、アクティブ命令ACTが“ロー”レベルから“ハイ”レベルに遷移すると“ハイ”レベルから“ロー”レベルに遷移して、アクティブ命令ACTが“ハイ”レベルから“ロー”レベルに遷移すると“ロー”レベルから“ハイ”レベルに遷移する。パルス信号p2は、アクティブ命令ACTが“ロー”レベルから“ハイ”レベルに遷移すると“ロー”レベルから“ハイ”レベルに遷移し、その後、所定時間が経過した後に“ロー”レベルに遷移する。

0050

“ハイ”レベルと“ロー”レベルのパルス信号p1、p2が印加されると、NMOSトランジスタND1がオンされて、キャパシタC2には、電源電圧VCCからNMOSトランジスタND1のスレショルド電圧Vtを差し引いた電圧が充電される。

0051

“ロー”レベルと“ハイ”レベルのパルス信号p1、p2が印加されると、NMOSトランジスタND1はオフされて、ノードCは電圧(2VCC−Vt)×α(αは制御信号VCの関数である)に昇圧される。この際、制御信号VCの電圧レベルが低ければノードCの電圧が高速で昇圧され、制御信号VCの電圧レベルが高ければ低速で昇圧される。したがって、ノードCの電圧が高電圧VPPより高いレベルに昇圧されるとNMOSトランジスタND2がオンされて高電圧VPPを昇圧する。

0052

図9の構成において、CMOS伝送ゲートTを構成するPMOSトランジスタにのみ制御信号VCを印加した理由は、パルス信号p2が“ロー”レベルから“ハイ”レベルに遷移する場合にはキャパシタンスを制御しなければならない必要があるが、パルス信号p2が“ハイ”レベルから“ロー”レベルに遷移する場合にはキャパシタンスを制御する必要がないためである。すなわち、図9の可変昇圧回路は、NMOSトランジスタND1を通してキャパシタC2に電圧を充電する場合にはキャパシタンスを制御する必要がないので、CMOS伝送ゲートTを構成するNMOSトランジスタのゲートに電源電圧VCCを印加して常にオン状態を維持させたものである。

0053

図11は、図9に示した可変昇圧回路の制御信号VCの変化による昇圧電流Ipの変化を示すグラフである。ここで、昇圧電流Ipは、パルス信号p1が“ハイ”レベルから“ロー”レベルに遷移され、パルス信号p2が“ロー”レベルから“ハイ”レベルに遷移される際に、キャパシタンスCを通して流れる電流をいう。

0054

制御信号VCの大きさが増加するによってCMOS伝送ゲートTを構成するPMOSトランジスタのチャネルが次第に閉められるようになる。すなわち、ノードCの昇圧電圧が減少する。したがって、制御信号VCの大きさが小さい場合にはノードCの昇圧電圧が増加してパルス信号p2によって昇圧される昇圧電流の量が大きく、制御信号VCの大きさが大きな場合には昇圧電圧が減少して昇圧される昇圧電流の量が少ない。

0055

図12は、前述した本発明の好適な実施形態の高電圧発生回路の動作をシミュレーションした結果を示すグラフであって、連続的なアクティブ動作を実行する場合の時間tに対する高電圧VPP及び制御信号VCの変化を示すグラフである。

0056

図12において、aで示した線は、所望の高電圧VPPレベルを、bで示した線は所望の制御信号VCのレベルを各々示して、VPPで示したグラフは高電圧VPPの変化を示し、VCで示したグラフは制御信号VCの変化を各々示す。

0057

時間tの増加(経過)に伴って制御信号VCが上昇、下降動作を繰り返ししながら制御信号VCのレベルが徐々に増加して所望の制御信号VCのレベルに一致し、そのような制御信号VCの上昇、下降に応じて高電圧VPPが下降、上昇動作を繰り返しながら高電圧VPPのレベルが所望の高電圧VPPのレベルに一致する。

0058

制御信号VCが約3μsで所望の制御信号VCのレベルに至ると制御信号VCは所望の制御信号VCレベルを中心とする所定の幅内のレベルを維持しながら継続的に動作するようになり、高電圧VPPのレベルも約3μsで所望の高電圧VPPレベルに至ると高電圧VPPは所望の高電圧VPPレベルを中心とする所定の幅内のレベルを維持しながら継続的に動作するようになる。

0059

図13は、本発明の高電圧発生回路の他の実施例のブロック図であって、この高電圧発生回路は、図3に示した高電圧発生回路のアクティブ高電圧発生回路300にインバータI5及びアクティブ高電圧昇圧回路70を追加したアクティブ高電圧発生回路310で構成されている。

0060

図13に示したブロック各々の機能を説明する。アクティブ高電圧昇圧回路70は、アクティブ高電圧検出回路40が高電圧レベル検出信号VPPAが発生すると、パルス信号発生回路44から出力されるパルス信号P1、P2に応答して高電圧VPPを昇圧する。

0061

図13に示した高電圧発生回路では、アクティブ命令ACTが印加されると可変昇圧回路46が動作して高電圧VPPを昇圧して、アクティブ高電圧昇圧回路70は、アクティブ高電圧検出回路40によって高電圧VPPが所望の高電圧レベルより低いことが検出されると高電圧VPPを昇圧する。

0062

図13に示した高電圧発生回路は、アクティブ時に可変昇圧回路46が動作して高電圧VPPを遅延なしに昇圧して、その後、高電圧VPPが所望の高電圧レベルより低いことが検出されるとアクティブ高電圧昇圧回路70が動作して高電圧VPPを昇圧することによってさらに安定した高電圧VPPを発生することができる。

0063

以上、本発明の望ましい実施例を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の思想から逸脱しない範囲内で本発明を多様に修正及び変更することができるであろう。

発明の効果

0064

本発明の高電圧発生回路によれば、アクティブ命令の印加に応答して可変昇圧回路によって高電圧を直ちに昇圧することができる。

0065

また、制御信号によって可変昇圧回路の昇圧能力が調節されることによって電源電圧のレベルに関係なく安定した高電圧を発生することができる。

図面の簡単な説明

0066

図1従来の高電圧発生回路の実施例のブロック図である。
図2従来の高電圧発生回路の他の実施例の回路図である。
図3本発明の高電圧発生回路の実施例のブロック図である。
図4図3に示したアクティブ高電圧検出回路の実施例の回路図である。
図5図3に示した可変容量制御信号発生回路の実施例のブロック図である。
図6図5に示したアップ/ダウン信号制御信号発生回路の実施例の回路図である。
図7A 、
図7図5に示した可変容量制御信号発生回路の作動を説明するための作動タイミング図である。
図8図3に示した可変容量制御信号発生回路の他の実施例のブロック図である。
図9図3に示した可変昇圧回路の実施例の回路図である。
図10アクティブ命令及びパルス信号の実施例のタイミング図である。
図11図9に示した可変昇圧回路の制御信号VCの変化による昇圧電流Ipの変化を示すグラフである。
図12本発明の高電圧発生回路の作動をシミュレーションしたグラフである。
図13本発明の高電圧発生回路の他の実施例のブロック図である。

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