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技術 半導体基板の製造方法及び半導体装置の製造方法

出願人 株式会社東芝
発明者 沼田敏典水野智久
出願日 2001年3月29日 (19年8ヶ月経過) 出願番号 2001-095028
公開日 2002年10月11日 (18年1ヶ月経過) 公開番号 2002-299590
状態 特許登録済
技術分野 アニール SOI,アクティブマトリクス、SOS 薄膜トランジスタ
主要キーワード 熱酸化処理後 酸素イオン濃度 半導体基板構造 絶縁耐圧特性 エピ膜厚 SIMOX 表面半導体層 シリコンウエハ基板
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図面 (5)

課題

本発明は少なくとも絶縁体層上にSiGe層が積層されてなる半導体基板の製造方法において、絶縁耐圧の良好な絶縁体層を有する半導体基板を提供する。

解決手段

シリコン基板3上にSiGe層1を形成する第1の工程と、前記シリコン基板3中に絶縁体層2を形成する第2の工程とを備える。

概要

背景

現在の半導体素子中核的存在であるシリコンMOS電界効果トランジスタは、素子寸法微細化、特にゲート長縮小によって高密度集積化駆動力の増大を同時に達成してきた。しかしながら近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁にぶつかることが指摘されている。そこで今後は微細化以外の手法による高速化、低消費電力化の技術を確立する必要がある。

そこで近年シリコンウエハ基板上に形成された緩和SiGeを下地にし、この上に薄く歪シリコン層を形成した半導体基板を用いた電界効果型トランジスタが提案されている。この電界効果型トランジスタは、前記歪シリコン層においてキャリア高移動度特性を示すため、これをチャネル領域として使用することによって高速かつ低消費電力化を図ることができる。

一方、電界効果トランジスタ短チャネル効果抑制のためのチャネル不純物高濃度化ソースドレイン拡散層寄生容量の増大を招く。この寄生容量の低減のために、シリコンウエハ上にシリコン酸化膜具備しさらに前記シリコン酸化膜上に半導体層を具備する、例えばSOI(Silicon on insulator)構造を有する半導体基板を使用することが有効であることが知られている。

そこで前記シリコンウエハ/シリコン酸化膜/半導体層が形成された半導体基板構造と歪シリコン層とを兼ね備えた半導体基板を用いたMOS電界効果トランジスタが、特開平9−321307号公報に記載されている。図4を用いて従来の、シリコンウエハ/シリコン酸化膜/半導体層が形成された半導体基板構造と歪シリコン層と備えた半導体基板の製造方法について説明する。この方法においては半導体層中酸素イオン注入後でアニールすることにより前記半導体層中に酸化膜を形成するいわゆるSIMOX(Separation by implanted oxygen) 法が用いられている。

図4に示すように、シリコン基板3上に、Ge濃度が徐々に大きくなるように傾斜させながら傾斜SiGe層6を形成する。次に、この傾斜SiGe層6上に、応力を十分に緩和する程度に厚く応力緩和SiGe層1を形成する。

この後、応力緩和SiGe層1中に酸素イオン注入し、高温でアニール(1350℃)して、応力緩和SiGe層1中に埋め込み酸化膜9を作製する。このとき応力緩和SiGe層3中のGe原子のほとんどは埋め込み酸化膜4の外へ排除され、埋め込み酸化膜9の主成分はシリコン酸化膜となる。

次に、応力緩和SiGe層1上に薄くシリコンをエピタキシャル成長することで歪シリコン層10を形成する。

さらにこのような構造の半導体基板に、歪シリコン層10をチャネル領域とする電界効果トランジスタを作成し半導体装置を得ていた。しかし、図4に示す従来の半導体基板においては、埋め込み酸化膜4にGeが残留し、この残留Geが原因と思われる埋め込み酸化膜の絶縁耐圧劣化が生じるという問題があった。

一方、シリコンウエハ上にSiGe層が形成され、このSiGe層中に酸化膜を具備するSiGe on Insulator構造を有する半導体基板もpが他MOSFETキャリア移動度の向上のために使用されることがある。このようなSiGe on Insulator構造を有する半導体基板の製造の際もSIMOX法が用いられており、シリコンウエハ上に形成されたSiGe層中に酸素イオン注入を行った後、高温アニールしSiGe層中に埋め込み酸化膜を形成する処理が行われている。

しかしながらこの場合も埋め込み酸化膜にGeが残留し、この残留Geが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じ、半導体素子の絶縁耐圧特性に影響を与えるという問題があった。

概要

本発明は少なくとも絶縁体層上にSiGe層が積層されてなる半導体基板の製造方法において、絶縁耐圧の良好な絶縁体層を有する半導体基板を提供する。

シリコン基板3上にSiGe層1を形成する第1の工程と、前記シリコン基板3中に絶縁体層2を形成する第2の工程とを備える。

目的

本発明は上記問題点を解決するためになされたもので、少なくとも絶縁体層上にSiGe層が積層されてなる半導体基板の製造方法において、絶縁耐圧の良好な絶縁体層を有する半導体基板の製造方法を提供することを目的とする。また、前記半導体基板を用いて絶縁耐圧特性に優れた半導体装置の製造方法を提供することを目的とする。

効果

実績

技術文献被引用数
2件
牽制数
4件

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請求項1

第1のシリコン層上にSiGe層を形成する工程と、前記SiGe層と前記第1のシリコン層との界面より下方に酸素イオン注入後、アニールして前記第1のシリコン層中に絶縁体層を形成する工程を備えることを特徴とする半導体基板の製造方法。

請求項2

前記絶縁体層を形成する工程において、酸素イオン濃度ピークが前記SiGe層と前記第1のシリコン層の界面より下方に位置するよう酸素イオンを注入することを特徴とする半導体基板の製造方法。

請求項3

前記SiGe層上に第2のシリコン層を形成する工程をさらに備えることを特徴とする請求項1記載の半導体基板の製造方法。

請求項4

前記絶縁体層を形成する工程後、第2のシリコン層を形成する工程前に前記SiGe層のGe濃度高濃度化する工程を行うことを特徴とする請求項3記載の半導体基板の製造方法。

請求項5

前記SiGe層のGe濃度を高濃度化する工程は、前記半導体基板を酸化性雰囲気下で加熱することにより行われることを特徴とする請求項4記載の半導体基板の製造方法。

請求項6

前記半導体基板を酸化性雰囲気下で加熱する工程により前記SiGe層上に形成された酸化膜剥離する工程を行うことを特徴とする請求項5記載の半導体基板の製造方法。

請求項7

前記SiGe層は形成時のGe濃度が1atomic%以上かつ15atomic%以下であることを特徴とする請求項1記載の半導体基板の製造方法。

請求項8

第1のシリコン層上にSiGe層を形成する工程と、前記SiGe層と前記第1のシリコン層との界面より下方に酸素イオンを注入後、アニールして前記第1のシリコン層中に絶縁体層を形成する工程と、前記SiGe層上に第2のシリコン層を形成する工程と、前記第2のシリコン層をチャネル領域とする電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。

技術分野

0001

本発明は、絶縁層SiGe層が積層された構造を有する半導体基板の製造方法及びそれを用いた半導体装置の製造方法に関する。

背景技術

0002

現在の半導体素子中核的存在であるシリコンMOS電界効果トランジスタは、素子寸法微細化、特にゲート長縮小によって高密度集積化駆動力の増大を同時に達成してきた。しかしながら近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁にぶつかることが指摘されている。そこで今後は微細化以外の手法による高速化、低消費電力化の技術を確立する必要がある。

0003

そこで近年シリコンウエハ基板上に形成された緩和SiGeを下地にし、この上に薄く歪シリコン層を形成した半導体基板を用いた電界効果型トランジスタが提案されている。この電界効果型トランジスタは、前記歪シリコン層においてキャリア高移動度特性を示すため、これをチャネル領域として使用することによって高速かつ低消費電力化を図ることができる。

0004

一方、電界効果トランジスタ短チャネル効果抑制のためのチャネル不純物高濃度化ソースドレイン拡散層寄生容量の増大を招く。この寄生容量の低減のために、シリコンウエハ上にシリコン酸化膜具備しさらに前記シリコン酸化膜上に半導体層を具備する、例えばSOI(Silicon on insulator)構造を有する半導体基板を使用することが有効であることが知られている。

0005

そこで前記シリコンウエハ/シリコン酸化膜/半導体層が形成された半導体基板構造と歪シリコン層とを兼ね備えた半導体基板を用いたMOS電界効果トランジスタが、特開平9−321307号公報に記載されている。図4を用いて従来の、シリコンウエハ/シリコン酸化膜/半導体層が形成された半導体基板構造と歪シリコン層と備えた半導体基板の製造方法について説明する。この方法においては半導体層中酸素イオン注入後でアニールすることにより前記半導体層中に酸化膜を形成するいわゆるSIMOX(Separation by implanted oxygen) 法が用いられている。

0006

図4に示すように、シリコン基板3上に、Ge濃度が徐々に大きくなるように傾斜させながら傾斜SiGe層6を形成する。次に、この傾斜SiGe層6上に、応力を十分に緩和する程度に厚く応力緩和SiGe層1を形成する。

0007

この後、応力緩和SiGe層1中に酸素イオン注入し、高温でアニール(1350℃)して、応力緩和SiGe層1中に埋め込み酸化膜9を作製する。このとき応力緩和SiGe層3中のGe原子のほとんどは埋め込み酸化膜4の外へ排除され、埋め込み酸化膜9の主成分はシリコン酸化膜となる。

0008

次に、応力緩和SiGe層1上に薄くシリコンをエピタキシャル成長することで歪シリコン層10を形成する。

0009

さらにこのような構造の半導体基板に、歪シリコン層10をチャネル領域とする電界効果トランジスタを作成し半導体装置を得ていた。しかし、図4に示す従来の半導体基板においては、埋め込み酸化膜4にGeが残留し、この残留Geが原因と思われる埋め込み酸化膜の絶縁耐圧劣化が生じるという問題があった。

0010

一方、シリコンウエハ上にSiGe層が形成され、このSiGe層中に酸化膜を具備するSiGe on Insulator構造を有する半導体基板もpが他MOSFETキャリア移動度の向上のために使用されることがある。このようなSiGe on Insulator構造を有する半導体基板の製造の際もSIMOX法が用いられており、シリコンウエハ上に形成されたSiGe層中に酸素イオン注入を行った後、高温アニールしSiGe層中に埋め込み酸化膜を形成する処理が行われている。

0011

しかしながらこの場合も埋め込み酸化膜にGeが残留し、この残留Geが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じ、半導体素子の絶縁耐圧特性に影響を与えるという問題があった。

発明が解決しようとする課題

0012

上述の如く、従来の方法で作成されたシリコン基板上に形成された絶縁体層上にSiGe層が形成されてなる半導体基板においては、埋め込み酸化膜中にGeが残留し、絶縁耐圧が劣化するといった問題があった。

0013

本発明は上記問題点を解決するためになされたもので、少なくとも絶縁体層上にSiGe層が積層されてなる半導体基板の製造方法において、絶縁耐圧の良好な絶縁体層を有する半導体基板の製造方法を提供することを目的とする。また、前記半導体基板を用いて絶縁耐圧特性に優れた半導体装置の製造方法を提供することを目的とする。

課題を解決するための手段

0014

本発明は、第1のシリコン層上にSiGe層を形成する工程と、前記SiGe層と前記第1のシリコン層との界面より下方に酸素イオンを注入後、アニールして前記第1のシリコン層中に絶縁体層を形成する工程を備えることを特徴とする半導体基板の製造方法である。

0015

本発明の半導体基板の製造方法においては、シリコン層上に絶縁体層とSiGe層が積層されてなる半導体基板を製造するにあたり、ベースとなる第1のシリコン層上にまずSiGe層を形成し、さらにイオン注入及びアニールを行って絶縁層を形成する方法を用い、その際イオン注入時に前記第1のシリコン層中、前記SiGe層と前記第1のシリコン層との界面より下方に酸素イオンを注入する工程を行う。

0016

これによりSiGe層よりも下方に絶縁体層が形成される。

0017

従来の方法とは異なり、イオン注入はSiGe層中にではなく、SiGe層より下方にイオン注入する。したがってGeが絶縁体層に残留するという現象が低減し、絶縁体層の絶縁耐圧の劣化が低減する。

0018

さらに、本発明においては、前記SiGe層上に第2のシリコン層を形成する工程をさらに備えることにより、シリコン基板/シリコン酸化膜/半導体層および歪シリコン層を備えた半導体基板の製造にも適用することができる。

0019

このとき、第1のシリコン層上に形成するSiGe層のGe濃度を低濃度とし、絶縁体層形成後に前記SiGe層のGe濃度を高濃度化する工程を行い、その後前記SiGe層上に第2のシリコン層を形成する工程を行うことが望ましい。これは以下のような理由によるものである。

0020

例えば図4に示される従来のシリコンウエハ/シリコン酸化膜/半導体層の積層構造上に歪シリコン層が形成された半導体基板の製造方法には以下のような問題点があった。すなわちキャリアの高移動度化を達成するには歪シリコン層の歪を大きくする必要があり、そのためには、その下地となるSiGe層1のGe濃度を高くする必要がある。さらにそのために、傾斜SiGe層6の表面側は高Ge濃度である必要がある。しかしながらこの傾斜SiGe層6の表面側において高Ge濃度とすると、図4に示すような欠陥8が発生しやすい。そして欠陥8から誘起された転移7が応力緩和SiGe層1、さらには歪Si層10に達する。そのため従来技術では歪Si層中の転移を無くすことができず、結局キャリアの高移動度化が達成できないというものである。

0021

しかしながら、上記の本発明の方法により、形成時のSiGe層のGe濃度を低くし、さらに絶縁体層を形成後にGe濃度を高濃度化する工程を行えば、形成時のされるSiGe層のGe濃度が低濃度であることからSiGe層中に発生する欠陥が大幅に低減されるため、最終的には下地のSiGe層中のGe濃度を高くすることができるとともに、SiGe層中には欠陥の発生が少なくなる。したがって前記SiGe層上に形成されるシリコン層には、転移の発生が少なくかつ大きい歪を与えることができるという作用を有する。

0022

また、上記の方法によれば傾斜SiGe層6などの必要性がないためSiGeのエピ膜厚、しいてはゲルマニウムガスの使用量も低減できるので製造コストが削減することができるという産業上のメリットも有する。また、本発明の半導体装置の製造方法によれば、上記半導体基板の製造方法にて得られる半導体基板を用い電界効果トランジスタが形成されている半導体装置を得るため、高速かつ低消費電力であり、かつ絶縁耐圧特性に優れた半導体装置を得ることができる。

発明を実施するための最良の形態

0023

以下、本発明の実施の形態を説明する。本実施例においてはシリコン基板/シリコン酸化膜/SiGe層/歪シリコン層が順次積層された半導体基板を製造した。図1図2は本発明の実施例による半導体基板の製造方法の工程を示す断面図である。

0024

まず、図1(1)に示すように、シリコンウエハ(第1のシリコン層)からなるシリコン基板3上に、SiGe層1を形成した。SiGe層1の形成はエピタキシャル成長にて行った。本発明においては形成するSiGe層の膜厚は、例えば10nm以上1μm以下が望ましい。本実施例では200nmとした。また、本発明においては形成するSiGe層のGe濃度は、格子不整合による欠陥が発生しないように低Ge濃度とすることが、欠陥の発生を防止するため望ましく、具体的には1atomic%以上15atomic%以下とすることが望ましい。本実施例ではGe濃度を10atomic%とした。

0025

次にシリコン基板3中に絶縁体層2を形成する工程を行った。本発明においては、絶縁体層の形成はシリコン基板中に酸素イオンをイオン注入後アニール処理を行って埋め込み酸化膜を形成する。本実施例でも上記方法を適用した。

0026

すなわち図1(2)に示すように、まず、シリコン基板3のSiGe層1との界面より下方に酸素イオン4をイオン注入した。その時、酸素イオン4の注入深さである射影飛程をSiGe層1の膜厚よりも深くする条件で行った。具体的には、550〜650℃の基板温度で、注入エネルギー180KeV、ドーズ量を3.0〜4.5×1017ion/cm2の条件でイオン注入した。酸素イオンが注入されたシリコン領域5の深さはSiGe層1のシリコン基板との界面から下方に200nm〜500nmにかけての位置であった。

0027

本発明においては、酸素イオン注入時酸素イオン濃度ピークが前記SiGe層とシリコン基板3との界面より下方に位置するよう酸素イオンが注入されていることが望ましい。

0028

さらに、シリコン基板3中にイオン注入にて酸素イオンを注入する場合、後工程のアニール処理で絶縁体層が形成されるまでに、SiGe層1のGe原子が絶縁体層下のシリコン基板へ拡散しないようSiGe層1と、酸素イオンが注入されたシリコン領域5との間にマージンを取ることが望ましい。そのために、酸素イオンが注入されたシリコン領域5はSiGe層1とシリコン基板3との界面から100nm〜1μmの位置から下方に深さ100nm〜1μmとなるように形成することが望ましい。

0029

次に、図1(3)に示すように、非酸化性雰囲気、例えば不活性ガス窒素などの雰囲気中においてアニール処理を行った。本発明において、イオン注入後のアニール処理時の雰囲気は上述のように非酸化性雰囲気とすることが望ましいが、例えば1wt%以下のO2ガスを添加することを許容する。また、アニール処理時の熱処理温度は、1000℃以上1450℃以下が望ましい。本実施例では1wt%のO2ガスを含むAr雰囲気中で、1300℃以上のアニール処理を行った。これによりシリコン酸化膜、具体的にはSiO2もしくはSiOを主成分とする埋め込み酸化膜からなる絶縁体層2が形成された。このときSiGe層1中のGe原子はアニール処理によって若干拡散するが、この拡散したGe原子はシリコン酸化物中にはほとんど進入せず、形成される絶縁体層2上の表面半導体層に留まる。

0030

本実施例では厚さ100nmの絶縁体層2上に、厚さ400nm程度でGe濃度3atomic以上8atomic%以下のSiGe層1が形成された。本発明においては、イオン注入後のアニール処理後のSiGe層1中のGe濃度は1atomic%以上12atomic%以下であることが望ましい。

0031

さらに、本発明においては、後工程でSiGe層1上に形成されるシリコン層(第2のシリコン層)に大きな歪を導入するために、絶縁体層2形成後にSiGe層中のGe濃度を高濃度化する工程を行うことが望ましい。この工程は、絶縁体層2形成後にシリコン基板を熱酸化処理することによりなされることが欠陥や転移の発生を抑制する上で望ましい。この熱酸化処理により図1(4)に示すようにSiGe層1のGeが濃縮され、かつ薄膜化する。またSiGe層上にシリコン酸化膜11が形成されるとともに、SiGe層1下方の絶縁体層2(シリコン酸化膜)が厚膜化することがある。

0032

前記熱酸化処理は、酸素分圧が100%ではない希釈酸化条件下で処理することが望ましい。また、熱酸化処理における処理温度は、SiGeの融点よりも低温であることが望ましく、具体的には900℃以上1400℃以下であることが望ましい。SiGeはGe濃度が増加するとその融点が低下するので、温度設定には注意を要する。

0033

SiGe層1を熱酸化処理することにより、シリコン原子は酸素と反応して、SiO2もしくは、SiOからなるシリコン酸化膜を形成し、一方、Geは酸素と反応せず、形成されたシリコン酸化膜から排除され、SiGe層1中に濃縮される。後工程でSiGe層1上に形成されるシリコン層に大きな歪を導入するために、第2工程後のSiGe層1中のGe濃度は、3atomic%以上60atomic%以下であることが望ましい。

0034

本実施例では、650nm程度のシリコン酸化膜11が形成される熱酸化処理を施した。(雰囲気50%O2、50%不活性ガス、熱処理温度1300℃)、その結果、膜厚100nmで5atomic%以上30atomic%以下のGe濃度からなるSiGe層1が形成された。さらに上記熱酸化処理における酸化量を増やすことで、より高Ge濃度で薄膜のSiGe層1を得ることができる。本発明においては熱酸化処理後のSiGe層1の膜厚は5nm以上500nm以下であることが望ましい。

0035

上記熱酸化処理後は、表面のシリコン酸化膜11をウエットエッチング等で剥離することが望ましい。

0036

さらに、図2に示すようにSiGe層1上に、シリコン層10(第2のシリコン層)を形成する工程を行った。シリコン層10の形成方法としてはエピタキシャル成長にて行った。これによりシリコン層10が歪シリコン層でありシリコン/絶縁体層/半導体層構造を有する半導体基板が作成された。本発明において形成する第2のシリコン層の厚さは1nm以上500nm以下であることが望ましい。

0037

次に、このようにして得られた歪を有するシリコン層10を表面に有する半導体基板に対して電界効果トランジスタを形成した。

0038

上記半導体基板にシリコン層10表面にゲート絶縁膜となるシリコン酸化膜を形成した。本実施例では上記半導体基板を例えば800℃、ドライ雰囲気中で熱酸化してシリコン酸化膜を形成した。次にこのゲート酸化膜上にゲート電極を形成した。本実施例ではゲート酸化膜上にnタイプ多結晶Siを厚さ200nm堆積し、パターニングすることによって、ゲート電極を形成した。次に、ソース領域及びドレイン領域を形成した。本実施例ではソース領域及びドレイン領域は、ゲート電極をマスクとして、AsイオンをSiGe層1までイオン注入して形成した。この電界効果トランジスタのチャネル領域は歪シリコン層10に存在する。このようにして、本発明の実施例に係る半導体基板上にMOS型電界効果トランジスタが完成した。

0039

本発明の半導体基板の製造方法において、絶縁体層形成後の熱酸化処理および熱酸化処理後のシリコン酸化膜の剥離処理は必ずしも施す必要はなく、低Ge濃度のSiGe層を形成するときには行う必要はない。本発明の半導体基板の製造方法においては、上記実施例に示される第2のシリコン層を形成する工程を行わずに、絶縁体層上にSiGe層が形成された半導体基板の製造に適用してもよい。

0040

図3にシリコン基板上の絶縁体層上にSiGe層が形成された半導体基板の断面図を示す。シリコン基板3上に絶縁体層2およびSiGe層1が形成されている。

発明の効果

0041

本発明は少なくとも絶縁体層上にSiGe層が積層されてなる半導体基板の製造方法において、絶縁耐圧の良好な絶縁体層を有する半導体基板を提供することができる。

0042

また、本発明の半導体装置の製造方法によれば、上記半導体基板の製造方法にて得られる半導体基板を用いて電界効果トランジスタが形成されている半導体装置が得られるため、高速かつ低消費電力であり、かつ絶縁耐圧特性に優れた半導体装置を得ることができる。

図面の簡単な説明

0043

図1本発明の実施例による半導体基板の製造方法の工程断面図。
図2本発明の実施例による半導体基板の製造方法の工程断面図。
図3本発明の実施例による半導体基板の断面図。
図4従来の半導体基板の断面図。

--

0044

1…SiGe層
2…絶縁体層
3…シリコン基板
4…酸素イオン
5…酸素イオンが注入されたシリコン領域
6…傾斜SiGe層
7…転位
8…欠陥
9…埋め込み酸化膜
10…シリコン層
11…シリコン酸化膜

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