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技術 半導体記憶素子

出願人 株式会社東芝
発明者 大場竜二古賀淳二内田建
出願日 2001年3月28日 (19年9ヶ月経過) 出願番号 2001-093833
公開日 2002年10月4日 (18年2ヶ月経過) 公開番号 2002-289709
状態 特許登録済
技術分野 ナノ構造物 不揮発性半導体メモリ 半導体メモリ 不揮発性半導体メモリ
主要キーワード 電荷供給源 浮遊領域 記憶保持時間 チャネル面 制御絶縁膜 深いトラップ 充放電率 キャリア電子密度
関連する未来課題
重要な関連分野

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図面 (11)

課題

トンネル絶縁膜を薄くしても、実用化に耐える十分に長い保持時間を実現する半導体記憶素子を提供することを目的とする。

解決手段

半導体層11と、半導体層11中に形成されたソース領域18及びドレイン領域19と、ソース領域18及びドレイン領域19間に形成されたチャネル領域20と、チャネル領域20上に形成され、量子力学的電子直接トンネルすることが可能な第1の絶縁層12と、第1の絶縁層12上に形成され、原子間結合欠陥によるトラップ準位21を具備する第2の絶縁層13と、第2の絶縁層13上に形成され、量子力学的に電子が直接トンネルすることが可能な第3の絶縁層14と、第3の絶縁層14上に形成された電荷蓄積部と、電荷蓄積部15上に形成された制御電極17とを具備し、トラップ準位21のエネルギーレベルが、電荷蓄積部15における伝導帯端のエネルギーレベル及びチャネル領域20における伝導帯端のエネルギーレベルよりも低い。

概要

背景

近年、電気的消去及び書き込みが可能なメモリ(以下不揮発性メモリと記す)は、電荷蓄積することによって電源を切断しても情報を保持することができる特徴を持ち、磁気ディスクのような駆動部品が無く小型かつ軽量であるため、携帯情報機器などの記憶媒体として、低電圧駆動化大容量化の開発がすすめられている。

図10に、このような不揮発性メモリセルの断面図を示す。

この不揮発性メモリセルは、p型シリコン基板1、このシリコン基板1上に形成されたシリコン酸化膜からなるトンネル絶縁層2(厚さ8nm)、このトンネル絶縁層2上に形成されたn+型多結晶シリコンからなる浮遊電極3(厚さ100nm)、この浮遊電極3上に形成された酸化シリコンからなる制御絶縁層4(厚さ10nm)、この制御絶縁層4上に形成されたn+型多結晶シリコンからなる制御電極5(500nm)、シリコン基板1中のトンネル絶縁層2直下に位置するチャネル領域6、このチャネル領域6が間に挟まれるようにシリコン基板1中に対向して配置されたn+型シリコンからなるソース領域7及びn+型シリコンからなるドレイン領域8とを具備している。

この構造のうちシリコン基板1側のソース領域7、ドレイン領域8及びこれらに挟まれたチャネル領域6は、nチャネル電界効果トランジスタとして機能する。

また、トンネル絶縁層2はシリコン基板1表面と浮遊電極3との間でトンネルにより電子或いは正孔等の電荷が入出可能となっている。

浮遊電極3は、トンネル絶縁層2、制御絶縁層4により電気的に絶縁された電気的浮遊領域となっており、電荷を蓄積可能となっている。

この不揮発性メモリの書き込み方法は、シリコン基板1及び制御電極5間に10V程度の電圧印加したとき、電荷として例えば電子(反転層キャリア電子)が量子力学的トンネル現象によってソース領域7から、トンネル絶縁層2を抜けて浮遊電極3中に引き込まれることによって行なわれる。

また、読み出し方法は、ソース領域7及びドレイン領域8間とソース領域7及び制御電極5間に電圧を印加すると、浮遊電極3に電子が注入されて負に帯電している状態と、電子が注入されていない状態で、ソース領域7からドレイン領域8間に流れる電流値違う状態を検出することによって1、0を判定している。

また、消去方法は、ソース領域7及び浮遊電極3間に10V程度電圧を印加して浮遊電極3中の電子をドレイン領域8に量子力学的トンネル現象により引き抜くことによって行う。

このような不揮発性メモリでは、浮遊電極3中に蓄積された電荷が電源を切断した後も抜け出さないようにすることが重要である。そこで図10に記載した不揮発性メモリでは、トンネル絶縁層2を厚くすることによって、電源を切断した後に電子が抜け難くして保持時間を長くすることがなされてきた。

しかしながら、これまで半導体微細化技術の進歩により、半導体集積回路高集積化及び微細化に伴う高速化が図られてきており、このような不揮発性メモリも例外ではない。半導体素子の微細化により前記電界効果トランジスタ部もチャネル領域6の長さ、トンネル絶縁層2の厚さ、ソース領域7及びドレイン領域8の接合深さ等が縮小化されてきており、トンネル絶縁膜2を厚くして保持時間を長くすることが不可能になってきた。

概要

トンネル絶縁膜を薄くしても、実用化に耐える十分に長い保持時間を実現する半導体記憶素子を提供することを目的とする。

半導体層11と、半導体層11中に形成されたソース領域18及びドレイン領域19と、ソース領域18及びドレイン領域19間に形成されたチャネル領域20と、チャネル領域20上に形成され、量子力学的に電子が直接トンネルすることが可能な第1の絶縁層12と、第1の絶縁層12上に形成され、原子間結合欠陥によるトラップ準位21を具備する第2の絶縁層13と、第2の絶縁層13上に形成され、量子力学的に電子が直接トンネルすることが可能な第3の絶縁層14と、第3の絶縁層14上に形成された電荷蓄積部と、電荷蓄積部15上に形成された制御電極17とを具備し、トラップ準位21のエネルギーレベルが、電荷蓄積部15における伝導帯端のエネルギーレベル及びチャネル領域20における伝導帯端のエネルギーレベルよりも低い。

目的

本発明は、上記問題点に鑑みてなされたもので、トンネル絶縁層を薄くしても、実用化に耐える十分長い保持時間を実現する半導体記憶素子を提供することを目的とする。

効果

実績

技術文献被引用数
3件
牽制数
6件

この技術が所属する分野

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請求項1

半導体層と、前記半導体層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に形成されたチャネル領域と、前記チャネル領域上に形成され、量子力学的電子直接トンネルすることが可能な第1の絶縁層と、前記第1の絶縁層上に形成され、原子間結合欠陥によるトラップ準位具備する第2の絶縁層と、前記第2の絶縁層上に形成され、量子力学的に電子が直接トンネルすることが可能な第3の絶縁層と、前記第3の絶縁層上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備し、前記トラップ準位のエネルギーレベルが、前記チャネル領域における伝導帯端のエネルギーレベルよりも低いことを特徴とする半導体記憶素子

請求項2

半導体層と、前記半導体層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に形成されたチャネル領域と、前記チャネル領域上に形成され、量子力学的に正孔が直接トンネルすることが可能な第1の絶縁層と、前記第1の絶縁層上に形成され、原子間結合の欠陥によるトラップ準位を具備する第2の絶縁層と、前記第2の絶縁層上に形成され、量子力学的に正孔が直接トンネルすることが可能な第3の絶縁層と、前記第3の絶縁層上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備し、前記トラップ準位のエネルギーレベルが、前記チャネル領域における価電子帯端のエネルギーレベルよりも高いことを特徴とする半導体記憶素子。

請求項3

前記第2の絶縁層中における前記原子間結合の欠陥の面密度が1×1012cm−2以上であることを特徴とする請求項1或いは請求項2記載の半導体記憶素子。

請求項4

前記電荷蓄積部が、粒径20nm以下の電荷蓄積微粒子であることを特徴とする請求項1或いは請求項2記載の半導体記憶素子。

請求項5

前記電荷蓄積部が、原子間結合の欠陥によるトラップ準位を具備することを特徴とする請求項1或いは請求項2記載の半導体記憶素子。

請求項6

前記電荷蓄積微粒子の断面積が、前記第2の絶縁層中における前記原子間結合の欠陥の面密度の逆数よりも大きいことを特徴とする請求項4記載の半導体記憶素子。

請求項7

前記第2の絶縁層中における前記原子間結合の欠陥のトラップ断面積よりも、電荷蓄積微粒子の数密度の逆数が小さいことを特徴とする請求項4記載の半導体記憶素子。

請求項8

前記電荷蓄積微粒子と前記第2の絶縁層中における前記原子間結合の欠陥とが重なっていることを特徴とする請求項4記載の半導体記憶素子。

技術分野

0001

本発明は、半導体記憶素子に関し、特に電荷蓄積することによって電源を切断しても情報を保持することができる不揮発性半導体記憶素子に関する。

背景技術

0002

近年、電気的消去及び書き込みが可能なメモリ(以下不揮発性メモリと記す)は、電荷を蓄積することによって電源を切断しても情報を保持することができる特徴を持ち、磁気ディスクのような駆動部品が無く小型かつ軽量であるため、携帯情報機器などの記憶媒体として、低電圧駆動化大容量化の開発がすすめられている。

0003

図10に、このような不揮発性メモリセルの断面図を示す。

0004

この不揮発性メモリセルは、p型シリコン基板1、このシリコン基板1上に形成されたシリコン酸化膜からなるトンネル絶縁層2(厚さ8nm)、このトンネル絶縁層2上に形成されたn+型多結晶シリコンからなる浮遊電極3(厚さ100nm)、この浮遊電極3上に形成された酸化シリコンからなる制御絶縁層4(厚さ10nm)、この制御絶縁層4上に形成されたn+型多結晶シリコンからなる制御電極5(500nm)、シリコン基板1中のトンネル絶縁層2直下に位置するチャネル領域6、このチャネル領域6が間に挟まれるようにシリコン基板1中に対向して配置されたn+型シリコンからなるソース領域7及びn+型シリコンからなるドレイン領域8とを具備している。

0005

この構造のうちシリコン基板1側のソース領域7、ドレイン領域8及びこれらに挟まれたチャネル領域6は、nチャネル電界効果トランジスタとして機能する。

0006

また、トンネル絶縁層2はシリコン基板1表面と浮遊電極3との間でトンネルにより電子或いは正孔等の電荷が入出可能となっている。

0007

浮遊電極3は、トンネル絶縁層2、制御絶縁層4により電気的に絶縁された電気的浮遊領域となっており、電荷を蓄積可能となっている。

0008

この不揮発性メモリの書き込み方法は、シリコン基板1及び制御電極5間に10V程度の電圧印加したとき、電荷として例えば電子(反転層キャリア電子)が量子力学的トンネル現象によってソース領域7から、トンネル絶縁層2を抜けて浮遊電極3中に引き込まれることによって行なわれる。

0009

また、読み出し方法は、ソース領域7及びドレイン領域8間とソース領域7及び制御電極5間に電圧を印加すると、浮遊電極3に電子が注入されて負に帯電している状態と、電子が注入されていない状態で、ソース領域7からドレイン領域8間に流れる電流値違う状態を検出することによって1、0を判定している。

0010

また、消去方法は、ソース領域7及び浮遊電極3間に10V程度電圧を印加して浮遊電極3中の電子をドレイン領域8に量子力学的トンネル現象により引き抜くことによって行う。

0011

このような不揮発性メモリでは、浮遊電極3中に蓄積された電荷が電源を切断した後も抜け出さないようにすることが重要である。そこで図10に記載した不揮発性メモリでは、トンネル絶縁層2を厚くすることによって、電源を切断した後に電子が抜け難くして保持時間を長くすることがなされてきた。

0012

しかしながら、これまで半導体微細化技術の進歩により、半導体集積回路高集積化及び微細化に伴う高速化が図られてきており、このような不揮発性メモリも例外ではない。半導体素子の微細化により前記電界効果トランジスタ部もチャネル領域6の長さ、トンネル絶縁層2の厚さ、ソース領域7及びドレイン領域8の接合深さ等が縮小化されてきており、トンネル絶縁膜2を厚くして保持時間を長くすることが不可能になってきた。

発明が解決しようとする課題

0013

上述したように、従来の不揮発性メモリでは、高速化及び高集積化を図るべく微細化した場合、実用化に耐えうる十分長い保持時間を実現できていない。

0014

本発明は、上記問題点に鑑みてなされたもので、トンネル絶縁層を薄くしても、実用化に耐える十分長い保持時間を実現する半導体記憶素子を提供することを目的とする。

課題を解決するための手段

0015

上記目的を達成するために、本発明は、半導体層と、前記半導体層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に形成されたチャネル領域と、前記チャネル領域上に形成され、量子力学的に電子が直接トンネルすることが可能な第1の絶縁層と、前記第1の絶縁層上に形成され、原子間結合欠陥によるトラップ準位を具備する第2の絶縁層と、前記第2の絶縁層上に形成され、量子力学的に電子が直接トンネルすることが可能な第3の絶縁層と、前記第3の絶縁層上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備し、前記トラップ準位のエネルギーレベルが、前記チャネル領域における伝導帯端のエネルギーレベルよりも低いことを特徴とする半導体記憶素子を提供する。

0016

また、本発明は、半導体層と、前記半導体層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に形成されたチャネル領域と、前記チャネル領域上に形成され、量子力学的に正孔が直接トンネルすることが可能な第1の絶縁層と、前記第1の絶縁層上に形成され、原子間結合の欠陥によるトラップ準位を具備する第2の絶縁層と、前記第2の絶縁層上に形成され、量子力学的に正孔が直接トンネルすることが可能な第3の絶縁層と、前記第3の絶縁層上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備し、前記トラップ準位のエネルギーレベルが、前記チャネル領域における価電子帯端のエネルギーレベルよりも高いことを特徴とする半導体記憶素子を提供する。

0017

本発明は、前記第2の絶縁層中における前記原子間結合の欠陥の面密度が1×1012cm−2以上であることが好ましい。

0018

また、前記電荷蓄積部が、粒径20nm以下の電荷蓄積微粒子であることが好ましい。

0019

また、前記電荷蓄積部が、原子間結合の欠陥によるトラップ準位を具備することが好ましい。

0020

また、前記電荷蓄積微粒子の断面積が、前記第2の絶縁層中における前記原子間結合の欠陥の面密度の逆数よりも大きいことが好ましい。

0021

また、前記第2の絶縁層中における前記原子間結合の欠陥のトラップ断面積よりも、電荷蓄積微粒子の数密度の逆数が小さいことが好ましい。

0022

また、前記電荷蓄積微粒子と前記第2の絶縁層中における前記原子間結合の欠陥とが重なっていることが好ましい。なお、電荷が直接トンネル可能な第1のトンネル絶縁層或いは第3のトンネル絶縁層としては、シリコン酸化膜を含む層を挙げることができる。その膜厚は0.5nm以上3.5nm以下であればよい。この他には、絶縁層の障壁高さW(eV)と厚さd(nm)との関係が、W/d>0.9の関係を満たす場合には、その絶縁層は直接トンネル可能となる。

0023

本発明によると、電荷蓄積部とチャネル領域間に、第1の絶縁膜/原子間結合の欠陥を具備する第2の絶縁膜/第3の絶縁膜の積層構造を形成している。この積層構造は、電位を印加しない状態で電荷蓄積部に蓄積された電荷が、チャネル領域に抜けようとすると、原子間結合の欠陥によるトラップ準位に一端落ちる。この電荷が電子の場合、トラップ準位はチャネル領域の伝導帯端よりエネルギーレベルが低いためにエネルギー障壁となり、電子がチャネル領域側に抜け難くすることができる。また、電荷が正孔の場合、トラップ準位はチャネル領域の過電子帯端よりエネルギーレベルが高いためにエネルギー障壁となり、正孔がチャネル領域側に抜け難くすることができる。

発明を実施するための最良の形態

0024

以下、図面を参照して本発明の好ましい実施形態について説明する。

0025

(実施形態1)図1は、本発明の実施形態1に係る不揮発性半導体記憶素子の断面図である。

0026

この不揮発性半導体記憶素子は、p型シリコンからなる半導体層11と、この半導体層11中に形成されたn+型シリコンからなるソース領域18及びドレイン領域19と、このソース領域18及びドレイン領域19間に形成されたチャネル領域20と、このチャネル領域20上に形成された電子がトンネル可能な第1の絶縁層12(厚さ2nm)と、この第1の絶縁層12上に形成され、原子間結合の欠陥21によるトラップ準位を具備する第2の絶縁層13と、この第2の絶縁層13上に形成された電子がトンネル可能な第3の絶縁層14(厚さ2nm)と、この第3の絶縁層14上に形成された電荷蓄積部である導電性微粒子15(粒径10nm)と、この導電性微粒子15上に形成された制御絶縁層16(厚さ10nm)と、この制御絶縁層16上に形成された制御電極17(厚さ500nm)とを具備した構造となっている。

0027

第1の絶縁層12及び第3の絶縁層14の材料としては、酸化シリコンや窒化シリコン等が挙げられる。そして量子力学的に電子が直接トンネル可能となる厚さで形成される。

0028

また、電荷蓄積部となる導電性微粒子15の材料としては、多結晶シリコン等が挙げられる。また、制御酸化膜16の材料としては、酸化シリコンや窒化シリコンが挙げられる。また、制御電極17の材料としては、n+型多結晶シリコンが挙げられる。

0029

このような半導体記憶素子では、書き込み或いは消去時は、直接トンネル領域にある薄い絶縁膜(第1及び第3の絶縁膜)と原子間結合の欠陥21(ダングリングボンド)のトラップ準位を経由したトラップ・アシテッドトンネリングによって電子を注入或いは放出できるため、書き込み或いは消去速度は十分に速い。

0030

また、ダングリングボンド21によるトラップ準位はチャネル領域20の材料であるシリコンの伝導帯端よりも低い位置にある。したがって、記憶保持時(低ゲート電圧状態)で電子が導電性微粒子15からチャネル領域20へ抜け出そうとすると、一度低いエネルギー状態であるトラップ準位に落ちてから、より高いエネルギー状態であるチャネル領域の伝導帯に移動する必要がある。トラップ準位からチャネル領域へは電子に対してエネルギー障壁となり、電子の移動がエネルギー的に困難となるためリークが抑制され、保持時間が長くなる。

0031

また、電荷として正孔を用いる場合は、ダングリングボンド21によるトラップ準位がチャネル領域の材料であるシリコンの価電子帯端よりも高い位置にあるようにすれば良い。記憶保持時(低ゲート電圧状態)で正孔が導電性微粒子15からチャネル領域20へ抜け出そうとすると、一度高いエネルギー状態である価電子帯に移動する必要がある。トラップ準位からチャネル領域へは正孔に対してエネルギー障壁となり、正孔の移動がエネルギー的に困難となるためリークが抑制され、保持時間が長くなる。電荷として正孔を用いる場合、半導体基板としては正孔をキャリアとする電界効果トランジスタとすれば良い。

0032

また、本実施形態では電荷蓄積部として、ナノオーダーで形成された導電性微粒子15を用いている。導電性微粒子15の断面積は非常に小さいので、導電性微粒子15直下に存在する電荷の存在確率が小さいために、低ゲート電圧では充放電律速され、このことによっても記憶保持時間をさらに向上することが期待できる。

0033

次に、図2(a)(b)(c)を用いて図1に示した不揮発性半導体記憶素子の製造方法について説明する。

0034

先ず、p型シリコン基板11を用意する。次に、STI(Shallow Trench Isolation)法などを用いて、素子分離を施した後、1000℃以上の高温熱酸化を行い、シリコン基板11上に酸化シリコンからなる絶縁層22(厚さ2nm)を形成する。

0035

次に、例えばLPCVD(Low Pressure Chemical Vapor Deposition)法により、絶縁層22上にアモルファスシリコン薄膜23(厚さ1nm)を堆積する(図2(a))。

0036

次に、700℃、10分間のドライ酸化を行い、アモルファスシリコン薄膜23を全て酸化させる。700℃では酸化時の原子流動が非常に小さいために、このドライ酸化工程により、元のアモルファスシリコン23と絶縁膜22との界面にダングリングボンド(原子間結合の欠陥)が多数形成される。この工程によって第1の絶縁層12(厚さ2nm)/ダングリングボンドを具備する第2の絶縁層13/第3の絶縁層(厚さ2nm)の積層構造がシリコン基板11上に形成される(図2(b))。第1の絶縁層12及び第3の絶縁層14はともに電子や正孔等の電荷がトンネル可能なような厚さ(0.5nm以上3.5nm以下)の範囲に制御される。また、ダングリングボンド21の面密度は酸化条件で調整可能である。

0037

次に、LPCVD法によって、粒径10nmのシリコン微結晶粒子からなる導電性微粒子15を形成する。さらにLPCVD法によって、酸化シリコンからなる制御絶縁層16(厚さ10nm)を形成する。この制御絶縁層16上にn+ポリシリコンからなる制御電極17(厚さ200nm)をCVD法によって堆積する。

0038

次に、レジストパターンマスクとして用い第1の絶縁層12、第2の絶縁膜13、第3の絶縁層14、制御絶縁層16及び制御電極17からなる積層構造部をエッチングする。次に、リンドーズ量1×1015cm−2、入射エネルギー15KeVでイオン注入し、1000℃、20秒のアニールにより活性化させて、n+型シリコンからなるソース領域18及びドレイン領域19を形成する。最後に、層間絶縁層メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図2(c))。

0039

導電性微粒子15として、ナノスケールシリコン結晶微粒子を用いているが、他の導電性材料でもかまわない。また、導電性微粒子15の直径は0.5nm以上20nm以下程度であれば良い。また、この導電性微粒子15は複数個規則正しく並んでいても、単一のものでもかまわない。

0040

(実施形態2)次に、図3(a)(b)(c)を用いて、別の不揮発性半導体記憶素子の製造方法を説明する。

0041

先ず、p型シリコン基板11を用意する。次に、STI(Shallow Trench Isolation)法などを用いて、素子分離を施した後、1000℃以上の高温熱酸化を行い、シリコン基板11上に酸化シリコンからなる絶縁層(厚さ2nm)を形成する。次に、例えばLPCVD(Low Pressure Chemical Vapor Deposition)法により、絶縁層上にアモルファスシリコン薄膜(厚さ1nm)を堆積する。

0042

次に、700℃、10分間のドライ酸化を行い、アモルファスシリコン薄膜を全て酸化させる。700℃では酸化時の原子流動が非常に小さいために、このドライ酸化工程により、元のアモルファスシリコンと絶縁膜との界面にダングリングボンド21(原子間結合の欠陥)が多数形成される。この工程によって第1の絶縁層12(厚さ2nm)/ダングリングボンド21を具備する第2の絶縁層13/第3の絶縁層(厚さ2nm)の積層構造がシリコン基板11上に形成される(図3(a))。第1の絶縁層12及び第3の絶縁層14はともに電子や正孔等の電荷がトンネル可能なような厚さ(0.5nm以上3.5nm以下)の範囲に制御される。また、ダングリングボンド21の面密度は酸化条件で調整可能である。

0043

次に、CVD法により、窒化シリコン膜からなる電荷蓄積部25(厚さ20nm)を第3の絶縁層14上に形成する(図3(b))。窒化シリコン膜は界面及び内部にダングリングボンド(原子間結合の欠陥)が多数生じる。このダングリングボンドによって電子或いは正孔等の電荷をトラップするためのトラップ準位が生じ、電荷蓄積可能となる。

0044

次に、LPCVD法により、酸化シリコンからなる制御絶縁膜16(厚さ10nm)を電荷蓄積部25上に形成する。さらに、CVD法により、n+ポリシリコンからなる制御電極17を制御絶縁層16上に形成する。

0045

次に、レジストパターンをマスクとして用い第1の絶縁層12、第2の絶縁膜13、第3の絶縁層14、電荷蓄積部25、制御絶縁層16及び制御電極17からなる積層構造部をエッチングする。次に、リンをドーズ量1×1015cm−2、入射エネルギー15KeVでイオン注入し、1000℃、20秒のアニールにより活性化させて、n+型シリコンからなるソース領域18及びドレイン領域19を形成する。最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図3(c))。

0046

本実施形態では、電荷蓄積部として窒化シリコンのダングリングボンドを利用している。こうすることでより電荷に対してバリアが高くなるのでリテンションの向上を図ることができる。

0047

この実施形態では、制御絶縁層16を形成せずに、窒化シリコンからなる電荷蓄積部25上に直接制御電極17を形成しても良い。

0048

また、窒化シリコンからなる電荷蓄積部25は、図4に示すように粒系0.5nm以上20nm以下程度の窒化シリコンからなる微粒子25であってもよい。図3(c)と同一符号で表している部分は同一構成である。このように微粒子とすることでよりリテンションを向上させることができる。また、図4に示す窒化シリコンからなる微粒子25は複数個規則正しく並んでいても、単一のものでもかまわない。

0049

また、電荷として正孔を用いる場合、電荷供給源であるチャネル領域20の価電子帯端よりも、ダングリングボンド21のトラップ準位は真空レベルから見てエネルギー的に高い位置にフェルミ準位があればよい。

0050

(実施形態3)次に、図5(a)(b)(c)を用いて、別の不揮発性半導体記憶素子の製造方法を説明する。

0051

先ず、p型シリコン基板11を用意する。次に、STI(Shallow Trench Isolation)法などを用いて、素子分離を施した後、1000℃以上の高温熱酸化を行い、シリコン基板11上に酸化シリコンからなる絶縁層(厚さ2nm)を形成する。次に、例えばLPCVD(Low Pressure Chemical Vapor Deposition)法により、絶縁層上にアモルファスシリコン薄膜(厚さ1nm)を堆積する。

0052

次に、700℃、10分間のドライ酸化を行い、アモルファスシリコン薄膜を全て酸化させる。700℃では酸化時の原子流動が非常に小さいために、このドライ酸化工程では、元のアモルファスシリコンと絶縁膜との界面にダングリングボンド21(原子間結合の欠陥)が多数形成される。この工程によって第1の絶縁層12(厚さ2nm)/ダングリングボンド21を具備する第2の絶縁層13/第3の絶縁層(厚さ2nm)の積層構造がシリコン基板11上に形成される(図5(a))。第1の絶縁層12及び第3の絶縁層14はともに電子や正孔がトンネル可能なような厚さ(0.5nm以上3.5nm以下)の範囲に制御される。また、ダングリングボンド21の面密度は酸化条件で調整可能である。

0053

次に、LPCVD法によって、粒径10nmのシリコン微結晶粒子からなる導電性微粒子35を形成する。この後、700℃、240分で酸化すると、シリコン微結晶粒子からなる導電性微粒子35直下以外に存在するダングリングボンドが酸化されてトラップ準位は消滅する。導電性微粒子35直下に存在するダングリングボンド21は酸化されず、トラップ準位を有する(図5(b))。このときシリコン微結晶粒子からなる導電性微粒子35に対する酸化レートは、導電性微粒子35表面のストレスの影響で小さくなると考えられる。したがって導電性微粒子35直下に位置するダングリングボンドが酸化される前に、導電性微粒子35が全て酸化されることはない。 次に、LPCVD法によって、酸化シリコンからなる制御絶縁層16(厚さ10nm)を形成する。この制御絶縁層16上にn+ポリシリコンからなる制御電極17(厚さ200nm)をCVD法によって堆積する。

0054

次に、レジストパターンをマスクとして用い第1の絶縁層12、第2の絶縁膜13、第3の絶縁層14、制御絶縁層16及び制御電極17からなる積層構造部をエッチングする。次に、リンをドーズ量1×1015cm−2、入射エネルギー15KeVでイオン注入し、1000℃、20秒のアニールにより活性化してn+型シリコンからなるソース領域18及びドレイン領域19を形成する。最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図5(c))。

0055

本実施形態では電荷蓄積微粒子35とダングリングボンド21とが自己整合的に重なっている。こうすることでより保持時間を長くすることができる。

0056

この実施形態では、電荷蓄積部としてナノスケールのシリコン微結晶粒子を用いたが、他の導電性材料からなるナノ微粒子でも良い。また、導電性微粒子35とこの直下に位置するダングリングボンド21とを自己整合的に積層するために、導電性微粒子35をマスクとして酸化したが、図5(a)の状態から、CVD法により導電性微粒子35を第3の絶縁層14上に形成し、これをマスクとして選択RIEで第1乃至第3の絶縁層を削ることによって自己整合的に積層することができる。

0057

また、導電性微粒子35とダングリングボンド21の積層構造がチャネル領域20上に、位置的にランダムに存在しているが、この積層構造がチャネル上に規則的に並んでいてもよい。もちろんこの積層構造が一つだけチャネル領域20上にあっても良い。

0058

(実施形態4)次に、図6(a)(b)(c)を用いて、別の不揮発性半導体記憶素子の製造方法を説明する。

0059

先ず、p型シリコン基板11を用意する。次に、STI(Shallow Trench Isolation)法などを用いて、素子分離を施した後、1000℃以上の高温熱酸化を行い、シリコン基板11上に酸化シリコンからなる絶縁層(厚さ2nm)を形成する。次に、例えばLPCVD(Low Pressure Chemical Vapor Deposition)法により、絶縁層上にアモルファスシリコン薄膜(厚さ1nm)を堆積する。

0060

次に、700℃、10分間のドライ酸化を行い、アモルファスシリコン薄膜を全て酸化させる。700℃では酸化時の原子流動が非常に小さいために、このドライ酸化工程により、元のアモルファスシリコンと絶縁膜との界面にダングリングボンド21(原子間結合の欠陥)が多数形成される。この工程によって第1の絶縁層12(厚さ2nm)/ダングリングボンド21を具備する第2の絶縁層13/第3の絶縁層14(厚さ2nm)の積層構造がシリコン基板11上に形成される(図6(a))。第1の絶縁層12及び第3の絶縁層14はともに電子や正孔がトンネル可能なような厚さ(0.5nm以上3.5nm以上)の範囲に制御される。また、ダングリングボンド21の面密度は酸化条件で調整可能である。

0061

次に、LPCVD法によって、粒径10nmの窒化シリコン微粒子53を形成する。窒化シリコン微粒子53の内部及び界面には電荷を蓄積可能なダングリングボンドが存在する。この後、700℃、240分で酸化すると、窒化シリコン微粒子53直下以外に存在するダングリングボンドが酸化されてトラップ準位は消滅する。窒化シリコン微粒子53直下に存在するダングリングボンド21は酸化されず、トラップ準位を有する(図6(b))。このとき窒化シリコン微粒子53のダングリングボンドは、酸化されないのでそのまま残る。

0062

次に、LPCVD法によって、酸化シリコンからなる制御絶縁層16(厚さ10nm)を形成する。この制御絶縁層16上にn+ポリシリコンからなる制御電極17(厚さ200nm)をCVD法によって堆積する。

0063

次に、レジストパターンをマスクとして用い第1の絶縁層12、第2の絶縁膜13、第3の絶縁層14、制御絶縁層16及び制御電極17からなる積層構造部をエッチングする。次に、リンをドーズ量1×1015cm−2、入射エネルギー15KeVでイオン注入し、1000℃、20秒のアニールにより活性化してn+型シリコンからなるソース領域18及びドレイン領域19を形成する。最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図6(c))。

0064

本実施形態では、窒化シリコン微粒子53とダングリングボンド21とが自己整合的に重なっている。こうすることでより電子の保持時間を長くすることができる。

0065

この実施形態では、電荷蓄積部として窒化シリコン微粒子53の表面若しくは内部に形成されるダングリングボンドのトラップ準位が用いられている。また、窒化シリコン微粒子53とこの下に形成されたダングリングボンド21を自己整合的に重ねるために、窒化シリコン微粒子53をマスクとして酸化しているが、図6(b)の状態から、窒化シリコン微粒子53をマスクとして選択RIEで第1乃至第3の絶縁層を削ることによって自己整合的に重ねても良い。

0066

また、窒化シリコン微粒子53とダングリングボンド21の積層構造がチャネル領域20上に、位置的にランダムに存在しているが、この積層構造がチャネル上に規則的に並んでいてもよい。もちろんこの積層構造が一つだけチャネル領域20上にあっても良い。

0067

(実施形態5)図7は、図1に示す不揮発性記憶素子において、ダングリングボンド21を具備する絶縁層13が複数層(ここでは3層)積層され、それらの絶縁層13の間にトンネル絶縁層29が形成されている。他の構造は、図1に示す不揮発性記憶素子と同様である。このように多重トンネル接合を介して、複数の、トラップ準位を具備する絶縁層13を経由して充放電するものでも保持時間が長くなる。この場合充放電スピードは若干遅くなる。

0068

上実施形態1乃至実施形態5では、主半導体材料としてシリコンを用いているが、他の半導体材料であってもかまわない。

0069

また、実施形態1乃至実施形態5では、トンネル絶縁層の主成分は酸化シリコンとしたが、他の絶縁性物質でも同様の効果を期待できる。

0070

また、実施形態1乃至実施形態5では、トンネル絶縁膜中に多数のダングリングボンド21を形成する方法として、アモルファスシリコン薄膜を形成し、これを低温酸化する方法を用いたが、他に低加速インプラアルゴン等ダングリングボンドを形成しうる元素をトンネル絶縁層中に打ち込む方法、アンモニア雰囲気中でアニールすることによってトンネル絶縁層中に窒素添加しダングリングボンドを形成する方法、熱酸化膜上にCVDで薄膜TEOSを積層させて、熱酸化膜/TEOS界面に形成されるダングリングボンドを利用する方法、ダングリングボンドを有する薄い窒化シリコン層を薄い酸化層で挟む方法或いはこれらの方法をいくつか組み合わせて用いる方法等が挙げられる。

0071

また、実施形態1乃至実施形態5では、チャネル領域から電荷を電荷蓄積部に供給する半導体記憶素子の例を示したが、制御電極から電荷を電荷蓄積部に供給する半導体記憶素子でもかまわない。

0072

また、実施形態1乃至実施形態5では、N型MOSFETに基づく浮遊ゲートメモリを、図を用いて説明したが、電荷として正孔を用いる場合、P型MOSFETに基づく浮遊ゲートメモリとして用いる。

0073

また、トラップ準位を内部或いは界面に具備する電荷蓄積部として窒化シリコンを例として説明したが、他に絶縁層中に低加速インプラでアルゴン等ダングリングボンドが形成される元素を打ち込みトラップ準位を形成する方法、アンモニア雰囲気中でのアニールにより絶縁層中に窒素を添加することによりダングリングボンドを形成する方法、EBビームを絶縁層中に照射してダングリングボンドを形成する方法、絶縁層をSH処理することによりダングリングボンドを形成する方法、アルカリ処理等により絶縁層の表面を荒らしてダングリングボンドを形成する方法、熱酸化膜上にCVDで薄膜TEOSを積層させて熱酸化膜/TEOS界面に形成されたダングリングボンドを利用する方法或いはこれらの方法をいくつか組み合わせて用いても良い。

0074

次に、実施形態1乃至実施形態5で説明した不揮発性記憶素子の記憶保持特性について以下に詳しく説明する。

0075

図8(a)に示すように、これらの不揮発性記憶素子は、書き込み状態では、トラップアシストにより直接トンネルでの注入ができるため、十分に速くすることができる。書き込み状態の逆の消去では浮遊ゲート側がチャネル側の伝導帯端が高くなりトラップアシストにより速くなる。

0076

但し、直接トンネルのレートを利用した速い書き込みを可能とするためには、トンネル酸化膜における欠陥準位の面密度が、注入されるチャネル面上の電子の面密度よりも多いか、少なくとも同等でなければならない。これは、欠陥準位が、注入或いは放出を待機する電荷よりも少ないと、トラップアシストによるリークパスの数律速で、書き込み或いは消去の速さが決まるようになり、直接トンネルの速さを書き込み或いは消去に利用できなくなるためである。

0077

また、書き込み或いは消去をする際の電圧印加時の電荷密度は、書き込み或いは消去電圧の大きさによる。これらは将来的に低電圧であることが望ましい。典型的な低電圧書き込み状態として酸化膜中電界が0.5MV/cm(酸化膜厚10nm当たり0.5V)という状態を考えると、界面に生じる電子密度は1.1×1012cm−2である。従ってトンネル酸化膜における欠陥準位は、面密度1×1012cm−2程度以上存在することが、直接トンネルの速さを利用した低電圧において高速動作させるために望ましい。

0078

また、低電圧状態では、ゲート電圧がほとんど0Vの状態であるから、ダングリングボンドによるトラップ準位は、図8(b)に示すように、チャネル領域のシリコンの伝導帯端よりも低い位置にある。したがって電子が出入りするには一度低いエネルギー状態にトラップされてから、より高いエネルギー状態である伝導帯に抜ける必要がある。したがって電子にとってエネルギー的に移動が困難になるため、保持時間が長くなる。

0079

また、電荷蓄積部が窒化シリコンのようにダングリングボンドのトラップ準位を用いる場合は、ダングリングボンドの状態により電荷蓄積部のトラップ準位が浅い場合(図9(a))と深い場合(図9(b))がある。

0080

図9(a)に示すように、電荷蓄積部のトラップ準位が浅い場合は、高速書き込み或いは消去と長い保持時間を同時に得られることは図8で説明したことと同じ理由による。

0081

一方図9(b)に示すように電荷蓄積部が深いトラップの場合でも、適当なゲート電圧をかけることで、トラップ・アシステッド・トンネリングによる高速書き込み或いは消去が可能となる。また、電荷蓄積部のトラップ準位が深いと、エネルギー的に見て電子のリークはチャネルの価電子帯にリークすることになるが、価電子帯には電子が行くには、エネルギー的に高い中継トラップを経由する必要があり、エネルギー的に移動が困難であるため保持特性が向上する。

0082

また、実施形態1乃至実施形態5では、上記したエネルギー的な理由以外にも電荷蓄積部のトラップ断面積をナノメートルオーダーと非常に小さくするために、さらに効率的に高速化を維持しつつ保持特性を向上させることができる。

0083

低電圧状態では、ナノメートルオーダーの小さな電荷蓄積部の直下にキャリアがいる確率は小さくなる。典型的な低電圧状態として酸化膜10nm当たり0.1Vのゲートドライブがかかった状態では、チャネル面でのキャリア電子密度は2.2×1011cm−2である。よって電荷蓄積部の微粒子平均粒径が2.2×1011cm−2)−1/2=20nmよりも小さいと、低電圧状態で微粒子の直下に位置する平均電子数が1個より小さくなるため、キャリア充放電の律速が大きくなり記憶保持時間を向上させるために有利である。

0084

このようなキャリア数不足による充放電率速は、高いゲート電圧ではキャリアがふんだんにチャネルに沸いてくるためになくなるので、トラップ断面積が小さいことで書き込み或いは消去速度の劣化はほとんど起こらない。

0085

以上のように中継トラップ準位におけるエネルギー差の効果に加えて、電荷蓄積部にナノメートルオーダーの微粒子を用いることで、さらに高速性を維持しながら保持特性を向上させることが可能となる。

0086

また、十分なメモリ効果を得る為には、ある程度の数の電荷蓄積部がなければならない。メモリ効果は蓄積した電荷のクーロン力により、チャネル領域のキャリアが退けられてドレイン電流が減ることで生じる。シリコン中でのクーロンスクリーニング距離は典型的に10nmであるから、電荷蓄積部の微粒子同士の平均間隔は20nmよりも小さくないと、蓄積された電荷がチャネル上影響するクーロン力が及ばない隙間ができてしまう。この隙間ができると十分なメモリ効果が得られない。そこで電荷蓄積部の微粒子の面密度が(20nm)−2=2.5×1011cm−2以上であれば、チャネル領域全体に蓄積された電荷の影響が及ぶので効果的なメモリ効果を期待できる。

0087

また、トラップ準位を充放電中継点として機能させるためには、電荷蓄積部の微粒子直下に平均1個以上のトラップ準位があることが望ましい。このために微粒子のトラップ断面積がトンネル絶縁層中に形成されたトラップ準位の面密度の逆数より大きいことが望ましい。電荷蓄積部の微粒子のトラップ断面積が大きくできない場合は、電荷蓄積部の微粒子が、トンネル絶縁層中のトラップ準位の上に平均1個以上あるように数を増やせばよい。つまりトラップ準位のトラップ断面積よりも、電荷蓄積部のナノ微粒子の数密度の逆数が小さくなるようにすれば良い。

発明の効果

0088

本発明では、トンネル絶縁膜を薄くして充放電を高速化しても、実用化に耐える十分に長い保持時間を実現する半導体記憶素子を提供することを目的とする。

図面の簡単な説明

0089

図1本発明の実施形態1に係る不揮発性半導体記憶素子の断面図。
図2本発明の実施形態1に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
図3本発明の実施形態2に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
図4本発明の実施形態2の変形例に係る不揮発性半導体記憶素子の断面図。
図5本発明の実施形態3に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
図6本発明の実施形態4に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
図7本発明の実施形態5に係る不揮発性半導体記憶素子の断面図。
図8本発明の不揮発性半導体記憶素子のチャネル領域/トラップ準位/電荷蓄積部におけるバンド図であり、(a)は書き込み状態バンド図、(b)は保持状態バンド図。
図9本発明の不揮発性半導体記憶素子のチャネル領域/トラップ準位/電荷蓄積部におけるバンド図であり、(a)は電荷蓄積部が浅い時のバンド図、(b)は電荷蓄積部が深いときのバンド図。
図10従来の不揮発性半導体記憶素子の断面図。

--

0090

11・・・シリコン基板
12・・・第1の絶縁層
13・・・第2の絶縁層
14・・・第3の絶縁層
15・・・電荷蓄積部
16・・・制御絶縁層
17・・・制御電極
18・・・ソース領域
19・・・ドレイン領域
20・・・チャネル領域
21・・・ダングリングボンド

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