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技術 複合LC部品

出願人 株式会社トーキン日本電信電話株式会社
発明者 菅原英州岩田伸一三野正人酒井達郎
出願日 2000年12月26日 (19年11ヶ月経過) 出願番号 2000-394081
公開日 2002年7月12日 (18年4ヶ月経過) 公開番号 2002-198223
状態 拒絶査定
技術分野 通信用コイル・変成器 固定コンデンサ及びコンデンサ製造装置 フィルタ・等化器
主要キーワード 寸法数 一体化デバイス 均等巻き 導線コイル 複合多層構造 最適寸法 プレーナコイル 複合多層膜
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図面 (8)

課題

高Q磁性体を使った高Qインダクタが形成でき、インダクタとキャパシタ一体化する為に小型となり、コイル巻線自動巻きで低コスト化を計ることができ、LC一体型基板基板寸法が大きく取れるので、キャパシタを2個以上形成するアレー構造が可能で、キャパシタンスも大きな値に設計することができるLC複合部品を提供すること。

解決手段

複合LC部品50は、基板の少なくとも一面に薄膜磁性体を形成し、基板に巻き線を施して形成するQ>20以上の高Q薄膜巻線ヘリカルインダクタにおいて、前記基板として積層セラミックキャパシタ30を使用した。

概要

背景

電源回路には、各種の値を有するチップキャパシタ及びインダクタが使用されている。その形状は、0603系のように1mm以下の小さい寸法のチップ素子から、4mm角のような大きな寸法のチップ素子まで、種々使用されている。

数μFの大きなキャパシタンス値及び数μHの大きなインダクタンス値を示す素子は、一般に大きな形状を有しており、それらを基板上に配列すると大面積素子体積も大きくなることが多く、機器の小型化を妨げていた。

現在、このように、電源回路を含んだデバイスは、小型化はもとより、低価格化多機能化高集積化、及び省エネルギー化が計られ、その結果として、駆動周波数高周波化、素子の低損失化つまり高効率化、更に素子間の複合化が検討され、素子寸法制約条件も多くなっている。

ここで、電源回路を駆動する周波数高周波数化は、L値、C値の低下に効果的であり、これはインダクタ及びキャパシタの小型化を意味する。

駆動周波数をfd、インダクタンスをL、入力電圧をVi、出力電圧及び電流をV0,I0とすると、例えば,降圧形の電流断続モード連続モード境界条件は、下記数1式のように示される。

概要

高Q磁性体を使った高Qインダクタが形成でき、インダクタとキャパシタを一体化する為に小型となり、コイル巻線自動巻きで低コスト化を計ることができ、LC一体型基板基板寸法が大きく取れるので、キャパシタを2個以上形成するアレー構造が可能で、キャパシタンスも大きな値に設計することができるLC複合部品を提供すること。

複合LC部品50は、基板の少なくとも一面に薄膜磁性体を形成し、基板に巻き線を施して形成するQ>20以上の高Q薄膜巻線ヘリカルインダクタにおいて、前記基板として積層セラミックキャパシタ30を使用した。

目的

そこで、本発明の技術的課題は、マイクロ電源、及びLCデバイスに用いる薄膜巻線ヘリカルインダクタとキャパシタ素子の、効率改善(Q>30)、小型化、低価格化、高機能化、実用的な素子複合化を図ることができる複合LC部品を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

基板の少なくとも一面に薄膜磁性体を形成し、基板に巻き線を施して形成するQ>20以上の高Q薄膜巻線ヘリカルインダクタにおいて、前記基板として積層セラミックコンデンサを使用したことを特徴とする複合LC部品

請求項2

請求項1記載の複合LC部品において,前記積層セラミックコンデンサは、少なくとも2個のキャバシタアレーが配置されていることを特徴とする複合LC部品。

請求項3

請求項1又は2記載の複合LC部品において、薄膜巻線ヘリカルインダクタに用いられることを特徴とする複合LC部品。

技術分野

0001

本発明は、電源デバイス及びLCフィルタなど、小型化が必要なデバイスに用いられる薄膜巻線リカインダクタ積層セラミックキャパシタとを複合した複合LC部品に関し、詳しくは、主としてマイクロ電源に使用されるDC/DCコンバータ、AC/DCコンバータ等に適用されるとともに、数MHzで高Q値を示し、積層セラミックキャパシター基板に用いて小型化を計った薄膜巻線ヘリカルインダクタ等の複合LC部品に関する。

背景技術

0002

電源回路には、各種の値を有するチップキャパシタ及びインダクタが使用されている。その形状は、0603系のように1mm以下の小さい寸法のチップ素子から、4mm角のような大きな寸法のチップ素子まで、種々使用されている。

0003

数μFの大きなキャパシタンス値及び数μHの大きなインダクタンス値を示す素子は、一般に大きな形状を有しており、それらを基板上に配列すると大面積素子体積も大きくなることが多く、機器の小型化を妨げていた。

0004

現在、このように、電源回路を含んだデバイスは、小型化はもとより、低価格化多機能化高集積化、及び省エネルギー化が計られ、その結果として、駆動周波数高周波化、素子の低損失化つまり高効率化、更に素子間の複合化が検討され、素子寸法制約条件も多くなっている。

0005

ここで、電源回路を駆動する周波数高周波数化は、L値、C値の低下に効果的であり、これはインダクタ及びキャパシタの小型化を意味する。

0006

駆動周波数をfd、インダクタンスをL、入力電圧をVi、出力電圧及び電流をV0,I0とすると、例えば,降圧形の電流断続モード連続モード境界条件は、下記数1式のように示される。

0007

ID=000003HE=020 WI=067 LX=1165 LY=0300
この結果、駆動周波数が1桁上昇すると、インダクタンス値は一桁低下し、従って、インダクタの磁性体積が一桁小さくなり、小型化が図れる。

0008

反面、駆動周波数の上昇により、主にインダクタ素子及びパワーICの損失が増加するので、これらの低損失化を図るため素子の高効率化が検討されてきた。

0009

一般に、パワー用電源コイルでは、寸法数mmのフェライト巻き線コイル及びフェライトチップが使われており、1〜5MHzの高周波帯域では損失が増加することによる発熱、及び高Q値を得るためには形状が小さくならないという問題があった。

0010

更に、パワー用薄膜インダクタは、プレーナー構造に起因して、素子面積を広くしても十分大きなインダクタンス値及び効率が得られず、発熱も大きく、面積が広いことに起因するコスト高となってしまっていた。その為、将来、応用が予想される電源分散化に伴う、超小型電源分散配置には素子面積の縮小効率改善が必要となってくる。そこで、素子面積の縮小と機能集積化を目的として、複合化が提案されている。素子の複合化にはチップキャパシタとチップインダクタ合体した焼結法で作製するLC一体素子が提案されている。

0011

ここで、この従来のLC一体素子の作製方法を説明する。インダクタ、キャパシタ素子形成とも各種粉末ペーストパターン化塗布、積層してその後焼結する方法である。まず、キヤパシタの作製工程は、絶縁体粉末、誘電体粉末、及び電極粉末を用いて粉末をパターン化して積層する。

0012

その後、インダクタ部を形成する。インダクタは軟磁性フェライト粉末、電極粉末を用いて形成し、その後、切断して一括焼結又は段階的焼結を経て、所定の素子形状にする。

発明が解決しようとする課題

0013

しかしながら、従来のLC一体素子は、上記工程で作製される為、下記(イ)乃至(ニ)の点の問題の解決に迫られている。

0014

(イ)低価格化:作製工程が長く、素子コストが低減できない。
(ロ)高効率化:小型にするとインダクタ素子が高Qにならない。
(ハ)高機能化:作製方法が積層法であり、平面的なコイルに限定される。
(ニ)素子の複合化:焼結法で作製するので、同一条件で焼結できる材料以外は高機能化できない。

0015

まず、(イ)の低価格化については、キャパシタ及びインダクタの作製工程が長く、工程設備の準備とその償却に多額の費用が掛かり、費用が発生する。具体的には、焼結による素子の複合化は以下の工程を取る。キャパシタとインダクタの2素子を複合化する場合、粉末調整→キャバシタパターン印刷形成インダクタパターンの印刷形成→乾燥→切断→焼結→端子形成という工程である。

0016

その為、工程が複雑で長く、他品種少量生産に向いていない。素子単価も安くならない。更に、L値、C値を多種類準備するにはそれぞれの金型が必要である。その為、プレーナ型のLC一体型素子は、本願発明のような小型で高Q値を示すインダクタには適さないという問題があった。

0017

次に、(ロ)の高効率化については、小型にするとインダクタ素子が高Qにならない。焼結フェライトチップインダクタ素子はフェライトの中にコイルが巻かれており、高Q値を得るには最適寸法が有る。その為、1mm角程度の小さい形状ではQ>30以上の高Q特性が得られない。

0018

次に(ハ)の高機能化については、積層法で作製するため、インダクタはプレーナ型が主流であり、インダクタの性能指数(Q)が10前後と低く、大きなQ値を必要とする用途には使えず、応用範囲が限定されていた。具体的に、積層法による素子作製では、平面的なコイル形成が可能である。しかし、積層法を用いて小型高Qな3Dコイルを形成することは、積層工程及び焼結の複雑さ故に難しく、コスト面でも低コストにはならない。そこで、高機能化を計るには高Q、小型、低コストなコイル形成方法の開発が必要となる。

0019

次に(ニ)の素子の複合化については、LC一体素子の複合化の方法は、L素子、C素子の各層をパターン印刷で各素子を形成し、その後、一体のまま焼結する方法である。その為、L素子とC素子が占める個々の面積を素子単体の面積に集約できるので、面積の縮少化、つまり小型化ができる。しかしながら、先の高機能化のところで述べたように、キャパシタの上にインダクタを配置するため、インダクタ単体の体積が制約され、良好なQ値(Q>30)が得られず、複合化できない応用も多かった。また、インダクタンス素子及びキャパシタンス素子を別々に作製し、それを合わせることは、デスクリート部品として良く行われている。しかし、LC一体素子では、作製方法の特徴として、面積は一素子分に集積化されるが、体積は同じであり、その結果厚みは2素子分に増加していた。そこで、小型、薄型な素子を形成することが求められていた。

0020

そこで、本発明の技術的課題は、マイクロ電源、及びLCデバイスに用いる薄膜巻線ヘリカルインダクタとキャパシタ素子の、効率改善(Q>30)、小型化、低価格化、高機能化、実用的な素子複合化を図ることができる複合LC部品を提供することにある。

課題を解決するための手段

0021

本発明は、インダクタ部のコイルを巻線方式とする3Dコイル化により高効率を有する薄膜巻線ヘリカルインダクタの基板部分を、キャパシタ基板交換し、薄い形状に特徴がある薄膜磁性体磁心として成膜使用し、高効率を維持しながら省面積化、小型化、更にコイル部をプレーナコイル方式から3D巻線方式とすることにより低コスト化を計り、実用的な素子複合化を目指したものである。

0022

本発明によれば、基板の少なくとも一面に薄膜磁性体を形成し、基板に巻き線を施して形成するQ>20(好ましくは、Q>30)以上の高Q薄膜巻線ヘリカルインダクタにおいて、前記基板として積層セラミックコンデンサを使用したことを特徴とする複合LC部品が得られる。

0023

また、本発明によれば、前記複合LC部品において,前記積層セラミックコンデンサは、少なくとも2個のキャバシタアレーが配置されていることを特徴とする複合LC部品が得られる。

0024

また、本発明によれば、前記いずれかの複合LC部品において、薄膜巻線ヘリカルインダクタに用いられることを特徴とする複合LC部品が得られる。

0025

つまり、更に詳しく説明すると、低価格化という点では、積層法でコイル形成するよりも、本発明における巻線法でコイルを形成した方が、コスト、コイル品質、作製時間いずれを考えてみても優れている。

0026

次に、高効率化という点では、プレーナーコイルよりも、本発明における基板の片面又は両面に薄膜磁性体を形成し、基板に巻き線を施して形成するQ>20(好ましくは、Q>30)の高Q薄膜ヘリカルインダクタの方が、磁束の流れ方をコントロールでき、更にコイル導線の近くに磁性体を配置して磁束を有効に活用できるので、効率が向上する。

0027

次に、高機能化という点では、高Qな薄膜ヘリカルインダクタは、本発明における基板にキャパシタを用いることで、薄膜ヘリカルインダクタにキャパシタ機能を含めた高機能化が達成できる。

0028

さらに、素子の複合化という点では、本発明おける基板にキャパシタを用いたデバイスでは、その体積を増やすことなく、高機能化、素子の複合化ができる点で、これまでのLC一体化デバイスに比べて優れている。基板にキャパシタを用いる際、1ヶ又は数ヶのキャパシタをアレー化して基板内実装できる点は、これまでになかったことである。

発明を実施するための最良の形態

0029

以下、本発明の実施の形態について図面を参照しながら説明する。

0030

まず、本発明の実施の形態による複合LC部品の薄膜巻線ヘリカルインダクタ部分について説明する。

0031

図1は本発明の実施の形態による複合LC部品を構成する薄膜巻線ヘリカルインダクタ部分の基本構成を示す透視模式図である。図2(a)は図1の磁性体の詳細を示す斜視図、図2(b)は図2(a)の磁性体の多層構造を概略的に示す断面図である。尚、この例においては、複合LC部品の基本構成である薄膜巻線ヘリカルインダクタの基板として、構成を簡略化するためにガラス基板1を用いた例を示しているが、後述するように、本発明の実施の形態による複合LC部品においては、基板として積層セラミックコンデンサを用いている。

0032

図1に示すように、複合LC部品の基本構成である薄膜巻線ヘリカルインダクタ10は、誘電体基板としてのガラス基板1と、ガラス基板1上の上下両面に夫々成膜された薄膜磁性体からなる磁性体2a,2b及び3a,3b(以下、これらを総称して夫々2,3で示す)と、磁性体2a、2bを形成後に一面に成膜された電極パッド4a,4bと、それらの上にヘリカル状に巻線されたホルマル被覆された導線からなるヘリカルコイル5とを備えている。

0033

電極パッド4a,4bの周りは,半田磁性層の方向に飛び散らないようにレジストをパターン化しハードキュアしている。

0034

ここで、図示の例では、電極パッド4a,4bは、誘電体基板としてのガラス基板1の一面に、両側に形成されているが、必要により両面に形成しても、また、一面に夫々3個以上形成しても良い。

0035

ヘリカルコイル5の先端又はその一部は、電極パッド4a,4bに夫々半田付けされている。このヘリカルコイル5は、ガラス基板1に巻線して3Dコイルを形成するが、その際、巻線方法は、低コストを計るため機械による自動巻きが基本である。そして、巻き方は、密巻き又は均等巻き層巻線方法、あるいは大きなインダクタンスを得るためには、密巻き多層巻き線が行われる。その際、Q値とインダクタンス値の関係では、磁性体2,3の厚みとヘリカルコイル5の巻数を最適に設計する必要がある。

0036

また、図示の例では、磁性体2及び3は、夫々2分割されているが、必要に応じて、1枚ずつであっても、さらに、細かく分割されていても良い。

0037

図2(a)及び(b)に示すように、磁性体2、3の構造は磁性体損失を低減するために磁性層6と絶縁体7の複合多層構造で構成されている。尚、磁性体2、3の長手方向が磁化困難軸方向である。この磁性層6の構造について更に詳しく説明する。

0038

まず、磁性層6の幅には最適値があり、通常は300μm程度を目安にして、300μm以上となる磁性層幅の時は2分割して磁性層6の幅が300μmよりも越えないように分割する。

0039

また、高Qを得るための磁性層6厚み方向の構造は、図2(b)に示すような複合多層構造が適している。

0040

磁性体3,4の構造には、金属磁性層単層膜構造、金属磁性層と絶縁層周期的な多層膜構造、又は上記多層構造を図2(b)のように厚い絶縁層で分割した複合多層構造がある。

0041

本発明の実施の形態において、用いた磁性層6の組成は、CoFeSiB系軟磁性膜、及びCoZrNb系軟磁性膜であるが、複合多層構造はどのような軟磁性膜でもある程度の高Q値が得られる。

0042

図3は本発明の実施の形態で磁性体2,3として使用した軟磁性薄膜磁心の透磁率及び効率Qの周波数特性の一例を示す図である。図3に示すように、本発明の実施の形態による軟磁性膜は、基板上下両面に磁性層を含み、厚み9μmの軟磁性層が成膜されている。この磁性体の片面の膜構造磁性層厚み4.5μmで、絶縁層を含んだ全厚み8.25μmである。即ち、{(CoFeSiB/SiO2)15/SiO2}3={(100nm/50nm)15/500nm}3=全厚み8.25μmである。

0043

図3に示すように、この複合多層膜は、電源を駆動する50MHz以下の周波数帯域で、良好なQ値が得られている。その結果、磁性体2,3として、薄膜磁性体を使ったインダクタにおいては、軟磁性薄膜をヘリカルコイル5の近傍に配置し、更に立体的な3Dコイル形状とすることで、高いQ値を得ることができる。

0044

図4は本発明の実施の形態で使用した薄膜巻線ヘリカルインダクタ10におけるL,R,Qの周波数特性を示す図である。図4に示すように、L値が222nHの時、10MHzから100MHz周波数帯域でQ>50が得られている。この高いQ値を有するインダクタは、マイクロ電源に用いる際、電源システムの効率を改善できるという点で有効である。

0045

次に、本発明の実施の形態による複合LC部品の他の一要部をなす複合積層セラミックコンデンサについて説明する。

0046

図5は本発明の実施の形態による複合LC部品の積層セラミックコンデンサ部分を模式的に示す透視斜視図である。図5において、積層セラミックコンデンサ20は、実質的に焼結体11からなる。焼結体11の中にはキャパシタ12,13が2ヶのアレーとして構成されている。

0047

一方のキャパシタ12は、2ヶの電極パッド14a,14bと、積層され一対の電極パッド14a、14bに夫々関係する内部電極16a,16bと、内部電極16a,16b及び電極パッド14a、14bの夫々ののコンタクトを形成するスルーホール15a、15bとを備えている。内部電極16a,16bは、積層方向に沿って、夫々互い違いに夫々の側部側寄りが端部に向かって突出する四角の突出部を備えている。

0048

他方のキャパシタ12、13は2ヶの電極パッド14c,14dと、積層され一対の電極パッド14c、14dに夫々関係する内部電極17a,17bと、内部電極16c,16d及び電極パッド14c、14dの夫々のコンタクトを形成するスルーホール15c、15dとを備えている。内部電極17a,17bも、内部電極16a,16bと同様に、積層方向に沿って、夫々互い違いに夫々の側部側寄りが端部に向かって突出する四角の突出部を備えている。

0049

これらのスルーホール15a,15b,15c,15d内に夫々の内部電極16a,16b,16c,16dの突出部が収容されて積層されることによって、柱状の電極部が形成され、この電極部の上面に夫々、銅又は銀からなる電極パッド14a,14b,14c,14dが形成されている。

0050

次に、図5に示した本発明の実施の形態による積層セラミックスコンデンサの作製方法について説明する。

0051

誘電体組成は、一般には、Pb複合ペロスカイト系及びTiBaO3系誘電体材料が使われている。その誘電率は、Pb複合ペロプスカイト系が比誘電率Eが5,000〜18,000程度で、TiBaO3系が3,000±500程度である。

0052

内部電極16a,16b,16c,16dの厚みは、1μmから2μmで、内部電極間及び上下面に形成される誘電体の厚みは一般に2.5〜40μmの範囲にある。電極部の電極面積は素子の形状に左右され、素子寸法の範囲で形成可能である。

0053

この積層セラミックコンデンサ20を形成するには、誘電体粉末ペースト及び電極粉末ペーストを交互に塗布形成し、チップ形状に切断後焼結する。その後、メッキ電極を形成する。得られる積層セラミックコンデンサ20の特性は、形状及び使用材料にもよるが、数pFから数μFのキャパシタンス値が得られる。

0054

図6は本発明の実施の形態による薄膜インダクタを模式的に示す透視斜視図である。図6に示すように、薄膜インダクタは、図5に示す2個のキャパシタをアレー化した積層セラミックコンデンサからなる基板を用い、更に、図2に示す磁性体の薄膜を上下に成膜し、更に電極を付与した磁性層付与積層セラミックコンデンサ基板30からなる。

0055

図7は本発明の実施の形態による複合LC部品を模式的に示す透視斜視図である。図7に示すように、複合LC部品50は、図6に示された磁性層付与積層セラミックコンデンサ基板30に、磁性体2,3を駆動するヘリカルコイル5を巻線し、電極部に半田付けして構成される。このように、電極部は、導線の半田付けと、基板への実装の両方の機能を持たせることができる。

0056

また、ヘリカルコイル5には、0.05mmφ以上の直径を有する導線を用い、巻線方法は密巻き構造と均等巻構造が用いられる。このような薄膜ヘリカルインダクタの基板にキャパシタを用いたデバイスは効率改善(Q>30)、小型化、低価格化、高機能化、実用的な素子複合化に適している。作製した素子の特性例を以下の表1に示す。

0057

0058

以上説明したように、本発明の実施の形態における複合LC部品50においては、マイクロ電源、及びLCデバイスに用いる薄膜巻線ヘリカルインダクタとキャパシタ素子の、効率改善(Q>30)、小型化、低価格化、高機能化、実用的な素子複合化をすることができる。

0059

具体的には、インダクタ部のコイルを巻線方式とする3Dコイル化により高効率を有する薄膜巻線ヘリカルインダクタを形成し、更にその基板部分を、キャパシタ及びキャパシタアレーに変え、薄い形状に特徴がある薄膜磁性体を磁心に使用し、高効率を維持しながら省面積化、小型化、更にコイル部をプレーナコイル方式から3D巻線方式とすることにより低コスト化を計り、実用的な素子複合化を図ったものである。

0060

更に、本発明の実施の形態による複合LC部品50は、小型のマイクロ電源、及びLCデバイスに用いる薄膜巻線ヘリカルインダクタとキャバシタ素子の、効率改善(Q>30)、小型化、低価格化、高機能化、実用的な素子複合化を図ることができ、その応用分野は、これまではーつであった携帯機器等の電源部を、集積回路内部に分散させることで、電圧の異なる各電源の効率を向上させ、機能によって最適な効率でパワーコントロールしようというものである。その結果、電池寿命延長を計ることが可能となる。

0061

更に、効率という観点からは、薄膜巻線ヘリカルインダクタはプレーナーコイルに比較して高効率であり、本質的に効率の高いキャパシタンスと併せて使用することで、これまでは得られなかった高効率なLC回路が形成でき、LC回路の応用先が広がる。

発明の効果

0062

以上説明したように、本発明により、これまでの一括焼結型の複合LC部品に比べて、その作製コストが半減し、3種類の素子を1つに集積化することができるので、素子面積が半分以下に押さえられる複合LC部品を提供することができる。

0063

また、本発明においては、低周波数帯では効率の大きな薄膜磁性体を使用しているので、作製したインダクタは高効率である複合LC部品を提供することができる。

0064

さらに、本発明によれば、高Qを有する薄膜巻線ヘリカルインダクタを構成する薄膜磁性体用基板の代わりに、焼結した積層キャパシタ材料を使う為に、高Q磁性体を使った高Qインダクタが形成でき、インダクタとキャパシタを一体化する為に小型となり、コイルの巻線は自動巻きで低コスト化を計ることができ、LC一体型基板基板寸法が大きく取れるので、キャパシタを2個以上形成するアレー構造が可能で、キャパシタンスも大きな値に設計することができる複合LC部品を提供することができる。

図面の簡単な説明

0065

図1本発明の実施の形態による複合LC部品の薄膜巻線ヘリカルインダクタ部分の基本構成を示す透視模式図である。
図2(a)は図1の磁性体の詳細を示す斜視図である。(b)は図2(a)の磁性体の多層構造を概略的に示す断面図である。
図3本発明の実施の形態で磁性体として使用した軟磁性薄膜磁心の透磁率及び効率Qの周波数特性の一例を示す図である。
図4本発明の実施の形態で使用した薄膜巻線ヘリカルインダクタ10におけるL,R,Qの周波数特性を示す図である。
図5本発明の実施の形態による複合LC部品の積層セラミックコンデンサ部分を模式的に示す透視斜視図である。
図6本発明の実施の形態による薄膜インダクタを模式的に示す透視斜視図である。
図7本発明の実施の形態による複合LC部品を模式的に示す透視斜視図である。

--

0066

1ガラス基板
2,2a,2b,3,3a,3b磁性体
4a,4b電極パッド
導線コイル
6磁性層
7絶縁体
10薄膜巻線ヘリカルインダクタ
11焼結体
12,13キャパシタ
14a,14b 電極パッド
15a,15b,15c,15dスルーホール
16a,16b,17a,17b内部電極
20積層セラミックコンデンサ
30 磁性層付与積層セラミックコンデンサ基板
50複合LC部品

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    【課題】スパイラル状のコイルパターンが磁性素体で覆われた構造を有するコイル部品において、インダクタンスと磁気飽和特性のバランスを確保する。【解決手段】コイル部品1は、磁性素体M1,M2と、磁性素体M1... 詳細

  • TDK株式会社の「 コイル部品」が 公開されました。( 2020/09/24)

    【課題】素体とバンプ電極との絶縁性向上が図られたコイル部品を提供する。【解決手段】 コイル部品1では、金属磁性粉含有樹脂で構成された素体10とコイル22との絶縁が、第1の絶縁被覆(すなわち、第1の絶... 詳細

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