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技術 半導体装置の製造方法

出願人 ラピスセミコンダクタ株式会社
発明者 高橋陽
出願日 2001年4月17日 (19年10ヶ月経過) 出願番号 2001-118227
公開日 2002年7月5日 (18年7ヶ月経過) 公開番号 2002-190521
状態 拒絶査定
技術分野 素子分離 半導体集積回路装置の内部配線 MOSIC,バイポーラ・MOSIC 薄膜トランジスタ
主要キーワード キンク現象 STI層 SOI層膜厚 両コンタクト 基板コンタクト 素子分離領域間 SOIウェハ レジストパタ
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目的

本発明は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオン打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとを同時に形成可能にする半導体装置の製造方法を提供することを目的とする。

構成

フィルド酸化膜110上、及びSOI層30上に、層間絶縁膜120が、CVD技術を用いて形成される。次に、コンタクトホ−ル(第2の開口部)130が、フォトリソグラフィ−技術を用いて、層間絶縁膜120、及びフィ−ルド酸化膜110を貫通し、かつ前記プラグ層90まで達するように形成される。次に、導電材料140が、CVD技術、及びCMP技術を用いて、コンタクトホ−ル130内に埋め込まれる。次に、配線層150が導電材料140と電気的に接続される。

概要

背景

近年、デバイス高速化、低消費電力化要請を受けて、SOI(Silicon On Insulator)デバイスの開発が盛んに行われている。SOIウェハではBOX(Buried Oxidation)層と呼ばれる絶縁層が存在することにより、トランジスタを形成する薄いSOI層は常にフローティング状態にある。そのため寄生容量が低いことや完全素子分離が可能であることなどのメリットがあり、高速化・低消費電力化に向いている基板構造である。しかし、フローティングであるが故に、基板浮遊効果の影響を受けやすく、キンク現象ドレイン耐圧の低下といったデメリットが多く存在してしまう。そこでSi基板そのものの電位を固定してSOI層の電位変動を極力抑え、前述のデメリットを低減する必要が生じる。これまでシリコン基板電位固定ウェハ裏面より行うことが主流であったが、パッケージ縮小化、低コスト化等の理由より、SOI層側から基板コンタクトを行っている。

概要

本発明は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオン打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとを同時に形成可能にする半導体装置の製造方法を提供することを目的とする。

フィルド酸化膜110上、及びSOI層30上に、層間絶縁膜120が、CVD技術を用いて形成される。次に、コンタクトホ−ル(第2の開口部)130が、フォトリソグラフィ−技術を用いて、層間絶縁膜120、及びフィ−ルド酸化膜110を貫通し、かつ前記プラグ層90まで達するように形成される。次に、導電材料140が、CVD技術、及びCMP技術を用いて、コンタクトホ−ル130内に埋め込まれる。次に、配線層150が導電材料140と電気的に接続される。

目的

本発明は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとを同時に形成可能にする半導体装置の製造方法を提供することを目的とする。

効果

実績

技術文献被引用数
2件
牽制数
0件

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請求項1

絶縁層で分離されるSOI層が形成された基板に対して、この基板の電位固定をとるためのコンタクト形成工程を含む半導体装置の製造方法において、前記SOI層及び絶縁層を貫通し、前記基板まで達する第1の開口部を形成する工程と、前記第1の開口部を充たすプラグ層を形成する工程と、前記SOI層上及び前記プラグ層上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記プラグ層まで達する第2の開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。

請求項2

前記プラグ層の周辺を囲むように素子分離層を形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。

請求項3

前記プラグ層の両端に位置する前記SOI層に前記素子分離層を形成することを特徴とする請求項2記載の半導体装置の製造方法。

請求項4

前記素子分離層は、フィルド酸化膜、またはトレンチ分離層からなることを特徴とする請求項2記載の半導体装置の製造方法。

請求項5

前記SOI層及び絶縁層を貫通する前記第1の開口部を形成し、露出する前記基板に対して不純物イオン打ち込むことを特徴とする請求項1記載の半導体装置の製造方法。

請求項6

前記第2の開口部を導電材料で埋め込む工程と、この導電材料と電気的に接続する配線層を形成する工程とを有することを特徴とする請求項1記載の半導体装置の製造方法。

請求項7

絶縁層で分離されるSOI層が形成された基板に対して、この基板の電位固定をとるためのコンタクト形成工程を含む半導体装置の製造方法において、前記SOI層及び絶縁層を貫通し、前記基板まで達する第1の開口部を形成する工程と、前記第1の開口部を充たすプラグ層を形成する工程と、前記SOI層にトランジスタを形成する工程と、前記SOI層上及び前記プラグ層上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記プラグ層まで達する第2の開口部を形成するとともに、前記層間絶縁膜に前記トランジスタのソ−ス、ドレイン、又はゲ−トまで達する第3の開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。

請求項8

前記プラグ層の周辺を囲むように素子分離層を形成する工程を有することを特徴とする請求項7記載の半導体装置の製造方法。

請求項9

前記プラグ層の両端に位置する前記SOI層に前記素子分離層を形成する工程を有することを特徴とする請求項8記載の半導体装置の製造方法。

請求項10

前記素子分離層は、フィ−ルド酸化膜、またはトレンチ分離層からなることを特徴とする請求項8記載の半導体装置の製造方法。

請求項11

前記SOI層及び絶縁層を貫通する前記第1の開口部を形成し、露出する前記基板に対して不純物イオンを打ち込むことを特徴とする請求項7記載の半導体装置の製造方法。

請求項12

前記第2及び第3の開口部を夫々導電材料で埋め込む工程と、この導電材料と電気的に接続する配線層を形成する工程とを有することを特徴とする請求項7記載の半導体装置の製造方法。

請求項13

絶縁層で分離されるSOI層が形成された基板に対して、この基板の電位固定をとるためのコンタクト形成工程を含む半導体装置の製造方法において、前記SOI層に素子分離層を形成する工程と、前記素子分離層及び絶縁層を貫通し、前記基板まで達する第1の開口部を形成する工程と、前記開口部を埋め込むようにプラグ層を形成する工程と、前記SOI層上及び前記プラグ層上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記プラグ層まで達する第2の開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。

請求項14

前記素子分離層は、フィ−ルド酸化膜、またはトレンチ分離層からなることを特徴とする請求項13記載の半導体装置の製造方法。

請求項15

前記第2の開口部を導電材料で埋め込む工程と、この導電材料と電気的に接続する配線層を形成する工程とを有することを特徴とする請求項13記載の半導体装置の製造方法。

請求項16

絶縁層で分離されるSOI層が形成された基板に対して、この基板の電位固定をとるためのコンタクト形成工程を含む半導体装置の製造方法において、前記SOI層に素子分離層を形成する工程と、前記素子分離層及び絶縁層を貫通し、前記基板まで達する第1の開口部を形成する工程と、前記第1の開口部を充たすプラグ層を形成する工程と、前記SOI層にトランジスタを形成する工程と、前記SOI層上及び前記プラグ層上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記プラグ層まで達する第2の開口部を形成するとともに、前記層間絶縁膜に前記トランジスタのソ−ス、ドレイン、又はゲ−トまで達する第3の開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。

請求項17

前記素子分離層は、フィ−ルド酸化膜、またはトレンチ分離層からなることを特徴とする請求項16記載の半導体装置の製造方法。

請求項18

前記第2及び第3の開口部の夫々を導電材料で埋め込む工程と、この導電材料と電気的に接続する配線層を形成する工程とを有することを特徴とする請求項16記載の半導体装置の製造方法。

技術分野

0001

本発明は半導体装置の製造方法に関するものであり、特に絶縁層で分離されるSOI層が形成された基板に対して、基板コンタクト抵抗の低減に関するものである。

背景技術

0002

近年、デバイス高速化、低消費電力化要請を受けて、SOI(Silicon On Insulator)デバイスの開発が盛んに行われている。SOIウェハではBOX(Buried Oxidation)層と呼ばれる絶縁層が存在することにより、トランジスタを形成する薄いSOI層は常にフローティング状態にある。そのため寄生容量が低いことや完全素子分離が可能であることなどのメリットがあり、高速化・低消費電力化に向いている基板構造である。しかし、フローティングであるが故に、基板浮遊効果の影響を受けやすく、キンク現象ドレイン耐圧の低下といったデメリットが多く存在してしまう。そこでSi基板そのものの電位を固定してSOI層の電位変動を極力抑え、前述のデメリットを低減する必要が生じる。これまでシリコン基板電位固定ウェハ裏面より行うことが主流であったが、パッケージ縮小化、低コスト化等の理由より、SOI層側から基板コンタクトを行っている。

発明が解決しようとする課題

0003

しかしながら基板コンタクトホールでは形成後にシリコン基板に不純物イオンイオン注入し、コンタクト抵抗を低くする必要があるが、深いコンタクトホールアスペクト比が高く、底部のシリコン基板に十分な不純物イオンを打ち込むことは容易ではないため、コンタクトホールの低抵抗化が困難であった。

0004

またコンタクトホールの形状のバラツキがコンタクト抵抗のバラツキに顕著に現れてしまう欠点もある。さらに、基板コンタクトホールの深さは、SOI層に形成されるトランジスタのソ−ス、又はドレインに対するコンタクトホールと比較して、SOI層膜厚及び絶縁膜厚分深くなる。従って、同時にコンタクトホ−ルを形成しようとすると、エッチング量の差により、基板コンタクトホールが未開口になる問題を生じてしまう。

0005

本発明は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとを同時に形成可能にする半導体装置の製造方法を提供することを目的とする。

課題を解決するための手段

0006

上記課題を解決するために、SOI層を絶縁層で分離する基板に対して、この基板の電位固定を取るためのコンタクト形成工程を含む本発明の半導体装置の製造方法は、SOI層及び絶縁層を貫通する第1の開口部を形成する工程と、第1の開口部を充たすプラグ層を形成する工程と、SOI層上及びプラグ層上に層間絶縁膜を形成する工程と、層間絶縁膜にプラグ層まで達する第2の開口部を形成する工程とを有することを特徴とする。

発明を実施するための最良の形態

0007

本発明は半導体装置の製造方法に関するものであり、特に絶縁層で分離されるSOI層が形成された基板に対して、この基板の電位固定を取るためのコンタクトの抵抗の低減に関するものである。以下、図を適宜用いて詳細に説明する。

0008

図1図2、及び図3は本発明の第1の実施の形態の半導体装置の製造方法を説明するための断面工程図である。

0009

図1(A)に示すように、絶縁層20で分離され、SOI層30が形成されたシリコン基板10が準備される。このシリコン基板10の絶縁層20はイオン注入で形成する方法、または基板の貼り合わせで形成する方法が一般的である。次に、酸化膜40、窒化膜50が順次、SOI層30上に形成される。次に、レジストパタ−ン60が、シリコン基板10に対し、基板コンタクトを取りたい部分に開口部が位置するように、窒化膜50上に形成される。

0010

図1(B)に示すように、第1のコンタクトホ−ル(第1の開口部)70が、レジストパタ−ン60をマスクとして用いて、シリコン基板10表面を露出するように、絶縁層20、SOI層30、酸化膜40、窒化膜50をエッチングすることによって形成される。

0011

図1(C)に示すように、ポリシリコン層80が、CVD(ChemicalVapor Deposition)技術を用いて、コンタクトホ−ル70を埋め込み、かつ窒化膜50を覆うように形成される。次に、ポリシリコン層80がイオン注入されることによって、低抵抗化される。このイオン注入は、基板へのコンタクトの際、コンタクト抵抗の低減の役割を果たす。

0012

図2(A)に示すように、CMP(Chemical Mechanical Polishing)技術を用いて、窒化膜50表面が露出するまで、ポリシリコン層80が研磨される。この結果、ポリシリコンからなるプラグ層90がコンタクトホ−ル70内に形成される。

0013

図2(B)に示すように、プラグ層90の上面が露出する開口部を有するレジストパタ−ン100が、フォトリソグラフィ−技術を用いて、窒化膜50上に形成される。

0014

図2(C)に示すように、レジストパタ−ン100をマスクとして用いて、酸化膜40、及び窒化膜50がエッチングされる。この結果、プラグ層90の上部先端が、突出される。

0015

図3(A)に示すように、熱酸化処理を行うことによって、プラグ層90の上部、及びプラグ層90周辺のSOI層30が、フィルド酸化膜110に変換される。このフィ−ルド酸化膜110は、シリコン基板10上のSOI層30を能動領域、及び素子分離領域に区画する上で、素子分離領域として働く。

0016

図3(B)に示すように、酸化膜40、及び窒化膜50が、エッチング除去される。

0017

図3(C)に示すように、、既知技術により、ソ−ス200、ドレイン210、及びゲ−ト220を有するトランジスタ300が、素子分離領域間の能動領域となるSOI層30に形成される。

0018

次に、フィ−ルド酸化膜110上、及びSOI層30上に、層間絶縁膜120が、CVD技術を用いて形成される。ここで、層間絶縁膜120として、例えばP-TEOS(Plasma−Tetraethoxysilane)、BPSG(Boro−Phospho−Silicate Glass)、又はNSG(Non−doped Silicate Glass)が用いられる。次に、フォトリソグラフィ−技術を用いて、第2のコンタクトホ−ル(第2の開口部)130が、層間絶縁膜120、及びフィ−ルド酸化膜110を貫通し、かつプラグ層90まで達するように形成され、また、第3のコンタクトホ−ル(第3の開口部)230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成される。つまり、これら第2及び第3のコンタクトホ−ル130,230は、同時に形成される。

0019

次に、導電材料140が、CVD技術、及びCMP技術を用いて、第2及び第3のコンタクトホ−ル130,230内に埋め込まれる。ここで、導電材料140として、W(タングステン)膜が用いられる。次に、配線層150が導電材料140と電気的に接続される。

0020

上述した本発明の第1の実施の形態では、シリコン基板上にプラグ層を設け、このプラグ層を介して、シリコン基板との基板コンタクトを間接的に行うようにしたため、基板コンタクトホ−ルを層間絶縁膜120上からシリコン基板に到達するまでの深さにする必要が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深さを浅くできる。従って、本発明の第1の実施の形態は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとの深さの差分が減少されるので、両コンタクトホ−ルの同時形成が可能となる。また、プラグ層は、フィ−ルド酸化膜を介して、SOI層の能動領域と分離されるように形成されるので、基板コンタクトホ−ルに埋め込まれている導電材料とトランジスタが導通する問題も回避できる。また、本発明の第1の実施の形態では、素子分離層として、フィ−ルド酸化膜を形成したが、この代わりにトレンチ分離層として、STI(Shallow Trench Isolation)層を形成しても良い。さらに、第3のコンタクトホ−ル230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成されるとなっているが、第3のコンタクトホ−ル230が、ゲ−ト220を除き、ソ−ス200、及びドレイン210のみに形成される場合、さらに、ソ−ス200、又はドレイン210のみに形成される場合も含まれることは言うまでもない。

0021

さらに、本発明の第1の実施の形態において、プラグ層90とシリコン基板10との間の低抵抗化を図れる半導体装置の製造方法を説明する。

0022

プラグ層90とシリコン基板10との間の低抵抗化を図るために、シリサイド層を形成する場合、先ず考えられる方法は、図1(B)に示されるレジストパタ−ン60を除去した後、高融点金属層が、コンタクトホ−ル70内及び、窒化膜50上に形成され、その後にアニル処理されることによって、シリサイド層を形成する。しかしながら、この方法だと、コンタクトホ−ル70内で露出しているSOI層30上にもシリサイド層が形成されてしまう。この課題を解消するため、本発明の第1の実施の形態では、高融点金属層が、コンタクトホ−ル70内及び、窒化膜50上に形成され、その後にアニ−ル処理をせずに、プラグ層90を形成してしまう。次に、少なくともコンタクトホ−ル70内で露出しているSOI層30上の高融点金属層を除去し、かつプラグ層90とシリコン基板10との間の高融点金属層を除去しないように、例えば、RIE法にて高融点金属層のエッチング処理が成される。従って、本発明の第1の実施の形態によれば、SOI層30上にシリサイド層が形成されることなく、かつプラグ層90とシリコン基板10との間に確実にシリサイド層を形成できる。

0023

図4図5、及び図6は本発明の第2の実施の形態の半導体装置の製造方法を説明するための断面工程図である。

0024

図4(A)に示すように、SOI層30を絶縁層20で分離するシリコン基板10が準備される。このシリコン基板10の絶縁層20はイオン注入で形成する方法、または基板の貼り合わせで形成する方法が一般的である。次に、酸化膜40、窒化膜50が順次、SOI層30上に形成される。次に、レジストパタ−ン60が、シリコン基板10に対し、基板コンタクトを取りたい部分に開口部が位置するように、窒化膜50上に形成される。

0025

図4(B)に示すように、第1のコンタクトホ−ル(第1の開口部)70が、レジストパタ−ン60をマスクとして用いて、シリコン基板10表面を露出するように、絶縁層20、SOI層30、酸化膜40、窒化膜50をエッチングすることによって形成される。

0026

図4(C)に示すように、ポリシリコン層80が、CVD技術を用いて、コンタクトホ−ル70を埋め込み、かつ窒化膜50を覆うように形成される。次に、ポリシリコン層80がイオン注入されることによって、低抵抗化される。このイオン注入は、基板へのコンタクトの際、コンタクト抵抗の低減の役割を果たす。

0027

図5(A)に示すように、CMP技術を用いて、窒化膜50表面が露出するまで、ポリシリコン層80が研磨される。この結果、ポリシリコンからなるプラグ層90がコンタクトホ−ル70内に形成される。

0028

図5(B)に示すように、プラグ層90周辺の窒化膜50表面が露出する開口部を有するレジストパタ−ン100が、フォトリソグラフィ−技術を用いて、窒化膜50上、及びプラグ層90に形成される。

0029

図5(C)に示すように、レジストパタ−ン100をマスクとして用いて、酸化膜40、及び窒化膜50がエッチングされる。この結果、プラグ層90から所定距離離れた部分のSOI層30が露出される。次に、レジストパタ−ン100が除去される。

0030

図6(A)に示すように、熱酸化処理を行うことによって、プラグ層90の上部先端、及びプラグ層90周辺のSOI層30が、フィ−ルド酸化膜110に変換される。このフィ−ルド酸化膜110は、シリコン基板10上のSOI層30を能動領域、及び素子分離領域に区画する上で、素子分離領域として働く。

0031

図6(B)に示すように、酸化膜40、及び窒化膜50が、エッチング除去される。

0032

図6(C)に示すように、既知技術により、ソ−ス200、ドレイン210、及びゲ−ト220を有するトランジスタ300が、素子分離領域間の能動領域となるSOI層30に形成される。

0033

次に、フィ−ルド酸化膜110上、及びSOI層30上に、層間絶縁膜120が、CVD技術を用いて形成される。ここで、層間絶縁膜120として、例えばP-TEOS、BPSG、又はNSGが用いられる。次に、フォトリソグラフィ−技術を用いて、第2のコンタクトホ−ル(第2の開口部)130が、層間絶縁膜120、及びフィ−ルド酸化膜110を貫通し、かつプラグ層90まで達するように形成され、また、第3のコンタクトホ−ル(第3の開口部)230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成される。つまり、これら第2及び第3のコンタクトホ−ル130,230は、同時に形成される。

0034

次に、導電材料140が、CVD技術、及びCMP技術を用いて、第2及び第3のコンタクトホ−ル130,230内に埋め込まれる。ここで、導電材料140として、W(タングステン)膜が用いられる。次に、配線層150が導電材料140と電気的に接続される。

0035

上述した本発明の第2の実施の形態では、シリコン基板上にプラグ層を設け、このプラグ層を介して、シリコン基板との基板コンタクトを間接的に行うようにしたため、基板コンタクトホ−ルを層間絶縁膜120上からシリコン基板に到達するまでの深さにする必要が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深さを浅くできる。従って、本発明の第2の実施の形態は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとの深さの差分が減少されるので、両コンタクトホ−ルの同時形成が可能となる。また、本発明の第2の実施の形態は、プラグ層の周辺を囲むようにフィ−ルド酸化膜を形成するため、確実に基板コンタクトホ−ルに埋め込まれている導電材料とトランジスタが導通する問題も回避できる。

0036

また、本発明の第2の実施の形態では、素子分離層として、フィ−ルド酸化膜を形成したが、この代わりにトレンチ分離層として、STI層を形成しても良い。さらに、第3のコンタクトホ−ル230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成されるとなっているが、第3のコンタクトホ−ル230が、ゲ−ト220を除き、ソ−ス200、及びドレイン210のみに形成される場合、さらに、ソ−ス200、又はドレイン210のみに形成される場合も含まれることは言うまでもない。

0037

図7図8、及び図9は本発明の第3の実施の形態の半導体装置の製造方法を説明するための断面工程図である。

0038

図7(A)に示すように、SOI層30を絶縁層20で分離するシリコン基板10が準備される。このシリコン基板10の絶縁層20はイオン注入で形成する方法、または基板の貼り合わせで形成する方法が一般的である。次に、酸化膜40、窒化膜50が順次、SOI層30上に形成される。次に、レジストパタ−ン60が、シリコン基板10に対し、基板コンタクトを取りたい部分に開口部が位置するように、窒化膜50上に形成される。

0039

図7(B)に示すように、第1のコンタクトホ−ル(第1の開口部)70が、レジストパタ−ン60をマスクとして用いて、シリコン基板10表面を露出するように、絶縁層20、SOI層30、酸化膜40、窒化膜50をエッチングすることによって形成される。

0040

図7(C)に示すように、ポリシリコン層80が、CVD技術を用いて、コンタクトホ−ル70を埋め込み、かつ窒化膜50を覆うように形成される。次に、ポリシリコン層80がイオン注入されることによって、低抵抗化される。このイオン注入は、基板へのコンタクトの際、コンタクト抵抗の低減の役割を果たす。

0041

図8(A)に示すように、CMP技術を用いて、窒化膜50表面が露出するまで、ポリシリコン層80が研磨される。この結果、ポリシリコンからなるプラグ層90がコンタクトホ−ル70内に形成される。

0042

図8(B)に示すように、窒化膜50が除去された後、CVD技術を用いて、新たに窒化膜500が、プラグ層90上、及び酸化膜40上を覆うように形成される。次に、プラグ層90周辺の窒化膜500表面が露出する開口部を有するレジストパタ−ン100が、フォトリソグラフィ−技術を用いて、窒化膜500上に形成される。

0043

図8(C)に示すように、レジストパタ−ン100をマスクとして用いて、酸化膜40、及び窒化膜500がエッチングされる。この結果、プラグ層90から所定距離離れた部分のSOI層30が露出される。次に、レジストパタ−ン100が除去される。

0044

図9(A)に示すように、プラグ層90の上部が窒化膜500で覆われた状態で、熱酸化処理を行うことによって、プラグ層90周辺のみのSOI層30が、フィ−ルド酸化膜110に変換される。このフィ−ルド酸化膜110は、シリコン基板10上のSOI層30を能動領域、及び素子分離領域に区画する上で、素子分離領域として働く。

0045

図9(B)に示すように、酸化膜40、及び窒化膜50が、エッチング除去される。

0046

図9(C)に示すように、既知技術により、ソ−ス200、ドレイン210、及びゲ−ト220を有するトランジスタ300が、素子分離領域間の能動領域となるSOI層30に形成される。

0047

次に、フィ−ルド酸化膜110上、及びSOI層30上に、層間絶縁膜120が、CVD技術を用いて形成される。ここで、層間絶縁膜120として、例えばP-TEOS、BPSG、又はNSGが用いられる。

0048

次に、フォトリソグラフィ−技術を用いて、第2のコンタクトホ−ル(第2の開口部)130が、層間絶縁膜120、及びフィ−ルド酸化膜110を貫通し、かつプラグ層90まで達するように形成され、また、第3のコンタクトホ−ル(第3の開口部)230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成される。つまり、これら第2及び第3のコンタクトホ−ル130,230は、同時に形成される。

0049

次に、導電材料140が、CVD技術、及びCMP技術を用いて、第2及び第3のコンタクトホ−ル130,230内に埋め込まれる。ここで、導電材料140として、W(タングステン)膜が用いられる。次に、配線層150が導電材料140と電気的に接続される。

0050

上述した本発明の第3の実施の形態では、シリコン基板上にプラグ層を設け、このプラグ層を介して、シリコン基板との基板コンタクトを間接的に行うようにしたため、基板コンタクトホ−ルを層間絶縁膜120上からシリコン基板に到達するまでの深さにする必要が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深さを浅くできる。従って、本発明の第3の実施の形態は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとの深さの差分が減少されるので、両コンタクトホ−ルの同時形成が可能となる。

0051

また、本発明の第3の実施の形態は、プラグ層の周辺を囲むようにフィ−ルド酸化膜を形成するため、確実に基板コンタクトホ−ルに埋め込まれている導電材料とトランジスタが導通する問題も回避できる。

0052

さらに、本発明の第3の実施の形態は、プラグ層の上部をSOI層から突出するように形成できる、つまりプラグ層の膜厚を厚くできるので、これに対応して基板コンタクトホ−ルの深さもさらに浅くできる。

0053

また、本発明の第3の実施の形態では、素子分離層として、フィ−ルド酸化膜を形成したが、この代わりにトレンチ分離層としてSTI層を形成しても良い。さらに、第3のコンタクトホ−ル230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成されるとなっているが、第3のコンタクトホ−ル230が、ゲ−ト220を除き、ソ−ス200、及びドレイン210のみに形成される場合、さらに、ソ−ス200、又はドレイン210のみに形成される場合も含まれることは言うまでもない。

0054

図10、及び図11は本発明の第4の実施の形態の半導体装置の製造方法を説明するための断面工程図である。

0055

図10(A)に示すように、SOI層30を絶縁層20で分離するシリコン基板10が準備される。このシリコン基板10の絶縁層20はイオン注入で形成する方法、または基板の貼り合わせで形成する方法が一般的である。次に、フォトリソグラフィ−技術を用いて、SOI層30の素子分離領域を露出するような開口部を有し、かつ酸化膜40と窒化膜50からなる積層パタ−ンがSOI層30上に形成される。次に、熱酸化法により、露出するSOI層30をフィ−ルド酸化膜110に変換する。

0056

図10(B)に示すように、形成されたフィ−ルド酸化膜110の中で、基板コンタクトを行いたい部分に位置するフィ−ルド酸化膜110の上面が露出するような開口部を有するレジストパタ−ン60が、上記工程により形成された構造上、つまりフィ−ルド酸化膜110の中心部を除く部分、及び積層パタ−ンを覆うように形成される。

0057

図10(C)に示すように、レジストパタ−ン60をマスクとして用いて、フィ−ルド酸化膜110、及び絶縁層20を貫通する第1のコンタクトホ−ル(第1の開口部)70が形成される。

0058

図11(A)に示すように、ポリシリコン層80が、CVD技術を用いて、上記工程により形成された構造上、つまりコンタクトホ−ル70を埋め込み、かつ積層パタ−ンを覆うように形成される。次に、ポリシリコン層80がイオン注入されることによって、低抵抗化される。このイオン注入は、基板へのコンタクトの際、コンタクト抵抗の低減の役割を果たす。

0059

図11(B)に示すように、エッチバック技術を用いて、窒化膜50表面及び残存するフィ−ルド酸化膜110が露出するまで、ポリシリコン層80が研磨される。この結果、ポリシリコンからなるプラグ層90がコンタクトホ−ル70内に形成される。

0060

図11(C)に示すように、酸化膜40及び窒化膜50からなる積層パタ−ンがエッチング除去される。

0061

図11(D)に示すように、既知技術により、ソ−ス200、ドレイン210、及びゲ−ト220を有するトランジスタ300が、素子分離領域間の能動領域となるSOI層30に形成される。

0062

次に、フィ−ルド酸化膜110上、及びSOI層30上に、層間絶縁膜120が、CVD技術を用いて形成される。ここで、層間絶縁膜120として、例えばP-TEOS、BPSG、又はNSGが用いられる。

0063

次に、フォトリソグラフィ−技術を用いて、第2のコンタクトホ−ル(第2の開口部)130が、層間絶縁膜120、及びフィ−ルド酸化膜110を貫通し、かつプラグ層90まで達するように形成され、また、第3のコンタクトホ−ル(第3の開口部)230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成される。つまり、これら第2及び第3のコンタクトホ−ル130,230は、同時に形成される。

0064

次に、導電材料140が、CVD技術、及びCMP技術を用いて、第2及び第3のコンタクトホ−ル130,230内に埋め込まれる。ここで、導電材料140として、W(タングステン)膜が用いられる。次に、配線層150が導電材料140と電気的に接続される。

0065

上述した本発明の第4の実施の形態では、シリコン基板上にプラグ層を設け、このプラグ層を介して、シリコン基板との基板コンタクトを間接的に行うようにしたため、基板コンタクトホ−ルを層間絶縁膜120上からシリコン基板に到達するまでの深さにする必要が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深さを浅くできる。従って、本発明の第4の実施の形態は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとの深さの差分が減少されるので、両コンタクトホ−ルの同時形成が可能となる。

0066

また、本発明の第4の実施の形態では、SOI層に形成されたフィ−ルド酸化膜の中で、基板コンタクトを行いたい部分に位置するフィ−ルド酸化膜にプラグ層を設け、基板コンタクトを行うようにしたので、基板コンタクトホ−ルに埋め込まれている導電材料とトランジスタが導通する問題を回避するため、新たにフィ−ルド酸化膜を形成する必要が無い。

0067

さらに、本発明の第4の実施の形態では、素子分離層として、フィ−ルド酸化膜を形成したが、この代わりにトレンチ分離層としてSTI層を形成しても良い。さらに、第3のコンタクトホ−ル230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成されるとなっているが、第3のコンタクトホ−ル230が、ゲ−ト220を除き、ソ−ス200、及びドレイン210のみに形成される場合、さらに、ソ−ス200、又はドレイン210のみに形成される場合も含まれることは言うまでもない。

0068

図12、及び図13は本発明の第5の実施の形態の半導体装置の製造方法を説明するための断面工程図である。

0069

図12(A)に示すように、SOI層30を絶縁層20で分離するシリコン基板10が準備される。このシリコン基板10の絶縁層20はイオン注入で形成する方法、または基板の貼り合わせで形成する方法が一般的である。次に、フォトリソグラフィ−技術を用いて、SOI層30の素子分離領域を露出するような開口部を有し、かつ酸化膜40と窒化膜50からなる積層パタ−ンがSOI層30上に形成される。次に、熱酸化法により、露出するSOI層30をフィ−ルド酸化膜110に変換する。

0070

図12(B)に示すように、形成されたフィ−ルド酸化膜110の中で、基板コンタクトを行いたい部分に位置するフィ−ルド酸化膜110の上面が露出するような開口部を有するレジストパタ−ン60が、上記工程により形成された構造上、つまりフィ−ルド酸化膜110の中心部を除く部分、及び積層パタ−ンを覆うように形成される。

0071

図12(C)に示すように、レジストパタ−ン60をマスクとして用いて、フィ−ルド酸化膜110、及び絶縁層20を貫通する第1のコンタクトホ−ル(第1の開口部)70が形成される。

0072

図12(D)に示すように、ポリシリコン層80が、CVD技術を用いて、上記工程により形成された構造上、つまりコンタクトホ−ル70を埋め込み、かつ積層パタ−ンを覆うように形成される。次に、ポリシリコン層80がイオン注入されることによって、低抵抗化される。このイオン注入は、基板へのコンタクトの際、コンタクト抵抗の低減の役割を果たす。

0073

図13(A)に示すように、ポリシリコン層80上に新たなレジストパタ−ン(図示せず)を形成し、フィ−ルド酸化膜110が露出するまでエッチングをすることによって、コンタクトホ−ル70領域にポリシリコンからなるプラグ層90が形成される。

0074

図13(B)に示すように、酸化膜40及び窒化膜50からなる積層パタ−ンがエッチング除去される。

0075

図13(C)に示すように、既知技術により、ソ−ス200、ドレイン210、及びゲ−ト220を有するトランジスタ300が、素子分離領域間の能動領域となるSOI層30に形成される。

0076

次に、フィ−ルド酸化膜110上、及びSOI層30上に、層間絶縁膜120が、CVD技術を用いて形成される。ここで、層間絶縁膜120として、例えばP-TEOS、BPSG、又はNSGが用いられる。

0077

次に、フォトリソグラフィ−技術を用いて、第2のコンタクトホ−ル(第2の開口部)130が、層間絶縁膜120、及びフィ−ルド酸化膜110を貫通し、かつプラグ層90まで達するように形成され、また、第3のコンタクトホ−ル(第3の開口部)が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成される。つまり、これら第2及び第3のコンタクトホ−ル130,230は、同時に形成される。

0078

次に、導電材料140が、CVD技術、及びCMP技術を用いて、第2及び第3のコンタクトホ−ル130,230内に埋め込まれる。ここで、導電材料140として、W(タングステン)膜が用いられる。次に、配線層150が導電材料140と電気的に接続される。

0079

上述した本発明の第5の実施の形態では、シリコン基板上にプラグ層を設け、このプラグ層を介して、シリコン基板との基板コンタクトを間接的に行うようにしたため、基板コンタクトホ−ルを層間絶縁膜120上からシリコン基板に到達するまでの深さにする必要が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深さを浅くできる。従って、本発明の第5の実施の形態は、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとの深さの差分が減少されるので、両コンタクトホ−ルの同時形成が可能となる。また、SOI層に形成されたフィ−ルド酸化膜の中で、基板コンタクトを行いたい部分に位置するフィ−ルド酸化膜にプラグ層を設け、基板コンタクトを行うようにしたので、基板コンタクトホ−ルに埋め込まれている導電材料とトランジスタが導通する問題を回避するため、新たにフィ−ルド酸化膜を形成する必要が無い。

0080

また、本発明の第5の実施の形態では、素子分離層として、フィ−ルド酸化膜を形成したが、この代わりにトレンチ分離層としてSTI層を形成しても良い。さらに、第3のコンタクトホ−ル230が、ソ−ス200、ドレイン210、及びゲ−ト220まで達するように形成されるとなっているが、第3のコンタクトホ−ル230が、ゲ−ト220を除き、ソ−ス200、及びドレイン210のみに形成される場合、さらに、ソ−ス200、又はドレイン210のみに形成される場合も含まれることは言うまでもない。

発明の効果

0081

上述したとおり本発明の各実施の形態の半導体装置の製造方法は、シリコン基板上にプラグ層を設け、このプラグ層を介して、シリコン基板との基板コンタクトを間接的に行うようにしたため、基板コンタクトホ−ルをシリコン基板に到達するまでの深さにする必要が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深さを浅くできる。従って、基板コンタクトホ−ルの底部のシリコン基板に十分な不純物イオンを打ち込むことを可能にし、かつ深さの異なる基板コンタクトホ−ルとSOI層に形成されるトランジスタのためのコンタクトホールとの深さの差分が減少されるので、両コンタクトホ−ルの同時形成が可能となる。また、プラグ層は、素子分離層、例えば、フィ−ルド酸化膜、またはSTI層を介して、SOI層の能動領域と分離されるように形成されるので、基板コンタクトホ−ルに埋め込まれている導電材料とトランジスタが導通する問題も回避できる。さらに、プラグ層の上部をSOI層から突出するように形成できる、つまりプラグ層の膜厚を厚くできるので、これに対応して基板コンタクトホ−ルの深さもさらに浅くできる。さらに、この突出したプラグ層の上部の幅を幅広にできるため、基板コンタクトホ−ルの位置づれによるプラグ層とのコンタクト不良も回避できる。

図面の簡単な説明

0082

図1 本発明の第1の実施の形態の半導体装置の製造方法を説明するための断面工程図(その1)である。
図2本発明の第1の実施の形態の半導体装置の製造方法を説明するための断面工程図(その2)である。
図3本発明の第1の実施の形態の半導体装置の製造方法を説明するための断面工程図(その3)である。
図4本発明の第2の実施の形態の半導体装置の製造方法を説明するための断面工程図(その1)である。
図5本発明の第2の実施の形態の半導体装置の製造方法を説明するための断面工程図(その2)である。
図6本発明の第2の実施の形態の半導体装置の製造方法を説明するための断面工程図(その3)である。
図7本発明の第3の実施の形態の半導体装置の製造方法を説明するための断面工程図(その1)である。
図8本発明の第3の実施の形態の半導体装置の製造方法を説明するための断面工程図(その2)である。
図9本発明の第3の実施の形態の半導体装置の製造方法を説明するための断面工程図(その3)である。
図10本発明の第4の実施の形態の半導体装置の製造方法を説明するための断面工程図(その1)である。
図11本発明の第4の実施の形態の半導体装置の製造方法を説明するための断面工程図(その2)である。
図12本発明の第5の実施の形態の半導体装置の製造方法を説明するための断面工程図(その1)である。
図13 本発明の第5の実施の形態の半導体装置の製造方法を説明するための断面工程図(その2)である。

--

0083

30SOI層
90プラグ層
110フィ−ルド酸化膜
120層間絶縁膜
130コンタクトホ−ル
140導電材料
150 配線層

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