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技術 半導体集積回路とそのクロック分配方法

出願人 日本電気株式会社
発明者 中野俊彦
出願日 2000年11月20日 (18年9ヶ月経過) 出願番号 2000-353393
公開日 2002年5月31日 (17年2ヶ月経過) 公開番号 2002-158286
状態 特許登録済
技術分野 半導体集積回路 ICの設計・製造(配線設計等)
主要キーワード 分配範囲 非同期設計 位相分離 配給装置 ディレイゲート フォールエッジ ライズエッジ 平均消費電流
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図面 (11)

課題

クロック分配設計に多くの工数を必要とすることなく、大きなダイサイズの場合においてもそのLSIのクロックスキューの減少を実現し、同時にクロック分配回路によるLSIのピーク電流押さえることができ、メモリマクロを通るパスレイテンシを必要以上に落すことのない半導体集積回路とそのクロック分配方法を提供する。

解決手段

半導体チップ10内に、独立したクロックにより動作する複数のエリアと、各エリアのそれぞれにクロックを分配する位相分離部11を備え、位相分離部11は、各エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ10内に備えられるエリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配することを特徴とする。

概要

背景

LSI(Large Scale IntegratedCircuit、大規模集積回路)においては、年々チップサイズが拡大していくと共にクロック周波数が増加していく傾向があり、この傾向は衰えていない。

従来の半導体回路では、一般的にクロック周波数の5〜10%が、プロセスバラツキクロック分配等を含むクロックスキューに求められていた。しかし、半導体回路の面積が大きくなるに従いクロック分配によるクロックスキューが増大するため、近年ではこの数字の実現が難しくなってきている。これは、半導体回路の面積が大きくなれば、クロックドライバ段数が増加しクロックドライバ間の配線が長くなる等の、クロックスキューを増大させる要因が多くなるためである。

このため最近では、いかにしてクロックスキューを小さくするかが、LSI設計において大きなウェイトを占めるようになっている。また、クロックスキューを小さくする手段の多くは、それに伴ってLSIの消費電力が増大することになる。このため、消費電力等についても十分に注意払うことが必要であり、LSI設計はますます困難を極めるようになっている。

概要

クロック分配設計に多くの工数を必要とすることなく、大きなダイサイズの場合においてもそのLSIのクロックスキューの減少を実現し、同時にクロック分配回路によるLSIのピーク電流押さえることができ、メモリマクロを通るパスレイテンシを必要以上に落すことのない半導体集積回路とそのクロック分配方法を提供する。

半導体チップ10内に、独立したクロックにより動作する複数のエリアと、各エリアのそれぞれにクロックを分配する位相分離部11を備え、位相分離部11は、各エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ10内に備えられるエリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配することを特徴とする。

目的

本発明の目的は、クロック分配設計に多くの工数を必要とすることなく、大きなダイサイズの場合においてもそのLSIのクロックスキューの減少を実現し、同時にクロック分配回路によるLSIのピーク電流を押さえることができ、メモリマクロを通るパスのレイテンシを必要以上に落すことのない半導体集積回路とそのクロック分配方法を提供することである。

効果

実績

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請求項1

半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備え、前記位相分離手段は、各前記エリア毎に設定された長さ分のクロックの位相をずらして、各前記エリアにクロックを分配することを特徴とする半導体集積回路

請求項2

前記位相分離手段は、各前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配することを特徴とする請求項1に記載の半導体集積回路。

請求項3

前記半導体チップ内に4個の前記エリアを備え、前記位相分離手段は、4個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相をそれぞれに“0”、“π/2”、“π”、“3π/2”ずらして分配することを特徴とする請求項2に記載の半導体集積回路。

請求項4

前記半導体チップ内に2個の前記エリアを備え、前記位相分離手段は、2個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに“π/2”ずらして分配することを特徴とする請求項1に記載の半導体集積回路。

請求項5

前記半導体チップ内に2個の前記エリアを備え、前記位相分離手段は、2個の各前記エリアのそれぞれに対して分配するクロックを、クロックAと、クロックBの2種類のクロックとし、前記クロックBの周期を前記クロックAの周期の予め定められた整数倍の長さとし、前記クロックBの各周期の起点を、前記クロックAの周期の起点から当該クロックAの周期の“π/2”位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配することを特徴とする請求項1に記載の半導体集積回路。

請求項6

前記位相分離手段は、各前記エリアのそれぞれに対して分配するクロックの各周期の起点が、各前記エリア毎に互いに異なる時点となり分散するように、各前記クロックの位相を設定して分配するステップを備えることを特徴とする請求項1から請求項5のいずれか一つに記載の半導体集積回路。

請求項7

半導体集積回路のクロック分配方法において、半導体チップ内に備えられた独立したクロックにより動作する複数のエリアに対して、前記クロックの位相を各前記エリア毎に設定された長さ分ずらして、各前記エリアにクロックを分配するステップを備えることを特徴とするクロック分配方法。

請求項8

各前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配するステップを備えることを特徴とする請求項7に記載のクロック分配方法。

請求項9

前記半導体チップ内には4個の前記エリアを備え、4個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相をそれぞれに“0”、“π/2”、“π”、“3π/2”ずらして分配するステップを備えることを特徴とする請求項8に記載のクロック分配方法。

請求項10

前記半導体チップ内には2個の前記エリアを備え、2個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに“π/2”ずらして分配するステップを備えることを特徴とする請求項7に記載のクロック分配方法。

請求項11

前記半導体チップ内には2個の前記エリアを備え、2個の各前記エリアのそれぞれに対して分配するクロックを、クロックAと、クロックBの2種類のクロックとし、前記クロックBの周期を前記クロックAの周期の予め定められた整数倍の長さとし、前記クロックBの各周期の起点が、前記クロックAの周期の起点から当該クロックAの周期の“π/2”位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配するステップを備えることを特徴とする請求項7に記載のクロック分配方法。

請求項12

半導体集積回路の製造方法において、半導体チップに対して、独立したクロックにより動作する複数のエリアを形成する工程と、複数の前記エリアのそれぞれに対して、各前記エリア毎に設定された長さ分の位相をずらして前記クロックを分配する位相分離部を形成する工程を備えることを特徴とする半導体集積回路の製造方法。

技術分野

0001

本発明は、半導体集積回路に関し、特にクロック分配を効果的に制御する半導体集積回路とそのクロック分配方法に関する。

背景技術

0002

LSI(Large Scale IntegratedCircuit、大規模集積回路)においては、年々チップサイズが拡大していくと共にクロック周波数が増加していく傾向があり、この傾向は衰えていない。

0003

従来の半導体回路では、一般的にクロック周波数の5〜10%が、プロセスバラツキやクロック分配等を含むクロックスキューに求められていた。しかし、半導体回路の面積が大きくなるに従いクロック分配によるクロックスキューが増大するため、近年ではこの数字の実現が難しくなってきている。これは、半導体回路の面積が大きくなれば、クロックドライバ段数が増加しクロックドライバ間の配線が長くなる等の、クロックスキューを増大させる要因が多くなるためである。

0004

このため最近では、いかにしてクロックスキューを小さくするかが、LSI設計において大きなウェイトを占めるようになっている。また、クロックスキューを小さくする手段の多くは、それに伴ってLSIの消費電力が増大することになる。このため、消費電力等についても十分に注意払うことが必要であり、LSI設計はますます困難を極めるようになっている。

発明が解決しようとする課題

0005

上述したように従来の半導体集積回路では、以下に述べるような問題点があった。

0006

第1に、従来の半導体集積回路では、クロックスキューを増大させる要因が多くなり、これを少なく押さえることが困難となっている。更に、クロックスキューを小さくさせた場合には、消費電力が増加することとなり、LSIの設計が困難を極めるようになっていた。

0007

特に、クロック立ち上がり及び立ち下がりにおいては、多くの素子が同時に動作して電流が一斉に流れるため、回路内のピーク電流が大きくなり、電源ライン接地ラインに大きなノイズ乗り、性能を悪化させたり誤動作を引き起こす原因になることがある。

0008

この問題に対する従来の技術としては、例えば、図10に示される特開平08−008701号公報に開示されたクロック配給装置がある。図10の従来技術では、各ブロック間のクロックに遅延素子DLC1〜DLCn−1を挿入して遅延をもたせることにより、各ブロックの同時動作を回避している。これにより動作電流ピークを分散させて、瞬間的な電源電圧低下を小さくし回路動作の安定化を図るクロック配給装置が提案されている。なお、この手法はディレイドクロックと呼ばれることもある。

0009

しかし、この従来技術では、クロックラインに遅延素子を備えるために、各ブロック1〜nのデータ入力におけるセットアップホールドタイミング設計が複雑になる。データ側においても、遅延素子DLI11〜DLI1n−1、DLI22〜DLI2n−1を備える等の方法によりセットアップ/ホールドが違反しないように設計し、また出力側においても、遅延素子DLO22などを備える等の方法により次段同期回路でのセットアップ/ホールドを保障する等が必要となり、タイミング設計が複雑になる。更に、この手法を適用させる全ての箇所でこの処理を行なうためには、設計コストが大きく増大するという欠点がある。また、遅延素子を挿入するために、回路規模が増大するという欠点がある。

0010

第2に、従来の半導体集積回路では、近年更なる高速化が進む動作クロックに対して、RAM等のメモリマクロが、このクロックの高速化の傾向に即した高速化を計れないでいるという問題点がある。

0011

LSIの高速化は、半導体プロセスの微細化がそれを可能にしているが、素子の微細化に対して配線の微細化は難しく配線容量による遅延分が高速化の妨げとなってきている。RAM等のメモリマクロにおいては、この配線による遅延が大きくクロックアップトレンドに即した高速化が実現されていない。

0012

また、クロック周波数が1GHzを越えた場合には、メモリアクセスタイムがクロックの1周期(以下、この長さを“1T”と記す)を越える場合も出てくる。この場合には、メモリを通るパスでは少なくとも“2T”必要となりレイテンシ(Latency、遅延時間)が悪化する。

0013

本発明の目的は、クロック分配設計に多くの工数を必要とすることなく、大きなダイサイズの場合においてもそのLSIのクロックスキューの減少を実現し、同時にクロック分配回路によるLSIのピーク電流を押さえることができ、メモリマクロを通るパスのレイテンシを必要以上に落すことのない半導体集積回路とそのクロック分配方法を提供することである。

課題を解決するための手段

0014

上記目的を達成するため本発明の半導体集積回路は、半導体チップ内に、独立したクロックにより動作する複数のエリアと、各前記エリアのそれぞれにクロックを分配する位相分離手段を備え、前記位相分離手段は、各前記エリア毎に設定された長さ分のクロックの位相をずらして、各前記エリアにクロックを分配することを特徴とする。

0015

請求項2の本発明の半導体集積回路は、前記位相分離手段は、各前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配することを特徴とする。

0016

請求項3の本発明の半導体集積回路は、前記半導体チップ内に4個の前記エリアを備え、前記位相分離手段は、4個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相をそれぞれに“0”、“π/2”、“π”、“3π/2”ずらして分配することを特徴とする。

0017

請求項4の本発明の半導体集積回路は、前記半導体チップ内に2個の前記エリアを備え、前記位相分離手段は、2個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに“π/2”ずらして分配することを特徴とする。

0018

請求項5の本発明の半導体集積回路は、前記半導体チップ内に2個の前記エリアを備え、前記位相分離手段は、2個の各前記エリアのそれぞれに対して分配するクロックを、クロックAと、クロックBの2種類のクロックとし、前記クロックBの周期を前記クロックAの周期の予め定められた整数倍の長さとし、前記クロックBの各周期の起点を、前記クロックAの周期の起点から当該クロックAの周期の“π/2”位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配することを特徴とする。

0019

請求項6の本発明の半導体集積回路は、前記位相分離手段は、各前記エリアのそれぞれに対して分配するクロックの各周期の起点が、各前記エリア毎に互いに異なる時点となり分散するように、各前記クロックの位相を設定して分配するステップを備えることを特徴とする。

0020

請求項7の本発明のクロック分配方法は、半導体集積回路のクロック分配方法において、半導体チップ内に備えられた独立したクロックにより動作する複数のエリアに対して、前記クロックの位相を各前記エリア毎に設定された長さ分ずらして、各前記エリアにクロックを分配するステップを備えることを特徴とする。

0021

請求項8の本発明のクロック分配方法は、各前記エリアのそれぞれに対して、同一の周期のクロックを、当該クロックの周期を半導体チップ内に備えられる前記エリアの個数分に等間隔に分割したそれぞれの時点の位相にずらして、分配するステップを備えることを特徴とする。

0022

請求項9の本発明のクロック分配方法は、前記半導体チップ内には4個の前記エリアを備え、4個の各前記エリアのそれぞれに対して、同一の周期のクロックを、その位相をそれぞれに“0”、“π/2”、“π”、“3π/2”ずらして分配するステップを備えることを特徴とする。

0023

請求項10の本発明のクロック分配方法は、前記半導体チップ内には2個の前記エリアを備え、2個の各前記エリアのそれぞれに対して、同一の周期のクロックを、位相が互いに“π/2”ずらして分配するステップを備えることを特徴とする。

0024

請求項11の本発明のクロック分配方法は、前記半導体チップ内には2個の前記エリアを備え、2個の各前記エリアのそれぞれに対して分配するクロックを、クロックAと、クロックBの2種類のクロックとし、前記クロックBの周期を前記クロックAの周期の予め定められた整数倍の長さとし、前記クロックBの各周期の起点が、前記クロックAの周期の起点から当該クロックAの周期の“π/2”位相がずれた時点に該当するように、双方の前記クロックの位相を設定して分配するステップを備えることを特徴とする。

0025

請求項12の本発明の半導体集積回路の製造方法は、半導体集積回路の製造方法において、半導体チップに対して、独立したクロックにより動作する複数のエリアを形成する工程と、複数の前記エリアのそれぞれに対して、各前記エリア毎に設定された長さ分の位相をずらして前記クロックを分配する位相分離部を形成する工程を備えることを特徴とする。

発明を実施するための最良の形態

0026

以下、本発明の実施の形態について図面を参照して詳細に説明する。

0027

本発明の半導体集積回路では、半導体チップ(LSIチップ)を複数のエリアに分割して、それぞれのエリア毎に位相をずらしてクロックを分配することを特徴としている。

0028

図1は、本発明の第1の実施の形態による半導体集積回路の一例を示す図であり、この例では半導体チップ10を(第1〜第NまでのN個の)複数のエリアに分割している。また、図2は、図1の半導体集積回路の各エリア(第1〜第N)に対して分配されるクロックの一例を示すタイミングチャートである。

0029

本実施の形態の半導体集積回路においては、図1図2の例に示されるように、半導体チップ10を複数のエリアに分割して構成し、またそのそのそれぞれのエリアに対して、クロックを図2に示されるようにそれぞれに定められた位相で分配する位相分離部11を備えている。

0030

位相分離部11は、各エリアのクロックドライバ12に対してそのエリアのクロックを指示することにより、各エリアにクロックを分配する。図2のタイミングチャートでは、位相分離部11により各エリアに配分されるクロックの位相が、それぞれにずれている様子を示している。

0031

図3は、本発明の第1の実施の形態による半導体集積回路の一構成例を示す図であり、半導体チップ10aをそのチップ中心を境にしての4つのエリアに分割した構成の例を示している。

0032

特に、図3の例においては、正方形状の半導体チップ10aを用いて4つのエリアに等割している。以降の説明ではこの4つのエリアを、チップ中心を原点とした2次元座標系に見立てて、第1〜4象限と呼ぶことにする。

0033

各象限のクロック分配は各象限内で閉じており他の象限のクロック分配とは独立させる。ここでは、各象限のエリア内部でのクロック分配は図示せずに、クロックドライバ12で代表して示している。図3では、第1〜4の各象限のエリアのそれぞれに対して、A、B、C、Dのクロックが配分されることが示されている。

0034

図4は、本実施例の位相分配部11が図3の半導体チップ10aの各エリアに対して分配する(A〜Dの)各クロックの位相を示すタイミングチャートであり、位相分離部11は、90°毎に位相をずらしたA〜Dのクロックを第1〜第4象限のそれぞれのエリアに分配している。

0035

また、位相分離部11とクロックドライバ12との配線は、等長/等負荷にする等の方法で、その遅延が同じになるようにする。

0036

次に、図3の本実施例の半導体集積回路のクロック配分の動作について説明する。図3の各象限のエリアには、図4に示されるように、位相分離部11により90°毎に位相のずれたA〜Dのクロック信号が分配される。

0037

ここでは図示していないが、各象限内においては、従来の半導体集積回路のクロック分配方法に基づいてクロック分配を行なうことができる。つまり例えば、各象限内では同期クロックにより回路を動作させることができる。

0038

クロックドライバ12から分配終端の素子(フリップフロップ等)までの遅延は、全ての象限で同じになるように設計する。このように設計する理由は、位相分離部11によって取り出された、各エリアのクロックの位相の関係をできるだけ壊さずに分配終端の素子まで分配するためである。

0039

隣り合う象限間のデータのやりとりにはクロックの乗り換えが必要になるが、上記のように設計することにより、非同期設計ではなく同期設計ができる。例えば、第1象限を中心に見てみると、第1象限から第2象限、あるいは第4象限から第1象限へのデータ転送の際は“0.25T”か、又は“1.25T”のクロックの乗り換えを行なう同期設計をする。

0040

ここで、文字“T”は、クロックの1周期を示すものとする。

0041

“0.25T”の転送では、クロックスキューなどにより設計制約がきついので、実質“1.25T”転送を選択するほうが現実的である。反対方向の転送は“0.75T”の同期設計になる。

0042

図5は、本実施例の位相分離部11の回路構成の一例を示す図である。

0043

図5を参照すると本実施例の位相分離部11は、4個のディレイゲート51の回路を直列に接続し、信号Cnが信号C0に対してちょうど“1T”遅れるように位相比較器52で比較して、各ディレイゲートの遅延量を調整する。信号Cnと信号C0とが“1T”ずれるように各ディレイゲートを調節して、その各ディレイゲート間の信号を取り出すと0°、90°、180°、270°との90°毎に位相のずれた信号を取り出すことができる。ここでの、位相分離部11をディレイゲート51や位相比較器52等を用いて図5のように構成することにより、上記の遅延を実現することは公知の技術である。

0044

以上説明したように、本実施例の半導体集積回路では、このように各象限のクロックを90°毎にずらして動作させるため、以下のような効果がある。

0045

第1に、重要な点として、半導体チップを複数のエリア分割して、それぞれのエリアにクロック分配をすることができる。分配範囲が小さくなれば、クロック分配によるクロックスキューを減少させることが容易になる。更に、クロックドライバの段数を減少でき、クロックドライバ間の配線を短くできる。また、トランジスタ素子製造バラツキも小範囲であるほどに小さくなる。このため、クロックスキューを減少させられると共に、クロック分配の設計工数を削減することが可能である。

0046

第2に、各象限のクロック分配遅延を同一に設計することによって、各象限間のデータ転送が、非同期設計ではなく同期設計として設計することが可能となり、クロック乗換えにレイテンシを悪化させる余計な非同期回路を追加する必要もなく回路規模を増大させずに済む。

0047

第3に、クロックの1周期内“1T”での転送が厳しい、例えばメモリマクロや大きなハードマクロを含んだクリティカルパスを、各象限を渡って構成し、クロック乗り換えによる“1T”以上の転送とするように設計することができる。上述の実施例においては、“1.25T”でクロック乗り換えをする部分にこれらを構成することにより、本来レイテンシが悪化するクロック乗り換えを有効に活用することができ、メモリや大きなハードマクロの遅延設計を従来よりも遥かに容易にすることができる。

0048

第4に、更に他の重要な点として、一度に動作するクロックドリブンの回路(クロックで動作する回路という意味)数を、時間的に分散することができる。このため、LSIのピーク電流が減少する。つまり、クロック1サイクル(1T)内の平均消費電流は、従来方法のクロック分配のLSIと変わらないが、ピーク電流が減少するために電源電圧降下や電流起因による電源ノイズが減少し、回路動作の安定化を図ることができる。更に、ピーク電流の減少により、ラッチアップ現象も引き起こしにくくなり信頼性の向上にも寄与する。また、同時に動作する回路が時間的に分散されるため、動作していないトランジスタ電源接地間のキャパシタとして働き、ノイズ低減に寄与するという効果もある。

0049

図6図7を用いてこの説明をする。図6は、クロックドライバであるインバータ回路を示す図であり、図7は、図6等価回路を示す図である。クロックドライバ回路は基本的にインバータであることが多いのでインバータ回路を用いて説明をする。“Co”はインバータの負荷容量を示す。

0050

図6入力信号“IN”がHighレベルの場合には、このインバータは、図7のようにN型トランジスタはオンとなるので抵抗Rを“オン”とし、P型トランジスタオフであるためキャパシタCを“オフ”として等価的に示すことができる。また、入力信号“IN”がLowレベルの場合には、ここでのオン/オフの関係が逆になるだけで本質的には変わらないので説明を割愛する。従って、入力信号が動作していないインバータ回路は、疑似的に電源−接地のキャパシタとして働く。

0051

本発明の導体集積回路においては、クロックの位相を意図的にずらして分配する方式であるため、他のクロックが動いているときにキャパシタとして働くクロックドライバが多数存在することになる。図3の例では、チップの約半分のクロックドライバを、互いにこの疑似キャパシタとして働かせることができる。これにより、ノイズ低減に寄与するという効果がある。

0052

なお、上述の本実施の形態の半導体集積回路の効果は、半導体チップ10aを4個のエリアに分ける図3の実施例の場合に限定されるものではなく、半導体チップ10を他の任意の複数のエリアに分割した場合においても、同様にして上記の効果を実現することができる。

0053

次に、本発明の第2の実施の形態の半導体集積回路を説明する。

0054

図8は、本発明の第2の実施の形態の半導体集積回路の一例を示す図であり、2種類の異なるクロック周波数を備える場合の実施例を示している。

0055

図8を参照すると本実施の形態の半導体集積回路では、半導体チップ10b内に、入出力バッファ部(以下IO部と称す)71と、LSI内部のロジック部(以下コア部と称す)72との2つのエリアを備えており、このIO部71とコア部72とのクロック周波数が異なるように設計する。

0056

ここでは、コア部72のクロック(B)が、IO部71のクロック(A)の3倍のクロック周波数により作動させる例を用いて説明する。図9は、本実施の形態の、コア部72とIO部71のクロックを示すタイミングチャートである。

0057

この場合においても、図9に示される様に、IO部71のクロックエッジをコア部72のクロック周波数の“π/2”ずらすように分配することができる。これにより、先の第1の実施の形態のにおいて述べた効果を、同様に得ることができる。

0058

ここで、位相のずれが“180°”である場合(IO部のクロックAのライズエッジとコア部のクロックBのフォールエッジが、同期するような場合)には、結局は同時動作する回路数は減少しないのでノイズ低減効果が減少してしまう。しかし、エッジが重ならないように設計することにより、本発明のクロック分配による効果を十分に引き出すことができる。

0059

以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。

発明の効果

0060

以上説明したように本発明の半導体集積回路とそのクロック分配方法によれば、ロック分配設計に多くの工数を必要とすることなく、大きなダイサイズの場合においてもそのLSIのクロックスキューの減少を実現し、同時にクロック分配回路によるLSIのピーク電流を押さえることができ、メモリマクロを通るパスのレイテンシを必要以上に落さないようにすることができる。

図面の簡単な説明

0061

図1本発明の第1の実施の形態による半導体集積回路の一例を示す図である。
図2本発明の第1の実施の形態による半導体集積回路内の各エリアに対して分配されるクロックの一例を示すタイミングチャートである。
図3本発明の第1の実施の形態による半導体集積回路の、チップ中心を境にして4つのエリアに分割した一構成例を示す図である。
図4本発明の第1の実施の形態の位相分配部が、図3の半導体チップの各エリアに対して分配する各クロックの位相を示すタイミングチャートである。
図5本発明の第1の実施の形態の、図3の実施例の半導体チップの各エリアに対してクロックを分配する位相分離部の回路構成の一例を示す図である。
図6クロックドライバであるインバータ回路を示す図である。
図7図6の等価回路を示す図である。
図8本発明の第2の実施の形態による半導体集積回路の一例を示す図である。
図9本発明の第2の実施の形態によるコア部とIO部のクロックの一例を示すタイミングチャートである。
図10従来の半導体集積回路の構成を示す図である。

--

0062

10半導体チップ
11位相分離部
12クロックドライバ
51ディレイゲート
52位相比較器
71入出力バッファ部(IO部)
72ロジック部(コア部)

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