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技術 半導体集積回路装置

出願人 株式会社東芝
発明者 河合鉱一今宮賢一姫野敏彦
出願日 2000年11月9日 (20年1ヶ月経過) 出願番号 2000-342171
公開日 2002年5月24日 (18年7ヶ月経過) 公開番号 2002-150780
状態 特許登録済
技術分野 EAROM リードオンリーメモリ 論理回路II
主要キーワード 非同期リセット入力 最小動作 時間規定 非同期リセット 設計効率 周期数 時間変更 データ書き
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図面 (20)

課題

回路の複雑化を伴うことなく、リセット動作を確実に行うことが可能な半導体集積回路装置を提供すること。

解決手段

集積回路部20と、この集積回路部の動作時間を規定する時間規定回路21と、これら時間規定回路21に規定された動作時間の全部もしくはその一部を変更する1つ以上の時間変更回路22と、第1の入力(データ書き込み信号)に応じて起動され、集積回路部20の初期状態からこの初期状態に戻るまでの一連した状態遷移を、時間規定回路21に規定された動作時間に応じて制御するとともに、第2の入力(非同期リセット)に応じて、この第2入力が入力された以降の状態遷移を、一連した状態遷移の途中からでも時間変更回路22により変更された時間に応じて制御する状態遷移制御回路23とを具備する。

概要

背景

従来の技術を、不揮発性半導体メモリ(例えばNANDフラッシュメモリ)を持つ半導体集積回路装置を参照して説明する。

図14は、NANDフラッシュメモリを概略的に示す図である。

図14中の参照符号1はNANDセルであり、参照符号2、3、4、5はそれぞれ、NMOSトランジスタを表している。ここで、NMOSトランジスタ2、3、4、5のゲート印加される信号を、それぞれSGD、SGS、BLC、BLPREと呼ぶ。参照符号6は、書き込むデータを保持するラッチ回路である。また、参照符号7はロウデコーダを表している。ロウデコーダ7は、ワード線(WL)8を介してNANDセル1、ドレイン側選択ゲート線9を介してNMOSトランジスタ3、ソース側選択ゲート線10を介してNMOSトランジスタ4のゲートに電圧を印加する。

図14に示すNANDフラッシュメモリを参照して、実際の書き込み動作を説明する。

図15は、NANDフラッシュメモリの書き込み動作を示す動作波形図である。

図15に示すように、まず、信号SGDを“HIGH”にすることで、ビット線充電可能な状態にする(状態P1)。

次に、信号BLCを“HIGH”とし、ラッチ回路6をビット線に接続し、ラッチ回路6にラッチされている書き込みデータを、ビット線に取り込む(状態P2)。ここで、データ“1”を書き込む場合、ビット線は充電され、データ“0”を書き込む場合には、ビット線は0Vを保つ。

次に、プログラム電圧PGMを書き込みセルのワード線WL(選択)に印加するとともに、パス電圧PASS(VPASS<VPGM)を書き込まないセルのワード線WL(非選択)に印加する(状態P3)。これにより、NANDセルにデータが書き込まれる。

書き込み終了後、ワード線WLには高電圧が印加されているため、この高電圧を落とす動作が必要である。

この制御は、まず、ワード線WL(選択)の電圧を0Vに落とす(状態P4)。次に、信号BLCを“LOW”とし、さらにワード線WL(非選択)の電圧を0Vに落とす(状態P5)。

図16は書き込み動作時の状態P1〜P5の遷移を示す状態遷移図である。

図16に示す状態P1〜P5はそれぞれ、図15に示した状態P1〜P5に一致しており、動作が状態P1〜P5に留まっているとき、図15に示した状態P1〜P5に示す通りの信号が出力される。

ここで、状態P1〜P5は、矢印で示すように順次遷移するのであるが、この状態遷移は、図17に示すように遷移条件TM-P[0]、TM-P[1]、…で制御され、これら遷移条件TM-P[0]、TM-P[1]、…が“HIGH”になれば、次の状態に遷移し、“LOW”であればその状態に留まる。各状態に留まる時間は、これら遷移条件TMP-P[0]、TM-P[1]、…を時間で制御すれば良い。

実際の制御回路には、図18に示す回路10のように、時間で制御された信号P2、P5を受けて、各状態における制御信号を生成する回路が設けられている。

また、書き込みに限らず、読み出し消去などの動作についても、書き込みの動作と同様に、状態を順次遷移させる方法が用いられている。

概要

回路の複雑化を伴うことなく、リセット動作を確実に行うことが可能な半導体集積回路装置を提供すること。

集積回路部20と、この集積回路部の動作時間を規定する時間規定回路21と、これら時間規定回路21に規定された動作時間の全部もしくはその一部を変更する1つ以上の時間変更回路22と、第1の入力(データ書き込み信号)に応じて起動され、集積回路部20の初期状態からこの初期状態に戻るまでの一連した状態遷移を、時間規定回路21に規定された動作時間に応じて制御するとともに、第2の入力(非同期リセット)に応じて、この第2入力が入力された以降の状態遷移を、一連した状態遷移の途中からでも時間変更回路22により変更された時間に応じて制御する状態遷移制御回路23とを具備する。

目的

この発明は、上記の事情に鑑み為されたもので、その目的は、回路の複雑化を伴うことなく、リセット動作を確実に行うことが可能な半導体集積回路装置を提供することにある。

効果

実績

技術文献被引用数
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請求項1

集積回路部と、前記集積回路部の動作時間を規定する複数の時間規定手段と、前記複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する1つ以上の時間変更手段と、第1の入力に応じて起動され、前記集積回路部の、前記第1の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御するとともに、第2の入力に応じて、この第2入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記1つ以上の時間変更手段により変更された時間に応じて制御する状態遷移制御手段とを具備することを特徴とする半導体集積回路装置

請求項2

集積回路部と、前記集積回路部の動作時間を規定する複数の時間規定手段と、前記複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する1つ以上の時間変更手段と、動作制御入力手段と、前記動作制御入力手段を介して、もしくは直接に入力される第1の入力に応じて起動され、前記集積回路部の、前記第1の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御するとともに、前記動作制御入力手段を介して、もしくは直接に入力される第2の入力に応じて、この第2入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記1つ以上の時間変更手段により変更された時間に応じて制御する状態遷移制御手段とを具備することを特徴とする半導体集積回路装置。

請求項3

前記複数の時間規定手段は、それぞれに規定された時間に応じて、前記集積回路部の状態遷移を許可する遷移条件を出力し、前記第2入力が入力されたとき、前記時間変更手段は、前記遷移条件の全てを、前記複数の時間規定手段それぞれに規定された時間に係わらず、状態遷移を許可する状態とすることを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項4

前記遷移条件の全てが、状態遷移を許可する状態となったとき、前記遷移状態制御手段は、前記集積回路部の状態を、内部または外部クロックの1周期毎に遷移させていくことを特徴とする請求項3に記載の半導体集積回路装置。

請求項5

前記時間変更手段が変更する時間は、前記時間規定手段に規定された時間よりも短いことを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項6

前記時間変更手段が変更する時間の一部は、前記時間規定手段に規定された時間に一致することを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項7

前記時間規定手段および前記時間変更手段のうち、少なくとも1つが、内部または外部クロックをカウントするカウンタと、このカウンタの出力をデコードするデコーダとにより構成されていることを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項8

前記時間規定手段および前記時間変更手段のうち、少なくとも1つが、遅延回路により構成されていることを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項9

前記集積回路部が不揮発性半導体メモリを含むとき、前記一連の状態遷移は、データ書き込みであることを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項10

前記集積回路部が不揮発性半導体メモリを含むとき、前記一連の状態遷移は、データ読み出しであることを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項11

前記集積回路部が不揮発性半導体メモリを含むとき、前記一連の状態遷移は、データ消去であることを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

請求項12

前記第2入力は、リセット信号であることを特徴とする請求項1および請求項2いずれかに記載の半導体集積回路装置。

技術分野

0001

この発明は、半導体集積回路装置係り、特に半導体メモリ等の動作を制御する制御回路において、外部から非同期リセットが入力されたときのリセット方式に関する。

背景技術

0002

従来の技術を、不揮発性半導体メモリ(例えばNANDフラッシュメモリ)を持つ半導体集積回路装置を参照して説明する。

0003

図14は、NANDフラッシュメモリを概略的に示す図である。

0004

図14中の参照符号1はNANDセルであり、参照符号2、3、4、5はそれぞれ、NMOSトランジスタを表している。ここで、NMOSトランジスタ2、3、4、5のゲート印加される信号を、それぞれSGD、SGS、BLC、BLPREと呼ぶ。参照符号6は、書き込むデータを保持するラッチ回路である。また、参照符号7はロウデコーダを表している。ロウデコーダ7は、ワード線(WL)8を介してNANDセル1、ドレイン側選択ゲート線9を介してNMOSトランジスタ3、ソース側選択ゲート線10を介してNMOSトランジスタ4のゲートに電圧を印加する。

0005

図14に示すNANDフラッシュメモリを参照して、実際の書き込み動作を説明する。

0006

図15は、NANDフラッシュメモリの書き込み動作を示す動作波形図である。

0007

図15に示すように、まず、信号SGDを“HIGH”にすることで、ビット線充電可能な状態にする(状態P1)。

0008

次に、信号BLCを“HIGH”とし、ラッチ回路6をビット線に接続し、ラッチ回路6にラッチされている書き込みデータを、ビット線に取り込む(状態P2)。ここで、データ“1”を書き込む場合、ビット線は充電され、データ“0”を書き込む場合には、ビット線は0Vを保つ。

0009

次に、プログラム電圧PGMを書き込みセルのワード線WL(選択)に印加するとともに、パス電圧PASS(VPASS<VPGM)を書き込まないセルのワード線WL(非選択)に印加する(状態P3)。これにより、NANDセルにデータが書き込まれる。

0010

書き込み終了後、ワード線WLには高電圧が印加されているため、この高電圧を落とす動作が必要である。

0011

この制御は、まず、ワード線WL(選択)の電圧を0Vに落とす(状態P4)。次に、信号BLCを“LOW”とし、さらにワード線WL(非選択)の電圧を0Vに落とす(状態P5)。

0012

図16書き込み動作時の状態P1〜P5の遷移を示す状態遷移図である。

0013

図16に示す状態P1〜P5はそれぞれ、図15に示した状態P1〜P5に一致しており、動作が状態P1〜P5に留まっているとき、図15に示した状態P1〜P5に示す通りの信号が出力される。

0014

ここで、状態P1〜P5は、矢印で示すように順次遷移するのであるが、この状態遷移は、図17に示すように遷移条件TM-P[0]、TM-P[1]、…で制御され、これら遷移条件TM-P[0]、TM-P[1]、…が“HIGH”になれば、次の状態に遷移し、“LOW”であればその状態に留まる。各状態に留まる時間は、これら遷移条件TMP-P[0]、TM-P[1]、…を時間で制御すれば良い。

0015

実際の制御回路には、図18に示す回路10のように、時間で制御された信号P2、P5を受けて、各状態における制御信号を生成する回路が設けられている。

0016

また、書き込みに限らず、読み出し消去などの動作についても、書き込みの動作と同様に、状態を順次遷移させる方法が用いられている。

発明が解決しようとする課題

0017

NANDフラッシュメモリでは、動作中のモードを、外部からの割り込み信号により、高速に終了させなければならない場合が存在する。この動作は非同期リセット動作と呼ばれており、外部からの割り込み信号、例えば非同期リセットが入力されることで、この動作に移行する。

0018

従来のNANDフラッシュメモリでは、非同期リセットが入力されると、図16の状態遷移図に示された状態P1〜P5が全てリセットされ、初期状態に戻される。また、制御信号に関しても同様に初期状態に戻される。

0019

しかしながら、NANDフラッシュメモリに代表される不揮発性半導体メモリでは、上述した書き込み動作や消去動作等において、高電圧がセルに印加される。このため、非同期リセットが、状態P1など高電圧がセルに印加されていない状態のときに入力されれば良いのだが、例えば状態P3など高電圧がセルに印加されている状態のときに入力されてしまうと、リセット後、ワード線等に高電圧が残ってしまい、例えばデータが破壊されてしまう等の可能性を生ずる。

0020

また、NANDフラッシュメモリのチップ中に、図19に示すようなVDD、又はVSS転送されるようなノードNを持ち、VDDを転送するトランジスタ11のゲートに入力される信号が“LOW”、VSSを転送するトランジスタ12のゲートに入力される信号が“HIGH”を初期状態とするような回路が存在していた、とする。

0021

図19に示されるノードNがVDDになっている状態で、非同期リセットが入力されると、トランジスタ11が“OFF”、トランジスタ12が“ON”の順でリセットされれば問題ないのだが、配線遅延ゲート遅延などにより、VSSを転送するトランジスタ12が、トランジスタ11よりも先に“ON”する可能性もある。この場合、VDDからVSSに向けて貫通電流が流れる、といった状況が生ずる。

0022

このため、従来の非同期リセット動作では、実際の動作とは異なる動作の検証を必要とし、回路の設計効率を低下させる。

0023

記事情を解決し、リセット動作を確実に行うためには、外部からの非同期リセットが、どの状態で入るかに応じて、リセットの方式を変更したり、また、貫通電流に対処するために遅延回路をつけたり、といった対策を講ずる必要があり、回路を複雑化させてしまう。

0024

この発明は、上記の事情に鑑み為されたもので、その目的は、回路の複雑化を伴うことなく、リセット動作を確実に行うことが可能な半導体集積回路装置を提供することにある。

課題を解決するための手段

0025

上記目的を達成するために、この発明に係る半導体集積回路装置の第1の態様は、集積回路部と、この集積回路部の動作時間を規定する複数の時間規定手段と、これら複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する1つ以上の時間変更手段と、第1の入力に応じて起動され、前記集積回路部の、前記第1の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御する状態遷移制御手段とを具備する。そして、この状態制御手段は、さらに第2の入力に応じて、この第2入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記1つ以上の時間変更手段により変更された時間に応じて制御することを特徴としている。

0026

また、この発明に係る半導体集積回路装置の第2の態様は、集積回路部と、この集積回路部の動作時間を規定する複数の時間規定手段と、これら複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する1つ以上の時間変更手段と、動作制御入力手段と、この動作制御入力手段を介して、もしくは直接に入力される第1の入力に応じて起動され、前記集積回路部の、前記第1の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御する状態遷移制御手段とを具備する。そして、この状態遷移制御手段は、さらに前記動作制御入力手段を介して、もしくは直接に入力される第2の入力に応じて、この第2入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記1つ以上の時間変更手段により変更された時間に応じて制御することを特徴としている。

発明を実施するための最良の形態

0027

以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

0028

(第1実施形態)図1は、この発明の第1実施形態に係る半導体集積回路装置の基本構成を示す図である。なお、図1には、この発明を、不揮発性半導体メモリ、特にNANDフラッシュメモリに適用した場合の一例を示す。

0029

図1に示すように、半導体集積回路チップには、集積回路部20と、この集積回路部の動作時間を規定する複数の時間規定手段、例えば時間規定回路21と、これら複数の時間規定回路それぞれに規定された動作時間の全部もしくはその一部を変更する1つ以上の時間変更手段、例えば時間変更回路22と、状態遷移制御手段、例えば状態遷移制御回路23とを具備する。

0030

本例では、集積回路部20に集積される回路として、メモリ回路が想定されており、このメモリ回路には、例えば従来の図14を参照して説明したNANDフラッシュメモリと同様のものが集積されている。

0031

時間規定回路21は、NANDフラッシュメモリの動作時間を規定する。ここで、動作時間とは、例えば従来の図15を参照して説明したデータ書き込みに着目すると、5つの状態P1〜P5をそれぞれ維持する時間に対応する。図1には、特に上記5つの状態P1〜P5を維持する時間をそれぞれ規定する時間規定回路21-1〜21-5を示しておく。

0032

時間変更回路22は、例えば時間規定回路21-1〜21-5それぞれに規定された動作時間を変更する。本例では時間変更回路22-1〜22-5が、時間規定回路21-1〜21-5の全部に対応して設けられており、それぞれ時間規定回路21-1〜21-5の時間を変更する。時間変更回路22-1〜22-5が変更する時間の例は、例えば時間規定回路21-1〜21-5に規定された時間よりも短い時間である。

0033

状態遷移制御回路23は、第1の入力に応じて起動され、集積回路部20の、第1の入力が入力される前の初期状態から、この初期状態に戻るまでの一連した状態遷移を、時間規定回路21-1〜21-5それぞれに規定された動作時間に応じて制御する。第1の入力は、集積回路部20の動作を指示する信号であり、本例ではデータ書き込み信号である。データ書き込み信号は、例えばチップ外部から、状態遷移制御回路23に直接入力される信号、あるいはチップ外部から入力されるコマンド信号を、チップ内デコードした後、状態遷移制御回路23に入力される信号である。本例の状態遷移制御回路23は、データ書き込み信号の入力に応じて起動され、集積回路部20の、データ書き込み信号が入力される前の初期状態から、この初期状態に戻るまでの一連した状態遷移、即ちデータ書き込みを、時間規定回路21-1〜21-5それぞれに規定された動作時間に応じて制御する。

0034

さらにこの発明の状態遷移制御回路23は、第2の入力に応じて、この第2入力が入力された以降の状態遷移を、上記一連した状態遷移の途中からでも、時間変更回路22-1〜22-5により変更された時間に応じて制御するように構成されている。第2の入力は、集積回路部20の動作を中止、あるいはリセットする信号であり、本例では、特に非同期リセット信号を想定している。非同期リセット信号は、例えばチップ外部から入力される割り込み信号である。本例の状態遷移制御回路23は、非同期リセット信号の入力に応じて、この非同期リセット信号の入力が入力された以降の状態遷移を、上記一連した状態遷移の途中、即ちデータ書き込みの途中からでも、時間変更回路22-1〜22-5により変更された時間に応じて制御する。

0035

次に、この発明の第1実施形態に係る半導体集積回路装置の動作の一例を説明する。

0036

図2はこの発明の第1実施形態に係る半導体集積回路装置の基本動作を示す動作波形図、図3はこの発明の第1実施形態に係る半導体集積回路装置の非同期リセット入力後の基本動作を示す動作波形図である。なお、図2および図3にはそれぞれ、データ書き込み時の波形が示されている。

0037

データ書き込み時、図2に示すような信号BLPRE、BLC、SGD、WL、SGS、WELLの波形を実現するため、状態P1〜P5を表す信号P1〜P5は、時間によって制御される。本例では、状態P1〜P5を維持する時間を、内部又は外部クロック(以下クロックと省略する)の周期数に対応させて規定している。状態P1〜P5を維持する時間を、クロックの周期数に対応させて規定する時間規定回路21の一回路例を図4に示す。

0038

図4に示すように、時間規定回路21は、クロックをカウントするカウンタ31と、このカウンタ31の出力をデコードするデコーダ32とにより構成されている。

0039

このような時間規定回路21では、規定したいクロックの周期数を、カウンタ31に設定しておき、例えばクロックのカウント数が、設定したクロックの周期数に達したとき、カウンタ31の出力が、例えばオール“HIGH”となるようにしておく。デコーダ32は、カウンタ31の出力をデコードし、例えばオール“HIGH”となったとき、クロックのカウント数が、設定されたクロックの周期数に達した、と判断し、遷移条件TM-Pを“LOW”から“HIGH”とする。

0040

今、図4に示す時間規定回路21が、状態P1を維持する時間を規定していた、と仮定する。このとき、カウンタ31の出力が、例えばオール“HIGH”になると、デコーダ32は、状態P1を維持する時間に対応したクロックの周期数に達した、と判断し、遷移条件TM-P[0]を“LOW”から“HIGH”とする。遷移条件TM-P[0]が“LOW”から“HIGH”となると、図3に示す信号P1は“HIGH”から“LOW”になるとともに、信号P2が“LOW”から“HIGH”になる。これにより、集積回路部20の動作状態は、状態P1から状態P2に遷移する。以下、このような動作を、状態P2〜P5を維持する時間をそれぞれ規定した時間規定回路から出力される遷移条件TM-P[1]〜TM-P[4]が“LOW”から“HIGH”になるごとに、状態を、次の状態へと遷移させていく。そして、遷移条件TM-P[4]が“LOW”から“HIGH”となった後は、状態P1となる前の初期状態に戻る。

0041

さて、この発明では、非同期リセットが入力された後、図2に示した動作波形は、図3に示すように、状態P1〜P5を維持する時間が変更、例えば短縮される。本例では、状態P1〜P5を維持する時間が、クロックの周期数のいくつに設定されていたとしても、非同期リセットが入力された後は、状態P1〜P5を維持する時間が、クロックの1周期に短縮される。このように状態P1〜P5を維持する時間を、クロックの1周期に短縮する時間変更回路22の一回路例を図5に示す。

0042

図5に示すように、時間変更回路22は、例えば非同期リセット信号を参照して、時間規定回路21の出力を、この出力レベルに応じて出力するか、あるいは強制的に“HIGH”としてしまうかを決定する論理回路を有している。図5に示す一回路例では、論理回路として、NAND回路41が用いられている。NAND回路41には、非同期リセットをインバータ42で反転した信号と、時間規定回路の出力(通常時の遷移条件TM-Pに相当する)をインバータ43で反転した信号とがそれぞれ入力される。NAND回路41は、非同期リセットがリセット動作を示す“HIGH”レベルとなると、時間規定回路21の出力に係わらず、その出力、つまり遷移条件TM-Pを“HIGH”レベルとする。また、NAND回路41は、非同期リセットが“LOW”レベルの間、その出力、つまり遷移条件TM-Pを、時間規定回路21の出力に応じて変化させる。

0043

本例では、このような時間変更回路22が状態P1〜P5に対応する時間規定回路21-1〜21-5に一つずつ設けられており、時間規定回路21-1〜21-5それぞれに規定された時間を全部変更する。

0044

詳しくは、非同期リセットが入力された後、遷移条件TM-P[0]〜TMP[4]は、時間変更回路22によって全て“HIGH”となる。遷移条件TM-P[0]〜TMP[4]が全て“HIGH”となると、状態遷移制御回路23は、図3に示すように、各状態P1〜P5を、最小動作周期、例えばクロックの1周期で遷移させていく。

0045

このようにして、第1実施形態では、非同期リセットが入力された後、図2のような動作波形を、図3のように、各状態P1〜P5を、クロックの1周期で通過させるような動作波形とすることができる。これにより、全ての動作をクロックの1周期で順に終わらせることができる。

0046

したがって、通常動作に必要な回路に変更を加えることなく、リセット動作自体を、時間を短縮して行うことができる。また、このリセット動作を行う際、クロックの1周期内でトランジスタの動作が終了する場合には、図19を参照して説明したような貫通電流は発生しない。

0047

また、上記の動作は、初期状態〜状態P1…状態P5〜初期状態といった一連した状態遷移の途中、即ちデータ書き込みの途中からでも行われる。例えば状態P3の途中で、非同期リセットが入力された場合には、この非同期リセットが入力された以降、時間を短縮して行われる。

0048

さらに上記データ書き込みと同様の動作は、読み出し動作、消去動作にも勿論適用することができる。

0049

図6にこの発明の第1実施形態に係る半導体集積回路装置の読み出し動作を、図7にその非同期リセット入力後の動作を示す動作波形図を示し、図8にこの発明の第1実施形態に係る半導体集積回路装置の消去動作を、図9にその非同期リセット入力後の動作を示す動作波形図を示しておく。

0050

(第1実施形態の第1変形例)次に、第1実施形態の第1変形例について説明する。

0051

図10は、第1実施形態の第1変形例に係る半導体集積回路装置の構成を示す図である。

0052

上記第1実施形態では、第1の入力、例えばデータ書き込み信号、および第2の入力、例えば非同期リセット信号をそれぞれ、状態遷移制御回路23に直接入力するようにした。

0053

しかし、図10に示すように、第1の入力、および第2の入力はそれぞれ、動作制御入力手段、例えば動作制御入力回路51-1、51-2を介してから、入力されるように変形されても良い。

0054

また、動作制御入力回路51-1、51-2は、必ずしも2つ設けられる必要はなく、どちらか一方のみ、設けるようにしても良い。

0055

(第1実施形態の第2変形例)次に、第1実施形態の第2変形例について説明する。

0056

図11は、第1実施形態の第2変形例に係る半導体集積回路装置の構成を示す図である。

0057

上記第1実施形態では、時間変更回路22を、論理回路、例えばNAND回路41で構成した。

0058

しかし、図11に示すように、時間変更回路22は、時間規定回路21と同様な回路で構成することもできる。

0059

この場合、時間変更回路22は、例えば図4に示した回路を用いて構成することができ、異なるところは、カウンタ31に規定されるクロックの周期数を、非同期リセット入力後に、変更したい周期数とすることである。そして、第1の入力、例えばデータ書き込み信号に応じて、スイッチ回路61により、時間規定回路21を選択し、第2の入力、例えば非同期リセットに応じて、スイッチ回路62により、時間変更回路22を選択して、遷移条件TM-Pを出力するように構成すれば良い。

0060

なお、時間規定回路21、および時間変更回路22の回路としては、図4に示した回路以外にも、時間を規定することが可能な回路、例えば遅延回路などを用いて構成することも可能である。

0061

これら第1、第2変形例は、後述する実施形態においても、勿論適用可能である。

0062

(第2実施形態)次に、この発明の第2実施形態について説明する。

0063

図12はこの発明の第2実施形態に係る半導体集積回路装置の基本動作を示す動作波形図、図13はこの発明の第2実施形態に係る半導体集積回路装置の非同期リセット入力後の基本動作を示す動作波形図である。なお、図12および図13にはそれぞれ、データ書き込み時の波形が示されている。

0064

第1実施形態では、非同期リセット入力後に、全ての動作を1周期のクロックで行ってリセットした。

0065

しかしながら、従来の技術の欄で説明したように、NANDフラッシュメモリの、例えばデータ書き込みや、データ消去時のように、高電圧が印加されている状態では、セルから電圧を抜くのに1周期のクロックでは足りないものがでてくる。例えば図12に示すように、データ書き込み時の状態P4、P5である。

0066

そこで、本第2実施形態では、図13に示すように、状態P1、P2、P3は全て1周期のクロックで通過し、状態P4、P5は通常動作でリセットする。

0067

この場合、状態P4、P5といった通常動作を行わなければならない状態に関しては、例えば遷移条件TM-P[3]、TM-P[4]を変更しないようにし、それ以外の遷移条件TM-P[0]〜TM-P[2]を“HIGH”にする、といった作業を行う。このためには、例えば時間変更回路22-1〜22-5のうち、状態P4、状態P5に対応する時間変更回路22-4、22-5はついて省略する、あるいは時間変更回路22-4、22-5により変更される時間を、状態P4、P5に対応する時間規定回路21-4、22-5に規定された時間に一致させれば良い。

0068

このような第2実施形態においても、状態遷移制御回路23や、制御信号を生成する回路に変更点を加えなくても良い。

0069

また、本第2実施形態は、データ書き込み時に着目して説明したが、勿論データ消去時等にも適用することができる。

0070

以上、この発明を第1、第2実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。

0071

例えば上記各実施形態においては、この発明を、不揮発性半導体メモリに適用した例を説明したが、この発明は、不揮発性半導体メモリに限られて適用されるものではなく、不揮発性以外の半導体メモリにも適用することができるし、さらには状態遷移を伴った制御が為される半導体集積回路の全てにおいて、適用することができる。

0072

また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。

0073

さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

発明の効果

0074

以上説明したように、この発明によれば、回路の複雑化を伴うことなく、リセット動作を確実に行うことが可能な半導体集積回路装置を提供できる。

図面の簡単な説明

0075

図1図1はこの発明の第1実施形態に係る半導体集積回路装置の基本構成を示す図。
図2図2はこの発明の第1実施形態に係る半導体集積回路装置のデータ書き込み動作を示す動作波形図。
図3図3はこの発明の第1実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ書き込み動作を示す動作波形図。
図4図4は時間規定回路21の一回路例を示す図。
図5図5は時間変更回路22の一回路例を示す図。
図6図6はこの発明の第1実施形態に係る半導体集積回路装置のデータ読み出し動作を示す動作波形図。
図7図7はこの発明の第1実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ読み出し動作を示す動作波形図。
図8図8はこの発明の第1実施形態に係る半導体集積回路装置のデータ消去動作を示す動作波形図。
図9図9はこの発明の第1実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ消去動作を示す動作波形図。
図10図10は第1実施形態の第1変形例に係る半導体集積回路装置の構成を示す図。
図11図12は第1実施形態の第2変形例に係る半導体集積回路装置の構成を示す図。
図12図12はこの発明の第2実施形態に係る半導体集積回路装置のデータ書き込み動作を示す動作波形図。
図13図13はこの発明の第2実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ書き込み動作を示す動作波形図。
図14図14はNANDフラッシュメモリを概略的に示す図。
図15図15はNANDフラッシュメモリの書き込み動作を示す動作波形図。
図16図16は書き込み動作時の状態P1〜P5の遷移を示す状態遷移図。
図17図17図16の詳細を示す状態遷移図。
図18図18は制御信号を生成する回路を示す回路図。
図19図19はチップ中に存在する回路を示す回路図。

--

0076

1…NANDセル、
2、3、4、5…NMOSトランジスタ、
6…ラッチ回路、
7…ロウデコーダ、
8…ワード線、
9…ドレイン側選択ゲート線、
10…ソース側選択ゲート線、
20…集積回路部、
21…時間規定回路、
22…時間変更回路、
23…状態遷移制御回路、
31…カウンタ、
32…デコーダ、
41…NAND回路、
51…動作制御入力回路、
61、62…スイッチ回路、

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