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技術 成膜時間導出方法および成膜方法

出願人 ソニー株式会社
発明者 藤田繁山口信幸
出願日 2000年10月25日 (20年2ヶ月経過) 出願番号 2000-325095
公開日 2002年5月10日 (18年7ヶ月経過) 公開番号 2002-134493
状態 特許登録済
技術分野 MRAM・スピンメモリ技術 不揮発性半導体メモリ 気相成長(金属層を除く) 半導体メモリ 不揮発性半導体メモリ
主要キーワード 積み上げ型 状態変化後 ボトム位置 大流量化 シリンダ構造 トップ位置 最大処理 膜厚管理
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図面 (6)

課題

大表面積上への成膜においてCVD装置マシンダウンタイムの低減を達成することが可能な成膜時間導出方法および成膜方法を提供する。

解決手段

表面に凹凸を有する製品ウエハバッチ式のCVD装置を用いて成膜を行う際、第1の所定枚数および第2の所定枚数の製品ウエハをCVD装置に充填しての各実験的な成膜処理により、成膜時間Xと成膜膜厚Yとした一次式Y=an1 X+bn1(1)およびY=an2 X+bn2(2)を得る。CVD装置の状態が変化した後に、第1の所定枚数の製品ウエハをCVD装置に充填しての実験的な成膜処理により、成膜時間Xと成膜膜厚Yとした一次式Y=an11X+bn11(3)を得る。一次式(1)〜(3)の各定数an1 ,bn1 ,an2 ,bn2 ,an11,bn11を用いて、CVD装置の状態が変化した後の2の所定枚数の製品ウエハに関する成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=Y=(an2 /an1 )×an11×X+(bn2 /bn1 )×bn11…(4)を求め、所定の成膜膜厚となる成膜時間を得る。

概要

背景

近年半導体装置高集積化にともない、DRAMのようなキャパシタを有する半導体装置においては、セル面積縮小しながらもキャパシタ容量を確保する必要があり、種々の技術検討が進められている。例えばDRAMにおいては、キャパシタを単純スタック構造からシリンダ構造へ変更することでキャパシタ表面積を増加させる構成が採用されている。またノード電極表面にリンをドープしたポリシリコン半球グレイン(hemispherical grained-silicon以下、HSG−Siと記す)を形成してノード電極の表面積を増加させ、これによってさらにキャパシタの表面積を増加させる構成も採用されている。

また、キャパシタ絶縁膜としては窒化シリコン膜が採用されているが、その薄膜形成は一般的に縦型バッチ式減圧CVD(chemical vapor deposition)装置にて25枚〜150枚程度のウエハに対して一括して行われている。ところが、上述したように表面積が増加したノード電極を有するウエハに対してバッチ式のCVD装置成膜処理を行う場合、ウエハの処理枚数が多い程、窒化シリコン膜の成膜レートが遅くなるといった現象が生じる。これは、成膜表面積が極端に増大した場合、成膜表面に対する成膜ガス(SiH2Cl2およびNH3)の供給が不足するためであり、キャパシタが単純スタック構造である場合には見られない現象であった。このような成膜ガスの供給不足を補うために、成膜ガスを大流量化することが考えられるが、この場合CVD装置内におけるパーティクル副生成物であるHN4Cl)の発生を誘起するため望ましい方法ではなかった。

そこで、キャパシタ絶縁膜の形成工程においては、CVD装置へのウエハ充填枚数毎に予め成膜レートに関する基礎データ実験的に導出しておき、これに基づいてねらい膜厚が得られるような処理時間を求めてCVD成膜を行っている。

概要

大表面積上への成膜においてCVD装置のマシンダウンタイムの低減を達成することが可能な成膜時間導出方法および成膜方法を提供する。

表面に凹凸を有する製品ウエハにバッチ式のCVD装置を用いて成膜を行う際、第1の所定枚数および第2の所定枚数の製品ウエハをCVD装置に充填しての各実験的な成膜処理により、成膜時間Xと成膜膜厚Yとした一次式Y=an1 X+bn1(1)およびY=an2 X+bn2(2)を得る。CVD装置の状態が変化した後に、第1の所定枚数の製品ウエハをCVD装置に充填しての実験的な成膜処理により、成膜時間Xと成膜膜厚Yとした一次式Y=an11X+bn11(3)を得る。一次式(1)〜(3)の各定数an1 ,bn1 ,an2 ,bn2 ,an11,bn11を用いて、CVD装置の状態が変化した後の2の所定枚数の製品ウエハに関する成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=Y=(an2 /an1 )×an11×X+(bn2 /bn1 )×bn11…(4)を求め、所定の成膜膜厚となる成膜時間を得る。

目的

そこで本発明は、大表面積上へのCVD成膜においてCVD装置のマシンダウンタイムの低減を達成することが可能な成膜時間導出方法および成膜方法を提供することを目的としている。

効果

実績

技術文献被引用数
1件
牽制数
2件

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請求項1

表面に凹凸を有する製品ウエハと当該製品ウエハと比較して表面平坦ダミーウエハとを合わせて最大処理枚数ウエハをバッチ式CVD装置内に充填し、前記製品ウエハの表面に所定膜厚成膜を行う際の成膜時間導出方法であって、前記CVD装置内に第1の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an1 X+bn1 …(1)を求める工程と、前記CVD装置内に第2の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an2 X+bn2 …(2)を求める工程と、前記CVD装置の状態が変化した後に、当該CVD装置内に前記第1の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an11X+bn11…(3)を求める工程と、前記一次式(1)〜(3)における各定数an1 ,bn1 ,an2 ,bn2 ,an11,bn11を用いて、前記CVD装置の状態が変化した後における前記第2の所定枚数の製品ウエハの成膜処理における成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=(an2 /an1 )×an11×X+(bn2 /bn1 )×bn11…(4)を求める工程と、前記一次式(4)に基づいて、前記CVD装置の状態が変化した後における前記第2の所定枚数の製品ウエハの成膜処理において所定の成膜膜厚が得られる成膜時間を求める工程とを行うことを特徴とする成膜時間導出方法。

請求項2

表面に凹凸を有する製品ウエハと当該製品ウエハと比較して表面平坦なダミーウエハとを合わせて最大処理枚数のウエハをバッチ式のCVD装置内に充填し、前記製品ウエハの表面に所定膜厚の成膜を行う方法であって、前記CVD装置内に第1の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an1 X+bn1 …(5)を求める工程と、前記CVD装置内に第2の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an2 X+bn2 …(6)を求める工程と、前記CVD装置の状態が変化した後に、当該CVD装置内に前記第1の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an11X+bn11…(7)を求める工程と、前記一次式(5)〜(7)における各定数an1 ,bn1 ,an2 ,bn2 ,an11,bn11を用いて、前記CVD装置の状態が変化した後における前記第2の所定枚数の製品ウエハの成膜処理における成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=(an2 /an1 )×an11×X+(bn2 /bn1 )×bn11…(8)を求める工程と、前記一次式(8)に基づいて、前記CVD装置の状態が変化した後における前記第2の所定枚数の製品ウエハの成膜処理において所定の成膜膜厚が得られる成膜時間を求め、当該成膜時間にて前記第2の所定枚数の製品ウエハの成膜を行うことを特徴とする成膜方法

技術分野

0001

本発明は、成膜時間導出方法および成膜方法に関し、特には表面積の大きなウエハ表面に対してバッチ式CVD装置を用いて所定膜厚の成膜を行う場合の成膜時間導出方法および成膜方法に関する。

背景技術

0002

近年半導体装置高集積化にともない、DRAMのようなキャパシタを有する半導体装置においては、セル面積縮小しながらもキャパシタ容量を確保する必要があり、種々の技術検討が進められている。例えばDRAMにおいては、キャパシタを単純スタック構造からシリンダ構造へ変更することでキャパシタ表面積を増加させる構成が採用されている。またノード電極表面にリンをドープしたポリシリコン半球グレイン(hemispherical grained-silicon以下、HSG−Siと記す)を形成してノード電極の表面積を増加させ、これによってさらにキャパシタの表面積を増加させる構成も採用されている。

0003

また、キャパシタ絶縁膜としては窒化シリコン膜が採用されているが、その薄膜形成は一般的に縦型のバッチ式減圧CVD(chemical vapor deposition)装置にて25枚〜150枚程度のウエハに対して一括して行われている。ところが、上述したように表面積が増加したノード電極を有するウエハに対してバッチ式のCVD装置で成膜処理を行う場合、ウエハの処理枚数が多い程、窒化シリコン膜の成膜レートが遅くなるといった現象が生じる。これは、成膜表面積が極端に増大した場合、成膜表面に対する成膜ガス(SiH2Cl2およびNH3)の供給が不足するためであり、キャパシタが単純スタック構造である場合には見られない現象であった。このような成膜ガスの供給不足を補うために、成膜ガスを大流量化することが考えられるが、この場合CVD装置内におけるパーティクル副生成物であるHN4Cl)の発生を誘起するため望ましい方法ではなかった。

0004

そこで、キャパシタ絶縁膜の形成工程においては、CVD装置へのウエハ充填枚数毎に予め成膜レートに関する基礎データ実験的に導出しておき、これに基づいてねらい膜厚が得られるような処理時間を求めてCVD成膜を行っている。

発明が解決しようとする課題

0005

ところが半導体装置の製造工程においては、例えば所定回数の処理を繰り返す毎に製造装置メンテナンスを行うが、CVD装置においてはメンテナンスを行う毎に成膜レートが微妙に変化する。このため、キャパシタ絶縁膜の成膜のようなねらい膜厚を厳しく管理する必要のある工程では、メンテナンスを行う毎に成膜レートに関する基礎データを実験的に導出する必要が生じる。

0006

特に、上述したようなウエハの充填枚数によって成膜レートが変化するような成膜処理を行う場合、基礎データを実験的に導出する方法をそのまま適用すると、CVD装置のメンテナンスを行う毎に、処理枚数毎の基礎データを実験的に導出する必要がある。例えば、この成膜処理が、CVD装置内に25枚、50枚、75枚、100枚の各毎数でウエハを充填して行われる場合、成膜レートの基礎データを得るためには、各枚数段階での処理を2回ずつ成膜時間を変化させた実験的な成膜を行う必要があり、各成膜において5時間程度の処理時間を要するとした場合、全ての基礎データを得るためには4段階×2回×5時間=40時間の時間を要することになる。これは、CVD装置のマシンダウンタイムを増大させる要因になる。

0007

そこで本発明は、大表面積上へのCVD成膜においてCVD装置のマシンダウンタイムの低減を達成することが可能な成膜時間導出方法および成膜方法を提供することを目的としている。

課題を解決するための手段

0008

このような目的を達成するための本発明の成膜時間導出方法は、表面に凹凸を有する製品ウエハと当該製品ウエハと比較して表面平坦ダミーウエハとを合わせて最大処理枚数のウエハをバッチ式のCVD装置内に充填し、製品ウエハの表面に所定膜厚の成膜を行う際の成膜時間導出方法であり、次のように行うことを特徴としている。先ず、CVD装置内に第1の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、前記CVD装置内に第1の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an1 X+bn1 …(9)を求める。また、CVD装置内に第2の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an2 X+bn2 …(10)を求める。その後、CVD装置の状態が変化した後に、当該CVD装置内に前記第1の所定枚数の製品ウエハと共にダミーウエハを装填して最大処理枚数とした実験的な成膜処理を複数回行い、成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=an11X+bn11…(11)を求める。次いで、一次式(9)〜(11)における各定数an1 ,bn1 ,an2 ,bn2 ,an11,bn11を用いて、前記CVD装置の状態が変化した後における前記第2の所定枚数の製品ウエハの成膜処理における成膜時間Xと成膜膜厚Yとの関係を示す一次式Y=(an2 /an1 )×an11×X+(bn2 /bn1 )×bn11…(12)を求める。そして、この一次式(12)に基づいて、CVD装置の状態が変化した後における前記第2の所定枚数の製品ウエハの成膜処理において所定の成膜膜厚が得られる成膜時間を求める。

0009

また、本発明の成膜方法は、上述した成膜時間導出方法によって得られた成膜時間に従って所定枚数の製品ウエハに対する成膜を行うことを特徴としている。

0010

このような成膜時間導出方法および成膜方法では、CVD装置の状態が変化した後には、第1の所定枚数の製品ウエハをCVD装置内に充填しての実験的な成膜処理のみを行うことで、つまり第2の所定枚数の製品ウエハをCVD装置内に充填しての実験的な成膜処理を行うことなく、第2の所定枚数の製品ウエハを成膜処理する場合の成膜膜厚と成膜時間との関係が得られる。したがって、CVD装置の状態が変化した後に、各所定枚数の製品ウエハをCVD装置内に充填しても実験的な成膜処理を行うことで成膜時間を導出する場合と比較して、実験的な成膜処理の回数を削減することができる。

発明を実施するための最良の形態

0011

以下本発明の成膜時間導出方法および成膜方法の実施の形態を図面に基づいて詳細に説明する。ここでは、縦型バッチ式減圧CVD装置を用い、DRAMの製造工程において、ノード電極を覆う状態でキャパシタシリコン窒化膜を形成する場合に本発明を適用した実施の形態を説明する。

0012

図1(1)に示すように、成膜処理を行う製品ウエハWは、例えば単結晶シリコンからなる基板1表面が絶縁膜2で覆われ、この絶縁膜2に基板1に達するノードコンタクト3が形成され、このノードコンタクト3に接続する状態で絶縁膜2上にノード電極4が形成されている。このノード電極4は、バレル型に形成された非晶質シリコンの表面にHSG−Si4aを成長させてなるものであり、これによって表面積を増大させたものである。

0013

このような構成のノード電極4が形成された製品ウエハWに対して、図1(2)に示すように、ノード電極4表面を覆うキャパシタシリコン窒化膜5を所定膜厚で形成する場合には、キャパシタシリコン窒化膜形成用縦型バッチ式減圧CVD装置(以下、単にCVD装置と記す)を用いる。

0014

図2に示すように、このCVD装置は、円筒型上端閉塞させた状態で立設させたアウターチューブ11内に、上端側を解放させた状態でインナーチューブ12を立設させ、このインナーチューブ12内に製品ウエハWを保持したボート13が収納される。またアウターチューブ11の外周にはヒータ15が設けられ、内部の加熱が自在に構成されている。さらに、アウターチューブ11には排気管16が接続され、インナーチューブ12には反応ガス導入管17が接続されており、インナーチューブ12に導入された反応ガスがアウターチューブ11側から排気されるように構成されている。また、インナーチューブ12の下方には真空ロードロック室18が設けられ、このロードロック室18からインナーチューブ12内に、ボート13に保持された製品ウエハWが搬入出されるように構成されている。

0015

図3に示すように、このCVD装置には、水平状態に保たれた製品ウエハWが上下方向に所定間隔を保った積層状態で装填され、100枚の製品ウエハWを一括して成膜処理できる。また通常、製品ウエハWは25枚を1単位(1ロット)として生産ラインで流すため、本実施形態においてもCVD装置に対する製品ウエハWの装填枚数は25枚、50枚、75枚、100枚を想定する。また製品ウエハWのCVD装置内への充填枚数が100枚に満たない場合には、上から順に製品ウエハWを装填して行くこととする。そして、製品ウエハWのない場所にはダミーウエハを装填することとする。このダミーウエハは、表面に凹凸が設けられていないウエハであることとする。

0016

また、このCVD装置内には、製品ウエハWおよびダミーウエハの他に、膜厚管理ウエハが充填されることとする。この膜厚管理ウエハは、表面平坦ウエハであり、製品ウエハWおよびダミーウエハの装填位置の直下(ボトム位置、以下BTMと記す)と、製品ウエハの装填位置の直上(トップ位置、以下TOPと記す)と、製品ウエハ50枚ずつの装填位置の間(センター位置、以下CNTと記す)の3箇所に装填可能である。

0017

次に、このようなCVD装置を用いたキャパシタシリコン窒化膜の成膜を説明する。以下の1)〜5)のようにして、基礎データを得る。

0018

1)先ず、CVD装置に、図1(1)を用いて説明した構成の表面積の大きい製品ウエハWを0枚装填し(装填せず)、ダミーウエハを100枚装填すると共に、膜厚管理ウエハをCNTへ装填する。ここでは、製品ウエハWの充填枚数0枚が、請求項に示す第1の所定枚数となる。

0019

この状態で膜厚管理ウエハを交換しながら成膜時間を変化させた複数回(最低2回)のシリコン窒化膜成膜を行う。そして、図4に示すように、製品ウエハWを0枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係をプロットし、膜厚Yと成膜時間Xとの関係を表す下記一次式(13)を得る。
Y=a0X+b0…(13)
ただし、a0,b0は定数である。

0020

2)次に、CVD装置に、表面積の大きい製品ウエハWを25枚装填し、ダミーウエハを75枚装填すると共に、膜厚管理ウエハをCNTへ装填する。

0021

この状態で、膜厚管理ウエハを交換しながら成膜時間を変化させた複数回(最低2回)のシリコン窒化膜成膜を行う。そして、製品ウエハWを25枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係をプロットし、膜厚Yと成膜時間Xとの関係を表す下記一次式(14)を得る。
Y=a25 X+b25 …(14)
ただし、a25 ,b25 は定数である。

0022

3)さらに、CVD装置に、表面積の大きい製品ウエハWを50枚装填し、ダミーウエハを50枚装填すると共に、膜厚管理ウエハをCNTへ装填する。

0023

この状態で、膜厚管理ウエハを交換しながら成膜時間を変化させた複数回(最低2回)のシリコン窒化膜成膜を行う。そして、製品ウエハWを50枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係をプロットし、膜厚Yと成膜時間Xとの関係を表す下記一次式(15)を得る。
Y=a50 X+b50 …(15)
ただし、a50 ,b50 は定数である。

0024

4)また、CVD装置に、表面積の大きい製品ウエハWを75枚、ダミーウエハを25枚装填すると共に、膜厚管理ウエハをCNTへ装填する。

0025

この状態で、膜厚管理ウエハを交換しながら成膜時間を変化させた複数回(最低2回)のシリコン窒化膜成膜を行う。そして、製品ウエハWを75枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係をプロットし、膜厚Yと成膜時間Xとの関係を表す下記一次式(16)を得る。
Y=a75 X+b75 …(16)
ただし、a75 ,b75 は定数である。

0026

5)そして、CVD装置に、表面積の大きい製品ウエハWを100枚、ダミーウエハを0枚装填すると共に、膜厚管理ウエハをCNTへ装填する。

0027

この状態で、膜厚管理ウエハを交換しながら成膜時間を変化させた複数回(最低2回)のシリコン窒化膜成膜を行う。そして、製品ウエハWを100枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係をプロットし、膜厚Yと成膜時間Xとの関係を表す下記一次式(17)を得る。
Y=a100X+b100…(17)
ただし、a100,b100は定数である。

0028

図4に示すように、製品ウエハWの装填枚数が多くなるほど同じ成膜時間で成膜膜厚が低減していることが分かる。尚、ここでは、一次式(13)〜(17)および図4のプロットが基礎データとなる。そして、この基礎データを得るための各成膜工程は、上述した順序に限定されることはない。また、以上においては、製品ウエハWの装填枚数25枚、50枚、75枚、100枚の各枚数が、請求項に示す第2の所定枚数となる。

0029

次に、上述のようにして取得した基礎データに基づいて、CVD装置の状態が変化した後における、製品ウエハWの各充填枚数に対するシリコン窒化膜厚Yと成膜時間Xの関係を導出する手順を説明する。

0030

6)先ず、例えばCVD装置のメンテナンスを行うことで、このCVD装置の状態が変化した後に、このCVD装置に図1(1)で示した製品ウエハWを第1の所定枚数である0枚装填し(装填せず)、ダミーウエハを100枚装填すると共に、膜厚管理ウエハをCNTへ装填する。

0031

この状態で、膜厚管理ウエハを交換しながら成膜時間を変化させた複数回(例えば17分と25分との2回)のシリコン窒化膜成膜を行う。そして、図5に示すように、製品ウエハ0枚充填におけるシリコン窒化膜厚Yと成膜時間Xの関係をプロットし、膜厚Yと成膜時間Xとの関係を表す下記一次式(18)を得る。
Y=a01 X+b01 …(18)
ただし、a01 ,b01 は定数であることとする。

0032

7)次に、CVD装置メンテナンス後における表面積の大きい製品ウエハを25枚装填した場合の膜厚Yと成膜時間Xとの関係を得るが、この際、実験的な成膜を行うことなく、次のような本発明に特徴的なパラメータ導出を行うことによって、実際に成膜条件出しを行うことなくこの関係を導出する。

0033

すなわち、得ようとする膜厚Yと成膜時間Xとの関係を示す一次式をY=a251X+b251とした場合、一次式(13),(14),(18)の定数を用い、a251=(a01 /a0 )×a25 、b251=(b01 /b0 )×b25 としてこの一次式における定数a251,b251を導出する。そして、この一次式から図5に示すように、製品ウエハWを25枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係を示すプロットを得る。

0034

8)同様に、CVD装置メンテナンス後における表面積の大きい製品ウエハWを50枚装填した場合の膜厚Yと成膜時間Xとの関係を得る。すなわち、得ようとする膜厚Yと成膜時間Xとの関係を示す一次式をY=a5o1X+b501とした場合、一次式(13),(15),(18)の定数を用い、a501=(a01 /a0 )×a50 、b501=(b01 /b0 )×b50 としてこの一次式における定数a501,b501を導出する。そして、この一次式から図5に示すように、製品ウエハWを50枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係を示すプロットを得る。

0035

9)また、CVD装置メンテナンス後における表面積の大きい製品ウエハWを75枚装填した場合の膜厚Yと成膜時間Xとの関係を得る。すなわち、得ようとする膜厚Yと成膜時間Xとの関係を示す一次式をY=a751X+b751とした場合、一次式(13),(16),(18)の定数を用い、a751=(a01 /a0 )×a75 、b751=(b01 /b0 )×b75 としてこの一次式における定数a751,b751を導出する。そして、この一次式から図5に示すように、製品ウエハWを75枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係を示すプロットを得る。

0036

10)さらに、CVD装置メンテナンス後における表面積の大きい製品ウエハWを100枚装填した場合の膜厚Yと成膜時間Xとの関係を得る。すなわち、得ようとする膜厚Yと成膜時間Xとの関係を示す一次式をY=a1001 X+b1001とした場合、一次式(13),(17),(18)の定数を用い、a1001=(a01 /a0 )×a100、b1001 =(b01 /b0 )×b100としてこの一次式における定数a1001,b1001を導出する。そして、この一次式から図5に示すように、製品ウエハWを100枚充填した場合におけるシリコン窒化膜厚Yと成膜時間Xの関係を示すプロットを得る。

0037

11)以上の後、これらの関係式または図5のプロットから、CVD装置の状態が変化した後において、製品ウエハWに対してキャパシタシリコン窒化膜5を所定膜厚で形成する場合の成膜時間を、CVD装置に充填される製品ウエハWの枚数毎に導出する。例えば、キャパシタシリコン窒化膜5のねらい膜厚が5nmである場合、製品ウエハWの充填枚数が25枚であれば成膜時間22分15秒、製品ウエハWの充填枚数が50枚であれば成膜時間22分45秒、製品ウエハWの充填枚数が75枚であれば成膜時間23分15秒、製品ウエハWの充填枚数が100枚であれば成膜時間23分45秒と導出される。

0038

以上の実施形態においては、CVD装置のメンテナンスを行った後等のように、CVD装置の状態が変化した後には、0枚の製品ウエハWをCVD装置内に充填しての実験的な成膜処理のみを行うことで、つまり25枚、50枚、75枚、100枚の各枚数の製品ウエハWをCVD装置内に充填しての、各実験的な成膜処理を行うことなく、それぞれの充填枚数の製品ウエハWを成膜処理する場合の成膜膜厚と成膜時間との関係を得ている。

0039

このため、CVD装置の状態が変化した後に、製品ウエハWの各充填枚数毎に実験的な成膜処理を行う場合と比較して、実験的な成膜処理の回数を削減し、CVD装置のマシンダウンタイムの低減を図ることが可能になる。また実験的な成膜処理に要する人的工数を削減することが可能になる。

0040

具体的には、25枚、50枚、75枚、100枚の各充填枚数に関して最低2回ずつの成膜処理が削減される。このため、各成膜処理に5時間要する場合には、4段階×2回×5時間=40時間のマシンダウンタイムの削減を図ることができる。

0041

この結果、半導体装置の生産性の向上を図ることができる。

0042

また、CVD装置に充填する製品ウエハWの第1の所定枚数を0枚としたことから、図4のプロットや一次式(13)〜(17)等の基礎データを取得した後におけるCVD装置の状態変化後には、各充填枚数に最適な成膜時間を導出するために、実験的な成膜処理に製品ウエハWを用いる必要はない。このため、成膜時間導出のための実験的な成膜処理を、通常の平坦なウエハ(ダミーウエハと膜厚評価用ウエハと)のみを用いて容易に行うことが可能になる。尚、第1の所定枚数は、0枚に限定されることはない。ただし、第1の所定枚数を0枚としない場合には、製造工程における製品ウエハWの充填枚数(25枚、50枚…)の中から第1の所定枚数を選択する。この場合、選択された充填枚数以外の充填枚数が第2の所定枚数となる。

0043

上実施形態においては、DRAMのキャパシタシリコン窒化膜を形成する工程を例に採って本発明を説明した。しかし、本発明はこれに限定されることはなく、例えばFeRAM(ferroelectric Random Access Memory)やMRAM(Magnetic Random Access Memory)などの製造においてキャパシタ誘電膜を形成する工程にも適用可能である。この際、成膜材料は、シリコン窒化膜に限定されることはなく、それぞれのデバイスに適する材料を適宜選択して用いることとする。さらに、キャパシタの構成としても、図1を用いて説明したような基板上に形成する積み上げ型に限定されることはなくトレンチキャパシタであっても良い。また、キャパシタの形成に限定されることもなく、凹凸を有することでその表面積が極端に拡大された製品ウエハに対して膜厚精度の高い成膜を行う場合に広く適用可能である。

発明の効果

0044

以上説明したように本発明の成膜時間導出方法および成膜方法によれば、メンテナンスなどによりCVD装置の状態が変化した後に、所望の成膜膜厚を得るための成膜時間を導出するための実験的な成膜処理の回数を大幅に削減することが可能になり、CVD装置のマシンダウンタイムおよび人的工数を低減することができる。この結果、表面積が大幅に拡大された製品ウエハに対する成膜処理において、生産性を大幅に向上させることが可能になる。

図面の簡単な説明

0045

図1本発明が適用される製品ウエハの一構成例を示す断面図である。
図2本発明が適用されるバッチ式CVD装置の一構成例を示す図である。
図3図2のバッチ式CVD装置における製品ウエハの充填状態を説明するための図である。
図4実験的に導出した成膜膜厚と成膜時間との関係を示す図である。
図5本発明の導出方法によって得られた成膜膜厚と成膜時間との関係を示す図である。

--

0046

W…製品ウエハ

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