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技術 不揮発性半導体記憶装置およびその読み出し方法

出願人 シャープ株式会社
発明者 瀬見淳
出願日 2000年9月20日 (20年2ヶ月経過) 出願番号 2000-285156
公開日 2002年3月29日 (18年8ヶ月経過) 公開番号 2002-093181
状態 特許登録済
技術分野 EAROM リードオンリーメモリ
主要キーワード グランディング ノットゲート 電荷チャージ 選択的放電 電圧印加パターン 全出力端子 仮想グランド メタルビット線
関連する未来課題
重要な関連分野

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図面 (9)

課題

ワード線共有する非選択メモリセル閾値が低い場合でも選択メモリセル読み出しを正しく行う。

解決手段

放電トランジスタ選択回路47は、メモリセルMC12を読み出す際に、メモリセルMC12に接続されたビット線BL2とそれに隣接する2本のビット線BL0,BL1とを選択的に放電する。プリチャージ回路46は、メモリセルMC12に接続されたビット線BL3とそれに隣接する4本のビット線との5本のビット線のうち、中央のビット線をプリチャージ電圧に固定する一方、残りのビット線をプリチャージ電圧でフローティング状態にする。こうして、選択メモリセルMC12の閾値が高い場合に非選択メモリセルMCを介して電流がリークしてビット線BL3の電位が下がることを防止し、オン状態であると誤判断されないようにする。

概要

背景

従来、ビット線および仮想GND線へのワード線方向からの電流の流れ込みを防止することを目的とする半導体記憶装置が知られている(特開平6‐68683号公報)。この半導体記憶装置は、図7に示すように、ビット線1〜4および仮想GND線5〜9にメモリセルトランジスタアレイ状に接続されている。また、ビット線2本(例えばビット線2,3)を1ブロックとして各ブロック内の2本のビット線に共通にメタルビット線10〜12が設けられており、Yゲート13と上記メモリセルアレイとの間には、各メタルビット線10〜12の夫々に接続されたトランジスタ14〜16を有するプリチャージ回路17が配置されている。

また、隣接する2本の仮想GND線(例えば仮想GND線6,7)を1ブロックとして各ブロックに1本の割合でメタル仮想GND線18,19が設けられ、各メタル仮想GND線18,19の夫々はプリチャージ選択回路20,21に接続されている。尚、22,23はビット線選択線であり、24,25は仮想GND線選択線であり、26はワード線である。

上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタ27を読み出す場合には、ワード線26,仮想GND線選択線24およびビット線選択線22の電圧がVccレベル引き上げられる。また、仮想GND線選択線25およびビット線選択線23の電圧がGNDレベル引き下げられる。その際に、メタル仮想GND線18の電圧のみがプリチャージ選択回路20によってGNDレベルに引き下げられ、他の全ての仮想GND線19の電圧はプリチャージ選択回路21によってプリチャージレベルに設定される。これによって、上記1ブロックを構成している2本の仮想GND線6,7の電圧のみがGNDレベルになり、他の仮想GND線5,8,9の電圧はプリチャージレベルとなる。また、Yゲート13によってメタルビット線11が選択される。その際に、上述のごとくビット線選択線22の電圧がVccレベルであり、ビット線選択線23の電圧がGNDレベルであることから、トランジスタ28がオフとり、トランジスタ29がオンとなる。したがって、ビット線3がトランジスタ29を介してメタルビット線11に接続されて、選択された状態になっている。これによって、メモリセルトランジスタ27が選択状態となるのである。

また、ビット線および仮想GND線へのワード線方向からの電流の流れ込みを防止する他の半導体記憶装置として、図8に示すようなものがある(特開平10‐11991号公報)。この半導体記憶装置は、図8に示すように、メモリセルトランジスタM01〜Mn8から成るNORセルアレイと、選択回路31,プリチャージ回路32,センスアンプ33,選択回路34およびプリチャージ回路35等から大略構成される。また、ビット線および仮想GND線D1〜D9,ワード線WD0〜WDn,ビット線選択トランジスタS1〜S6,仮想GND線選択トランジスタS11〜S17,ビット線選択線BS0・BS1および仮想GND線選択線BS2・BS3が設けられている。

さらに、3つのビット線選択トランジスタS1〜S3;S4〜S6から成るビット線選択回路SEL1,SEL2は、4列のメモリセルトランジスタMに接続されてビット線および仮想GND線Dを列単位で選択する。ビット線選択回路SEL1を構成するビット線選択トランジスタS1,S2,S3のうち、ビット線選択トランジスタS1,S3の各ゲートはビット線選択線BS0に共通接続され、それらの各ソースはビット線Y1を介して選択回路31に接続され、それらの各ドレインはビット線および仮想GND線D2,D4に接続されている。また、ビット線選択トランジスタS2のゲートはビット線選択線BS1に接続され、ソースはビット線Y1を介して選択回路31に接続され、ドレインはビット線および仮想GND線D3に接続されている。

上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタM01を読み出す場合には、メモリセルトランジスタM01のゲートに接続されているワード線WD0と、メモリセルトランジスタM01のドレイン(またはソース)にドレインが接続されたビット線選択トランジスタS1のゲートに接続されているビット線選択線BS0と、メモリセルトランジスタM01のソース(あるいはドレイン)にドレインが接続された仮想GND線選択トランジスタS11のゲートに接続されている仮想GND線選択線BS3の電圧がVccレベルに引き上げられ、ビット線選択トランジスタS1および仮想GND線選択トランジスタS11がオンされる。

また、それと同時に、ビット線選択線BS1および仮想GND線選択線BS2の電圧がGNDレベルに引き下げられて、ビット線選択トランジスタS2,S5および仮想GND線選択トランジスタS12,S13,S15,S16がオフされる。また、選択回路31によって、ビット線Y1はセンスアンプ33に接続され、ビット線Y2はプリチャージ回路32に接続される。さらに、選択回路34によって、仮想GND線VG1が仮想GNDに接続され、仮想GND線VG2,VG3はプリチャージ回路35に接続される。

したがって、上記オンされたビット線選択トランジスタS1によって、ビット線Y1とビット線および仮想GND線D2とが接続される。また、オンされた仮想GND線選択トランジスタS11によって、仮想GND線VG1とビット線および仮想GND線D1とが接続される。その結果、ビット線および仮想GND線D1,D2のうち、「D2」がビット線となり「D5」が仮想GND線となって、メモリセルトランジスタM01が選択された状態となるのである。

概要

ワード線を共有する非選択メモリセル閾値が低い場合でも選択メモリセル読み出しを正しく行う。

放電トランジスタ選択回路47は、メモリセルMC12を読み出す際に、メモリセルMC12に接続されたビット線BL2とそれに隣接する2本のビット線BL0,BL1とを選択的に放電する。プリチャージ回路46は、メモリセルMC12に接続されたビット線BL3とそれに隣接する4本のビット線との5本のビット線のうち、中央のビット線をプリチャージ電圧に固定する一方、残りのビット線をプリチャージ電圧でフローティング状態にする。こうして、選択メモリセルMC12の閾値が高い場合に非選択メモリセルMCを介して電流がリークしてビット線BL3の電位が下がることを防止し、オン状態であると誤判断されないようにする。

目的

そこで、この発明の目的は、選択メモリセルの読み出しをこの選択メモリセルとワード線を共有する非選択メモリセルの閾値が低い場合でも正しく行うことができる仮想グランド方式による不揮発性半導体記憶装置およびその読み出し方法を提供することにある。

効果

実績

技術文献被引用数
3件
牽制数
2件

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請求項1

マトリックス状に配列された複数の不揮発性メモリセルと、各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、上記ワード線の延在方向に隣接する上記不揮発性メモリセルが1本のビット線を共有している不揮発性半導体記憶装置において、総てのビット線を充電する全ビットプリチャージ手段と、選択された不揮発性メモリセルに接続された2本のビット線のうち何れか一方のビット線を含む1本以上の隣接するビット線を選択的に放電する選択的放電手段と、上記選択された不揮発性メモリセルに接続された2本のビット線のうち他方のビット線に隣接する1本以上のビット線の何れかに選択的にプリチャージ電圧印加する選択的プリチャージ手段と、総てのビット線を充電する全ビットプリチャージ時には上記全ビットプリチャージ手段を動作させる一方、読み出し動作時には上記選択的プリチャージ手段を動作させるプリチャージ回路と、上記読み出し動作時に上記選択的放電手段を動作させる放電回路を備えたことを特長とする不揮発性半導体記憶装置。

請求項2

請求項1に記載の不揮発性半導体記憶装置において、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線は、上記他方のビット線を含む隣接する複数のビット線における中央の1本のビット線であることを特徴とする不揮発性半導体記憶装置。

請求項3

請求項2に記載の不揮発性半導体記憶装置において、上記選択的放電手段が選択的に放電するビット線の本数は3本であり、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線を中央とする上記複数のビット線の本数は5本であることを特長とする不揮発性半導体記憶装置。

請求項4

請求項1乃至請求項3の何れか1つに記載の不揮発性半導体記憶装置において、上記全ビットプリチャージ手段,選択的プリチャージ手段および選択的放電手段は、各ビット線にソースあるいはドレインが接続された複数のトランジスタで構成されており、上記プリチャージ回路は、上記全ビットプリチャージ手段および選択的プリチャージ手段を構成するトランジスタのゲート制御信号を供給するようになっており、上記放電回路は、上記選択的放電手段を構成するトランジスタのゲートに制御信号を供給するようになっていることを特徴とする不揮発性半導体記憶装置。

請求項5

マトリックス状に配列された複数の不揮発性メモリセルと、各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、上記ワード線の延在方向に隣接する上記不揮発性メモリセルが1本のビット線を共有している不揮発性半導体記憶装置の読み出し方法であって、総てのビット線をプリチャージし、選択された不揮発性メモリセルに接続されたワード線を活性化し、上記選択された不揮発性メモリセルに接続された2本のビット線のうち何れか一方のビット線を含む1本以上の隣接するビット線を選択的に放電し、上記選択された不揮発性メモリセルに接続された2本のビット線のうち他方のビット線を含む隣接する複数本のビット線における中央の1本のビット線に選択的にプリチャージ電圧を印加して、上記他方のビット線から上記選択された不揮発性メモリセルに記憶された情報を読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法。

技術分野

0001

この発明は、仮想グランド方式による不揮発性半導体記憶装置、および、その不揮発性半導体記憶装置の読み出し方法に関する。

背景技術

0002

従来、ビット線および仮想GND線へのワード線方向からの電流の流れ込みを防止することを目的とする半導体記憶装置が知られている(特開平6‐68683号公報)。この半導体記憶装置は、図7に示すように、ビット線1〜4および仮想GND線5〜9にメモリセルトランジスタアレイ状に接続されている。また、ビット線2本(例えばビット線2,3)を1ブロックとして各ブロック内の2本のビット線に共通にメタルビット線10〜12が設けられており、Yゲート13と上記メモリセルアレイとの間には、各メタルビット線10〜12の夫々に接続されたトランジスタ14〜16を有するプリチャージ回路17が配置されている。

0003

また、隣接する2本の仮想GND線(例えば仮想GND線6,7)を1ブロックとして各ブロックに1本の割合でメタル仮想GND線18,19が設けられ、各メタル仮想GND線18,19の夫々はプリチャージ選択回路20,21に接続されている。尚、22,23はビット線選択線であり、24,25は仮想GND線選択線であり、26はワード線である。

0004

上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタ27を読み出す場合には、ワード線26,仮想GND線選択線24およびビット線選択線22の電圧がVccレベル引き上げられる。また、仮想GND線選択線25およびビット線選択線23の電圧がGNDレベル引き下げられる。その際に、メタル仮想GND線18の電圧のみがプリチャージ選択回路20によってGNDレベルに引き下げられ、他の全ての仮想GND線19の電圧はプリチャージ選択回路21によってプリチャージレベルに設定される。これによって、上記1ブロックを構成している2本の仮想GND線6,7の電圧のみがGNDレベルになり、他の仮想GND線5,8,9の電圧はプリチャージレベルとなる。また、Yゲート13によってメタルビット線11が選択される。その際に、上述のごとくビット線選択線22の電圧がVccレベルであり、ビット線選択線23の電圧がGNDレベルであることから、トランジスタ28がオフとり、トランジスタ29がオンとなる。したがって、ビット線3がトランジスタ29を介してメタルビット線11に接続されて、選択された状態になっている。これによって、メモリセルトランジスタ27が選択状態となるのである。

0005

また、ビット線および仮想GND線へのワード線方向からの電流の流れ込みを防止する他の半導体記憶装置として、図8に示すようなものがある(特開平10‐11991号公報)。この半導体記憶装置は、図8に示すように、メモリセルトランジスタM01〜Mn8から成るNORセルアレイと、選択回路31,プリチャージ回路32,センスアンプ33,選択回路34およびプリチャージ回路35等から大略構成される。また、ビット線および仮想GND線D1〜D9,ワード線WD0〜WDn,ビット線選択トランジスタS1〜S6,仮想GND線選択トランジスタS11〜S17,ビット線選択線BS0・BS1および仮想GND線選択線BS2・BS3が設けられている。

0006

さらに、3つのビット線選択トランジスタS1〜S3;S4〜S6から成るビット線選択回路SEL1,SEL2は、4列のメモリセルトランジスタMに接続されてビット線および仮想GND線Dを列単位で選択する。ビット線選択回路SEL1を構成するビット線選択トランジスタS1,S2,S3のうち、ビット線選択トランジスタS1,S3の各ゲートはビット線選択線BS0に共通接続され、それらの各ソースはビット線Y1を介して選択回路31に接続され、それらの各ドレインはビット線および仮想GND線D2,D4に接続されている。また、ビット線選択トランジスタS2のゲートはビット線選択線BS1に接続され、ソースはビット線Y1を介して選択回路31に接続され、ドレインはビット線および仮想GND線D3に接続されている。

0007

上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタM01を読み出す場合には、メモリセルトランジスタM01のゲートに接続されているワード線WD0と、メモリセルトランジスタM01のドレイン(またはソース)にドレインが接続されたビット線選択トランジスタS1のゲートに接続されているビット線選択線BS0と、メモリセルトランジスタM01のソース(あるいはドレイン)にドレインが接続された仮想GND線選択トランジスタS11のゲートに接続されている仮想GND線選択線BS3の電圧がVccレベルに引き上げられ、ビット線選択トランジスタS1および仮想GND線選択トランジスタS11がオンされる。

0008

また、それと同時に、ビット線選択線BS1および仮想GND線選択線BS2の電圧がGNDレベルに引き下げられて、ビット線選択トランジスタS2,S5および仮想GND線選択トランジスタS12,S13,S15,S16がオフされる。また、選択回路31によって、ビット線Y1はセンスアンプ33に接続され、ビット線Y2はプリチャージ回路32に接続される。さらに、選択回路34によって、仮想GND線VG1が仮想GNDに接続され、仮想GND線VG2,VG3はプリチャージ回路35に接続される。

0009

したがって、上記オンされたビット線選択トランジスタS1によって、ビット線Y1とビット線および仮想GND線D2とが接続される。また、オンされた仮想GND線選択トランジスタS11によって、仮想GND線VG1とビット線および仮想GND線D1とが接続される。その結果、ビット線および仮想GND線D1,D2のうち、「D2」がビット線となり「D5」が仮想GND線となって、メモリセルトランジスタM01が選択された状態となるのである。

発明が解決しようとする課題

0010

しかしながら、上記従来の仮想GND方式による半導体記憶装置においては、メモリセルトランジスタ27,M01とワード線WL,WD0を共有するメモリセルトランジスタ30,M04からのリーク電流による誤った読み出しの可能性があるという問題がある。

0011

先ず、上記特開平6‐68683号公報における半導体記憶装置の場合には、図7において、メモリセルトランジスタ27を選択する場合、上述したように仮想GND線選択線24の電圧レベルはVccであるため仮想GND線8の電圧もプリチャージレベルVpcに引き上げられる。そのため、メモリセルトランジスタ30がオンである場合には、メモリセルトランジスタ30を通してメタルビット線11に余分な電流が流れ込み、メモリセルトランジスタ27がオンである場合におけるメタルビット線11の電位の低下を妨げて、恰もメモリセルトランジスタ27がオフセルであるかのように動作する可能性がある。

0012

次に、上記特開平10‐11991号公報における半導体記憶装置の場合は、図8において、メモリセルトランジスタM01を選択する際には、ビット線選択トランジスタS1がオンすると同時にビット線選択トランジスタS3もオンする。ここで、選択ワード線WD0に接続されたメモリセルトランジスタM04がオンである場合には、非選択ビット線D5がプリチャージレベルであるためメモリセルトランジスタM04およびビット線選択トランジスタS3を介してビット線Y1に電流が流れ込み、上記メモリセルトランジスタM01がオンである場合におけるビット線Y1の電位の低下を妨げて、恰もメモリセルトランジスタM01がオフセルであるかのように動作する可能性がある。

0013

そこで、この発明の目的は、選択メモリセルの読み出しをこの選択メモリセルとワード線を共有する非選択メモリセル閾値が低い場合でも正しく行うことができる仮想グランド方式による不揮発性半導体記憶装置およびその読み出し方法を提供することにある。

課題を解決するための手段

0014

上記目的を達成するため、第1の発明は、マトリックス状に配列された複数の不揮発性メモリセル(以下、単にメモリセルと言う)と各メモリセルに接続されたビット線及びワード線を有すると共に,上記ワード線の延在方向に隣接する上記メモリセルが1本のビット線を共有している不揮発性半導体記憶装置において、総てのビット線を充電する全ビットプリチャージ手段と、選択されたメモリセルに接続された2本のビット線のうち何れか一方のビット線を含む1本以上の隣接するビット線を選択的に放電する選択的放電手段と、上記選択されたメモリセルに接続された2本のビット線のうち他方のビット線に隣接する1本以上のビット線の何れかに選択的にプリチャージ電圧印加する選択的プリチャージ手段と、総てのビット線を充電する全ビットプリチャージ時には上記全ビットプリチャージ手段を動作させる一方,読み出し動作時には上記選択的プリチャージ手段を動作させるプリチャージ回路と、上記読み出し動作時に上記選択的放電手段を動作させる放電回路を備えたことを特徴としている。

0015

上記構成によれば、選択メモリセルの記憶情報を読み出す際には、先ず、プリチャージ回路によって全ビットプリチャージ手段が動作されて全ビット線が充電される。その状態で全ビット線がフローティング状態にされた後、放電回路によって選択的放電手段が動作されて、選択メモリセルに接続された2本のビット線のうち何れか一方のビット線を含む1本以上の隣接すビット線が選択的に放電される。さらに、上記プリチャージ回路によって選択的プリチャージ手段が動作されて、他方のビット線に隣接する1本以上のビット線の何れかに選択的にプリチャージ電圧が印加される。

0016

こうすることによって、上記選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合でも、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークが防止されて、上記ドレインの電位がプリチャージ電位に保たれる。こうして、正常な読み出しが行われる。一方、上記選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルのドレインに上記選択的にプリチャージされたビット線から電荷チャージされるが、このチャージの影響を受ける前に、上記他方のビット線のプリチャージ電位が上記一方の放電されている側のビット線によって1/3にまで引き下げられる。こうして、正常な読み出しが行われる。

0017

すなわち、選択メモリセルに接続された上記他方のビット線に対するセンスのタイミングが何らかの要因遅れた場合でも、上記選択メモリセルの閾値が高い場合と低い場合とで上記他方のビット線に十分な電位差が付けられるので、誤読み出しは起こらないのである。

0018

また、上記第1の発明の不揮発性半導体記憶装置は、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線を、上記他方のビット線を含む隣接する複数のビット線における中央の1本のビット線となすことが望ましい。

0019

上記構成によれば、上記プリチャージ電圧を印加するビット線が、上記他方のビット線を含む隣接する複数のビット線における中央よりも上記選択メモリセルの反対側に位置する場合のように、上記選択メモリセルの閾値が高い場合のドレイン電位が、上記プリチャージ電圧印加ビット線から放電ビット線への非選択メモリセルを介した電流リークの影響を受けることはない。また、上記中央よりも上記選択メモリセル側に位置する場合のように、上記選択メモリセルの閾値が低い場合のドレイン電位が、上記プリチャージ電圧印加ビット線からの非選択メモリセルを介した電荷チャージの影饗を受けることはない。

0020

また、上記第1の発明の不揮発性半導体記憶装置は、上記全ビットプリチャージ手段・選択的プリチャージ手段および選択的放電手段を,各ビット線にソースあるいはドレインが接続された複数のトランジスタで構成し、上記プリチャージ回路を,上記全ビットプリチャージ手段および選択的プリチャージ手段を構成するトランジスタのゲートに制御信号を供給するように成し、上記放電回路を,上記選択的放電手段を構成するトランジスタのゲートに制御信号を供給するように成すことが望ましい。

0021

上記構成によれば、上記全ビットプリチャージ手段,選択的プリチャージ手段および選択的放電手段が、同じトランジスタを一列に配列することによって構成される。したがって、上記各手段における面積の低減が図られる。さらに、上記ビット線に対する選択的放電やプリチャージ電圧の選択的印加が個々のビット線単位で行われる。したがって、上記放電ビット線の本数や非放電ビット線の本数や上記プリチャージ電圧印加ビット線の位置の変更が、上記プリチャージ回路あるいは放電回路の変更のみで容易に行われる。

0022

また、第2の発明は、マトリックス状に配列された複数のメモリセルと各メモリセルに接続されたビット線及びワード線を有すると共に,上記ワード線の延在方向に隣接する上記メモリセルが1本のビット線を共有している不揮発性半導体記憶装置の読み出し方法であって、総てのビット線をプリチャージし、選択されたメモリセルに接続されたワード線を活性化し、上記選択されたメモリセルに接続された2本のビット線のうち何れか一方のビット線を含む1本以上の隣接するビット線を選択的に放電し、上記選択されたメモリセルに接続された2本のビット線のうち他方のビット線を含む隣接する複数本のビット線における中央の1本のビット線に選択的にプリチャージ電圧を印加して、上記他方のビット線から上記選択されたメモリセルに記憶された情報を読み出すことを特徴としている。

0023

上記構成によれば、上記第1の発明の場合と同様に、選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合には、放電されていないビット線における中央の1本のビット線にプリチャージ電圧が印加されているために、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークが防止されて、上記ドレインの電位がプリチャージ電位に保たれる。こうして、正常な読み出しが行われる。一方、選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルのドレイン電位が上記プリチャージ電圧印加ビット線からの電荷チャージの影響を受ける前に、放電されている上記一方のビット線によって上記他方のビット線のプリチャージ電位が引き下げられる。こうして、正常な読み出しが行われる。

発明を実施するための最良の形態

0024

以下、この発明を図示の実施の形態により詳細に説明する。図1は、本実施の形態の仮想グランド方式による不揮発性半導体記憶装置におけるブロック図である。図1において、本不揮発性半導体記憶装置は、マトリックス状に配置された(m×n)個のメモリセルトランジスタ(以下、単にメモリセルと言う)MCと、各ビット線BLに接続されたセンスアンプからなるセンスアンプ回路41と、センスアンプ回路41とビット線BLとを断続するスイッチング回路42と、全ビット線BLをプリチャージする全ビットプリチャージ回路43と、1ブロック8本のビット線BLのうち3本のビット線BLを選択的に放電する選択的放電回路44と、選択的放電回路44によって放電される3本のビット線BL以外の5本のビット線BLのうち中央のビット線BL1本に選択的にプリチャージ電圧を印加する選択的プリチャージ回路45と、全ビットプリチャージ回路43および選択的プリチャージ回路45の動作を制御するプリチャージ回路46と、選択的放電回路44の動作を制御する放電トランジスタ選択回路47を有している。

0025

上記全ビットプリチャージ回路43は、ビット線BL0〜BLmの夫々にドレインが接続されたトランジスタT0〜Tmによって構成されている。そして、各トランジスタTのゲートにはプリチャージ回路46の出力端子PCAが接続されている。また、選択的プリチャージ回路45は、ビット線BL0〜BLmの夫々にドレインが接続されたトランジスタT10〜T1mを有している。そして、各トランジスタT1のゲートには、プリチャージ回路46の出力端子PC0〜PC7が順次接続されている。また、選択的放電回路44は、ビット線BL0〜BLmの夫々にソースが接続されたトランジスタT20〜T2mを有している。そして、各トランジスタT2のゲートには放電トランジスタ選択回路47の出力端子DC0〜DC7が順次接続されている。

0026

図2は、上記プリチャージ回路46の一例を示すブロック図である。図2において、DFF0〜DFF7はDタイプフリップフロップ回路(以下、単にフリップフロップと言う)である。各フリップフロップDFFにおけるCK端子にはCLK信号(クロック信号)が入力され、CLK信号の立ち上がり(立ち下がり)のタイミングでD端子に入力される信号の状態がQ端子に出力され、QB端子からはQ端子の反転レベルが出力される。また、S端子のレベルを「H」にすると、Q端子のレベルは強制的に「H」になる一方、QB端子のレベルは強制的に「L」になる。さらに、R端子のレベルを「H」にすると、上記Q端子のレベルは強制的に「L」になる一方、QB端子のレベルは強制的に「H」になる。これらの状態は、次のクロック信号の立ち上がり(立ち下がり)まで維持される。

0027

さらに、上記プリチャージ回路46においては、PSET信号がフリップフロップDFF5のS端子とPCA信号出力用のバッファ回路BUFとに入力され、RESET信号が各フリップフロップDFF0〜DFF7のR端子に入力されている。また、各フリップフロップDFFのQ端子は、出力端子が出力端子PC0〜PC7の何れかに接続されているオアゲート48の一方の入力端子に接続されると共に、隣のフリップフロップDFFのD端子に接続されている。その場合、最終段のフリップフロップDFF7のQ端子は、最前段のフリップフロップDFF0のD端子に接続される。尚、オアゲート48の他方の入力端子にはAP信号が入力される。こうして、総てのフリップフロップDFF0〜DFF7はループ状シリアル接続されて、シフトレジスタを構成しているのである。このように接続することによって、CLK信号の立ち上がり(立ち下がり)毎に各フリップフロップDFFのQ端子の状態が後段のフリップフロップDFFのQ端子に現れることになる。

0028

図4は、上記構成を有するプリチャージ回路46におけるタイミングチャートである。以下、図4にしたがって、プリチャージ回路46の動作を説明する。先ず、AP信号のレベルを「L」にする。そして、PSET信号のレベルを「H」にすると、出力端子PCAおよび出力端子PC5からは「H」レベルの信号が出力される一方、出力端子PC0〜PC4,PC6,PC7からは「L」レベルの信号が出力される。その結果、全ビットプリチャージ回路43を構成するトランジスタT0〜Tmのゲートのレベルが「H」となって、全ビット線BL0〜BLmがプリチャージされる。こうして、総てのビット線をプリチャージするのに必要な所定期間が経過すると、PSET信号のレベルを「L」にしてPCA信号のレベルを「L」にする。その場合、出力端子PC0〜PC7の状態は、CLK信号の次の立ち上がり(立ち下がり)まで維持される。この時点における出力端子PC0〜PC7の出力状態を8ビットの2進数で表すと「00000100」となる。したがって、上記出力端子PC5にゲートが接続されたトランジスタT15がオンされて、ビット線BL5のみが選択的にプリチャージされている。

0029

そして、上記各フリップフロップDFF0〜DFF7のCK端子に順次CLK信号が入力されると、CLK信号の立ち上がり(立ち下がり)のタイミングで、各フリップフロップDFFのQ端子の状態が隣のフリップフロップDFFのQ端子に現れる。その結果、2進数表現した各出力端子PC0〜PC7の出力状態が、以下のように右方向にシフトされることになる。
「00000100」→「00000010」→「00000001」→「10000000」→「01000000」→「00100000」→「00010000」→「00001000」
尚、上記AP信号のレベルを「H」にすると、全出力端子PC0〜PC7の出力レベルが「H」となり、全ビット線BL0〜BLmをプリチャージ可能になっている。

0030

図3は、上記放電トランジスタ選択回路47の一例を示すブロック図である。図2に示すプリチャージ回路46の場合と同様に、8個のDタイプフリップフロップ回路(以下、単にフリップフロップと言う)DFF8〜DFF15をシリアルに接続したシフトレジスタを構成している。但し、プリチャージ回路46の場合におけるPSET信号に相当するDSET信号は、フリップフロップDFF8〜DC10のS端子のみに入力され、フリップフロップDFF11〜DFF15のS端子はGNDに接続されるようになっている。さらに、出力端子が出力端子DC0〜DC7の何れかに接続されているアンドゲート49の入力端子に入力されるAP信号は、ノットゲート50を介して入力されるようになっている。

0031

図5は、上記構成を有する放電トランジスタ選択回路47におけるタイミングチャートである。以下、図5に従って、放電トランジスタ選択回路47の動作を説明する。先ず、AP信号のレベルを「L」にする。そして、全ビットプリチャージ回路43が全ビット線のプリチャージを終了すると、DSET信号のレベルを「H」にする。そうすると、出力端子DC0〜DC2からは「H」レベルの信号が出力される一方、出力端子DC3〜DC7からは「L」レベルの信号が出力される。その場合、出力端子DC0〜DC7の状態は、CLK信号の次の立ち上がり(立ち下がり)まで維持される。この時点における出力端子DC0〜DC7の出力状態を8ビットの2進数で表すと、「11100000」となる。したがって、上記出力端子DC0〜DC2にゲートが接続されたトランジスタT20〜T22がオンされて、ビット線BL0〜BL2のみが選択的に放電されている。

0032

そして、上記各フリップフロップDFF8〜DFF15のCK端子に順次CLK信号が入力されると、CLK信号の立ち上がり(立ち下がり)のタイミングで、2進数表現した各出力端子DC0〜DC7の出力状態が、以下のように右方向にシフトされることになる。
「11100000」→「01110000」→「00111000」→「00011100」→「00001110」→「00000111」→「10000011」→「11000001」
尚、上記AP信号のレベルを「H」にすると、全出力端子DC0〜DC7の出力レベルが「L」となり、プルダウンを停止できるようになっている。

0033

ここで、上記プリチャージ回路46における2進数表現した各出力端子PC0〜PC7の出力状態と放電トランジスタ選択回路47における2進数表現した各出力端子DC0〜DC7の出力状態とを比較してみる。図4の時点t2におけるプリチャージ回路46の出力状態は「00000100」であり、図5の時点t2における放電トランジスタ選択回路47の出力状態は「11100000」である。したがって、1ブロック8本のビット線のうち互いに隣接した3本のビット線が放電トランジスタ選択回路47によって選択的に放電され、残りの5本のビット線の中央に位置するビット線がプリチャージ回路46によって選択的にプリチャージされていることが分かる。また、図4の時点t3におけるプリチャージ回路46の出力状態は「00000010」であり、図5の時点t3における放電トランジスタ選択回路47の出力状態は「01110000」である。したがって、同様に、選択的に放電される隣接した3本のビット線以外の5本のビット線の中央に位置するビット線が選択的にプリチャージされているのである。他の時点においても同様である。

0034

図6は、図1に示すメモリセルMC12を読み出す際に各ビット線BL0〜BL9に印加される電圧パターンを示す。以下、上記構成において、メモリセルMC12を選択する場合の各部の動作について説明する。

0035

先ず、図4における時点t1において、上記プリチャージ回路46に供給されるPSET信号のレベルを「H」にして全ビットプリチャージ信号PCAのレベルを「H」にし、全ビット線BL0〜BLmをプリチャージレベルVp(例えば1V)にする。次に、図4および図5における時点t2において、全ビットプリチャージ信号PCAのレベルを「L」にして全ビット線BL0〜BLmをフローティング状態にする。その際に、プリチャージ回路46からのプリチャージビット線選択信号PC5のレベルは「H」になっているから、ビット線BL5のみはプリチャージ電位Vpに固定される。また、放電トランジスタ選択回路47に供給されるDSET信号のレベルを「H」にして放電ビット線選択信号DC0〜DC2のレベルを「H」にし、3本のビット線BL0〜BL2の電位を0Vにする。

0036

この時点t2におけるビット線BLの電圧印加パターンは、図6に示すようになる。すなわち、本実施の形態においては、1ブロック8本のビット線BL0〜BL7のうち、グランディングする3本のビット線BL0〜BL2以外の5本のビット線BL3〜BL7における中央のビット線BL5に、プリチャージ電圧Vpを印加するようにしている。そのために、選択メモリセルMC12の閾値が高く他の非選択メモリセルMCの閾値が低い場合に、何らかの要因で選択メモリセルMC12に関するセンス動作のタイミングが遅れた場合でも、選択メモリセルMC12のドレイン(ビット線BL3)から非選択メモリセルMC13〜MC17を介して電流がリークすることなはく、上記ドレインの電位はプリチャージ電位に保持されることになる。したがって、選択メモリセルMC12の読み出しを正常に行うことができるのである。一方、選択メモリセルMC12の閾値が低く他の非選択メモリセルMCの閾値も低い場合には、選択メモリセルMC12のドレイン(ビット線BL3)には、プリチャージ電圧Vpが強制的に印加されているビット線BL5から2つの非選択メモリセルMC13,MC14を介して電荷が供給されることになる。しかしながら、選択メモリセルMC12のソース側のビット線BL2は0Vに放電されているため、ビット線BL3の電位はVp/3に引き下げられる。したがって、ビット線BL3の電圧は、ビット線BL5のプリチャージレベルよりも低い電圧になり、正常に読み出しを行うことができるのである。

0037

次に、上記プリチャージ回路46及び放電トランジスタ選択回路47へのAP信号のレベルを「H」にして、全ビット線BL0〜BLmをプリチャージレベルVpにする。そうした後、図4および図5における時点t3の状態に移行する。

0038

以後、図4に示す上記プリチャージ回路46の動作と図5に示す放電トランジスタ選択回路47の動作とを同期させて継続すれば、1ブロック8本のビット線BL0〜BL7のうちグランディングする3本のビット線BLが順次図中右側にシフトされる。それと同時に、プリチャージ電圧Vpでフローティング状態となる4本のビット線BLおよびその中央でプリチャージ電圧Vpに固定される1本のビット線BLも順次図中右側にシフトされるのである。

0039

上述したように、仮想グランド方式による不揮発性半道記憶装置における読み出しは、選択メモリセルMC12に接続された2本のビット線BL2,BL3の一方(ビット線BL2)を放電すると共に、他方(ビット線BL3)を予めプリチャージすることによって行われる。その際に、本実施の形態においては、放電する側のビット線BL2に隣接する2本のビット線BL0,BL1も選択的に放電する。さらに、予めプリチャージする側のビット線BL3に隣接する4本のビット線BL4〜BL7を加えた5本のビット線BL3〜BL7における中央のビット線BL5に選択的にプリチャージ電圧を印加するようにしている。

0040

その際に、上記選択的に放電する3本のビット線の指定は放電トランジスタ選択回路47によって制御され、選択的にプリチャージ電圧を印加するビット線の指定はプリチャージ回路46によって制御される。

0041

ここで、上記選択メモリセルMC12の閾値が高い場合を考える。その場合、上述のようにビット線BL3がプリチャージレベルにあるが、ビット線BL5にプリチャージ電圧を印加しない場合には、非選択メモリセルMC13〜MC17の闇値が低い場合には放電されているビット線BL8の影響を受けてビット線BL3の電位が下がることなる。したがって、閾値が高い選択メモリセルMC12は、本来オフ状態であると判断されるべきところオン状態であると判断されてしまう。ところが、本実施の形態においては、放電しない5本のビット線BL3〜BL7における中央のビット線BL5にプリチャージ電圧を印加するようにしている。したがって、リークはビット線BL5〜BL8の間でのみ生じ、選択メモリセルMC12に接続されたビット線BL3への影響を防止することできるのである。

0042

次に、上記選択メモリセルMC12の閾値が低い場合を考える。その場合、上述のようにプリチャージレベルにあるビット線BL3は、選択的にブリチャージ電圧が印加されるビット線BL5からの影響を受けるよりも前に、放電されているビット線BL2の影響を受けて急速にプリチャージレベルVpがVp/3に引き下げられるため、選択メモリセルMC12はオン状態であると正常に判断される。したがって、メモリセルMCの読み出しを正常に行うことができるのである。

0043

尚、上記放電しない5本のビット線における中央のビット線より図中右側の2本のビット線の何れか一方(例えば、ビット線BL6)を選択的にプリチャージ電圧を印加した場合には、プリチャージ電圧印加ビット線BL6とそれよりも図中右側にある放電ビット線BL8との距離が近くなる。したがって、プリチャージ電圧印加ビット線BL6と放電ビット線BL8との間に在るメモリセルMC16,MC17の閾値が低い場合には、プリチャージ電圧印加ビット線BL6から放電ビット線BL8への電流リークが大きくなり、延いては選択メモリセルMC12に接続されたフローティングビット線BL3への影響が大きくなって、選択メモリセルMC12の閾値が高い場合に誤読み出しが生ずる可能性がある。

0044

逆に、上記放電しない5本のビット線における中央のビット線より図中左側の2本のビット線のうちセンスの対象とはならないビット線BL4に選択的にプリチャージ電圧を印加した場合には、プリチャージ電圧印加ビット線BL4と選択メモリセルMC12との距離が近くなる。したがって、プリチャージ電圧印加ビット線BL4とフローティングビット線BL3との間に在るメモリセルMC13の閾値が低い場合には、プリチャージ電圧印加ビット線BL4からフローティングビット線BL3への電荷チャージの影饗が大きくなり、選択メモリセルMC12の閾値が低い場合に誤読み出しが生ずる可能性がある。

0045

したがって、本実施の形態においては、上記放電しないビット線の本数を奇数本とし、その放電しない奇数本のビット線における中央のビット線にプリチャージ電圧を印加するのである。但し、放電するビット線の本数および放電しないビット線の本数は、上述の本数に限定されるものではなく、用いられる半導体記憶装置の仕様や特性に応じて適宜変更しても一向に差し支えない。

発明の効果

0046

上より明らかなように、第1の発明の不揮発性半導体記憶装置は、全ビットプリチャージ時には、プリチャージ回路によって全ビットプリチャージ手段を動作させて総てのビット線を充電し、読み出し動作時には、放電回路によって選択的放電手段を動作させて、選択メモリセルに接続された2本のビット線の何れか一方のビット線を含む1本以上の隣接するビット線を選択的に放電し、上記プリチャージ回路によって選択的プリチャージ手段を動作させて、上記選択メモリセルに接続された2本のビット線のうち他方のビット線に隣接する1本以上のビット線の何れかに選択的にプリチャージ電圧を印加するので、選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合に、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークを防止できる。したがって、正常な読み出しを行うことができるのである。

0047

尚、上記選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルに接続された2本のビット線のうち上記他方のビット線のプリチャージ電位が上記一方の放電されているビット線によって1/3にまで引き下げられるので、上記選択メモリセルのドレイン電位に対する上記プリチャージ電圧印加ビット線からの電荷チャージの影響はない。したがって、正常な読み出しを行うことができる。

0048

すなわち、この発明によれば、仮想グランド方式による不揮発半導体記憶装置の読み出し時における上記選択メモリセルに対するワード線を共有する隣接オンセルの影響をなくし、読み出しマージンを向上させることができるのである。

0049

また、上記第1の発明の不揮発性半導体記憶装置は、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線を、上記他方のビット線を含む隣接する複数のビット線における中央の1本のビット線とすれば、上記プリチャージ電圧印加ビット線が上記中央よりも上記選択メモリセルの反対側に在る場合のように、上記選択メモリセルの閾値が高い場合のドレイン電位が、上記プリチャージ電圧印加ビット線から放電ビット線への非選択メモリセルを介した電流リークの影響を受けることはない。また、上記中央よりも上記選択メモリセル側に在る場合のように、上記選択メモリセルの閾値が低い場合のドレイン電位が、上記プリチャージ電圧印加ビット線からの非選択メモリセルを介した電荷チャージの影饗を受けることはない。

0050

したがって、上記選択メモリセルの読み出しを安定して精度良く行うことができる。

0051

また、上記第1の発明の不揮発性半導体記憶装置は、上記全ビットプリチャージ手段,選択的プリチャージ手段および選択的放電手段を各ビット線に接続された複数のトランジスタで構成し、上記プリチャージ回路および放電回路を上記各手段を構成するトランジスタのゲートに制御信号を供給するように成せば、上記各手段を同じトランジスタの配列で構成することができ、面積の低減を図ることができる。さらに、上記ビット線に対する選択的放電やプリチャージ電圧の選択的印加をビット線単位で行うことができるので、上記放電ビット線の本数や非放電ビット線の本数や上記プリチャージ電圧印加ビット線の位置の変更を、上記プリチャージ回路あるいは放電回路の変更のみで容易に行うことができる。

0052

また、第2の発明の不揮発性半導体記憶装置の読み出し方法は、総てのビット線をプリチャージし、選択メモリセルに接続された2本のビット線の何れか一方のビット線を含む1本以上隣接するビット線を選択的に放電し、上記選択メモリセルに接続された2本のビット線のうち他方のビット線を含む隣接する複数本のビット線における中央の一本のビット線に選択的にプリチャージ電圧を印加するので、選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合に、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークを防止できる。したがって、正常な読み出しを行うことができる。一方、選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルのドレイン電位が上記プリチャージ電圧印加ビット線からの電荷チャージの影響を受ける前に、放電されている上記一方のビット線によって上記他方のビット線のプリチャージ電位が引き下げられる。したがって、正常な読み出しを行うことができるのである。

図面の簡単な説明

0053

図1この発明の不揮発性半導体記憶装置におけるブロック図である。
図2図1におけるプリチャージ回路のブロック図である。
図3図1における放電トランジスタ選択回路のブロック図である。
図4図2に示すプリチャージ回路の動作タイミングチャートである。
図5図3に示す放電トランジスタ選択回路の動作タイミングチャートである。
図6読み出し時に各ビット線に印加される電圧パターンを示す図である。
図7従来の半導体記憶装置におけるブロック図である。
図8図7とは異なる従来の半導体記憶装置のブロック図である。

--

0054

41…センスアンプ回路、
42…スイッチング回路、
43…全ビットプリチャージ回路、
44…選択的放電回路、
45…選択的プリチャージ回路、
46…プリチャージ回路、
47…放電トランジスタ選択回路、
48…オアゲート、
49…アンドゲート、
50…ノットゲート、
MC…メモリセル、
BL…ビット線、
T,T1,T2…トランジスタ、
DFF…フリップフロップ、
BUF…バッファ回路。

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