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技術 高周波発振器

出願人 トムソンライセンシングソシエテアノニム
発明者 メーメットイペクマルティンリーガーハインリッヒシェムマン
出願日 2001年6月27日 (19年5ヶ月経過) 出願番号 2001-195318
公開日 2002年2月28日 (18年9ヶ月経過) 公開番号 2002-064377
状態 特許登録済
技術分野 パルス発生器 発信器の安定化、同期、周波数シンセサイザ
主要キーワード 接地ループ アース経路 分周係数 I信号 共通電流源 Dフリップフロップ 出力制御電圧 LCタンク
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図面 (7)

課題

5〜6GHz帯域に十分な位相ノイズを有する高周波発振器において、IC上に特にコスト効率のよい集積を可能とすること

解決手段

基準発振器と、位相周波数検出器チャージポンプリング発振器および分周器を備えた位相同期ループ回路とを有し、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されている形式の高周波発振器において、前記リング発振器を、2つの遅延セル増幅器(A1,A2)を有する対称型の遅延セル発振器にすることで解決される。

概要

背景

今日では、5〜6GHzの帯域における新しいワイヤレスサービスを開設するさまざまな活動が存在する。例えば、ヨーロッパのHyperlan2、および合衆国のIEEE802.11aがある。その結果、良好な位相ノイズを有する集積発振器とI/Q発生回路に対する大きな需要がある。

位相同期ループを使用した高周波発振器は文献においてはよく知られている。例えば、“Der Elektroniker,No.6/1975”所収のRoland Bestによる“Theorie und Anwendungen des Phase-Locked Loops”から公知である。位相周波数検出器と、フィルタ付きチャージポンプと、電圧制御発振器と、分圧器とを有し、基準周波数によって制御される位相同期ループ付き高周波発振器が、Mehmet Soyueret al.:“A FULLY MONOLITHIC 1.25GHZ CMOS FREQUENCYSYNTHESIZER”Symposuim onVLSICircuits,US,New York,IEEE,9 June 1994,pages 127〜128,ISBN:0-7803-1919-2、さらに、Buchwald et al.:“A 6 GHZ INTEGRATEDPHASE-LOCKED LOOP USINGALGAAS/GAAS HETEROJUNCTION BIPOLAR TRANSISTORS”,IEEE Journal of Solid State Circuits,US,IEEE Inc.New York,Vol.27,No.12,01.12.1992,pages 1752〜1762,XP000329025、およびNovof et al.:“Fully integrated CMOS phase-locked loop with 15 to 240MHz locking range and 50 ps jitter”,IEEEJournal of Solid State Circuits,US,IEEE Inc New York,Vol.30,No.11,01.11.1995,pages 1259〜1266,XP000553064から公知である。GHz域の完全集積発振器とリング発振器とに関連するさらなる参考文献は、Pottbaecker and Langmannによる、“AN 8 GHZ SIILLICON BIPOLAR CLOCK-RECOVERY ANDDATA-REGENERATORIC”,IEEE Journal of Solid-State Circuits,IEEE,Dec.1994,Vol.29,pp.1572〜1576である。

概要

5〜6GHz帯域に十分な位相ノイズを有する高周波発振器において、IC上に特にコスト効率のよい集積を可能とすること

基準発振器と、位相周波数検出器、チャージポンプ、リング発振器および分周器を備えた位相同期ループ回路とを有し、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されている形式の高周波発振器において、前記リング発振器を、2つの遅延セル増幅器(A1,A2)を有する対称型の遅延セル発振器にすることで解決される。

目的

本発明の課題は、5〜6GHz帯域の良好な位相ノイズを有する高周波発振器において、IC上に特にコスト効率のよい集積を可能とすることである。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

基準発振器(6)と位相同期ループ回路とを有する高周波発振器であって、前記位相同期ループ回路は、位相周波数検出器(1)、チャージポンプ(2)、リング発振器(4)および分周器(5)を備えており、前記基準発振器(6)は、前記位相周波数検出器(1)に周波数制御のために接続されている形式の高周波発振器において、前記リング発振器(4)は、2つの遅延セル増幅器(A1,A2)を有する対称型の遅延セル発振器である、ことを特徴とする高周波発振器。

請求項2

前記基準発振器(6)は、タンク回路(7)を備えたコルピッツ型発振器であり、前記基準発振器(6)と前記位相同期ループ回路は、集積回路内に集積されており、前記タンク回路(7)は前記集積回路の外部にある、請求項1記載の高周波発振器。

請求項3

前記基準発振器(6)の同調範囲が、1.25〜1.5GHzであり、前記分周器(5)の分周係数が、5〜6GHzの同調された出力範囲を提供するために、4である、請求項1または2記載の高周波発振器。

請求項4

前記2つの遅延セル増幅器(A1,A2)は、無接地I/Q信号の発生のための二重出力段を有している、請求項1から3のいずれか1項記載の高周波発振器。

請求項5

前記チャージポンプ(2)は無接地ループフィルタ(3)を有しており、前記ループフィルタ(3)は、前記集積回路の外部にある、請求項1から4のいずれか1項記載の高周波発振器。

請求項6

前記チャージポンプ(2)の入力段は、差動増幅器であり、信号経路内npnトランジスタ(11)だけを有する、請求項5記載の高周波発振器。

請求項7

前記チャージポンプ(2)は、2つのpnpトランジスタを有する第1の電流源(12)と、第2の共通電流源(2I0)とを有しており、前記両方の電流源は、前記差動増幅器(11)に接続されており、前記第1の電流源(12)の電流は、基準電圧VREF)によって制御され、これによって前記pnpトランジスタのそれぞれに前記第2の電流源(2I0)の電流の半分を供給する、請求項6記載の高周波発振器。

請求項8

前記遅延セル発振器(4)には、I信号とQ信号の間の位相制御のために、位相検出器(21)を備えたループ(ループII)が接続されている、請求項1から7のいずれか1項記載の高周波発振器。

請求項9

前記遅延セル発振器(4)は、周波数制御のための2つの対称型の増幅器セクション(33,34,37;35,36,38)と、位相制御のための増幅器(39)とを有しており、前記増幅器セクションは、それぞれ遅延セル増幅器(31,32)の出力側に接続されており、前記増幅器(39)は、前記2つの増幅器セクション(33,34,37;35,36,38)に接続されている、請求項1から8のいずれか1項記載の高周波発振器。

技術分野

0001

本発明は、5〜6GHzの帯域同調された周波数域を提供する、位相同期ループPLL)を有する高周波発振器に関する。

背景技術

0002

今日では、5〜6GHzの帯域における新しいワイヤレスサービスを開設するさまざまな活動が存在する。例えば、ヨーロッパのHyperlan2、および合衆国のIEEE802.11aがある。その結果、良好な位相ノイズを有する集積発振器とI/Q発生回路に対する大きな需要がある。

0003

位相同期ループを使用した高周波発振器は文献においてはよく知られている。例えば、“Der Elektroniker,No.6/1975”所収のRoland Bestによる“Theorie und Anwendungen des Phase-Locked Loops”から公知である。位相周波数検出器と、フィルタ付きチャージポンプと、電圧制御発振器と、分圧器とを有し、基準周波数によって制御される位相同期ループ付き高周波発振器が、Mehmet Soyueret al.:“A FULLY MONOLITHIC 1.25GHZ CMOS FREQUENCYSYNTHESIZER”Symposuim onVLSICircuits,US,New York,IEEE,9 June 1994,pages 127〜128,ISBN:0-7803-1919-2、さらに、Buchwald et al.:“A 6 GHZ INTEGRATEDPHASE-LOCKED LOOP USINGALGAAS/GAAS HETEROJUNCTION BIPOLAR TRANSISTORS”,IEEE Journal of Solid State Circuits,US,IEEE Inc.New York,Vol.27,No.12,01.12.1992,pages 1752〜1762,XP000329025、およびNovof et al.:“Fully integrated CMOS phase-locked loop with 15 to 240MHz locking range and 50 ps jitter”,IEEEJournal of Solid State Circuits,US,IEEE Inc New York,Vol.30,No.11,01.11.1995,pages 1259〜1266,XP000553064から公知である。GHz域の完全集積発振器とリング発振器とに関連するさらなる参考文献は、Pottbaecker and Langmannによる、“AN 8 GHZ SIILLICON BIPOLAR CLOCK-RECOVERY ANDDATA-REGENERATORIC”,IEEE Journal of Solid-State Circuits,IEEE,Dec.1994,Vol.29,pp.1572〜1576である。

発明が解決しようとする課題

0004

本発明の課題は、5〜6GHz帯域の良好な位相ノイズを有する高周波発振器において、IC上に特にコスト効率のよい集積を可能とすることである。

課題を解決するための手段

0005

上記課題は、本発明により、基準発振器位相同期ループ回路とを有する高周波発振器であって、前記位相同期ループ回路は、位相周波数検出器、チャージポンプ、リング発振器および分周器を備えており、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されている形式の高周波発振器において、前記リング発振器を、2つの遅延セル増幅器(A1,A2)を有する対称型の遅延セル発振器にすることで解決される。

発明を実施するための最良の形態

0006

本発明の高周波発振器は、基準発振器と位相同期ループ回路とを有しており、この位相同期ループ回路は、位相周波数検出器、チャージポンプ、リング発振器および分周器を有しており、基準発振器は、周波数制御のために位相周波数検出器に接続されている。基準発振器は、有利には1.25〜1.5GHzの範囲で動作し、低位ノイズを供給する外部タンク回路を備えたコルピッツ型デジタル制御周波数シンセサイザである。分周器の分周係数は4であり、これは、5〜6GHzの同調された出力範囲を提供するためである。リング発振器は、2つの遅延セル増幅器を有する対称型遅延セル発振器であり、2つの遅延セル増幅器は、有利には、位相同期ループによる非常に低い位相ノイズを有する無接地I/Q出力信号を供給する。

0007

位相同期ループ回路は、基準発振器とともに集積回路に集積されており、これは、有利には、RFアプリケーションによく適したBICMOSシリコンゲルマニウムプロセスを用いて行われる。基準発振器のタンク回路と、チャージポンプのループフィルタは、集積回路の外部にある。特にチャージポンプとリング発振器とに関する有利な実施例は従属請求項に示されており、以下の記述において説明される。

0008

図1に示されているように、同調回路である外部タンク回路7を備えた基準発振器6は、良好な位相ノイズを有する基準周波数を供給するためにVCOとして使用されている。5〜6GHzのローカル発振器(LO)範囲をカバーするために、有利には1.25〜1.5GHzの小さな同調範囲が、基準発振器6に対して使用されている。これは、適度に高いQの外部LCタンク7によって達成することができる。

0009

基準発振器6の基準周波数は、位相同期ループ(PLL)回路の位相周波数検出器1に印加され、この位相周波数検出器1は1.25〜1.5GHzで動作し、位相同期ループ回路はさらに、ループフィルタ3を備えたチャージポンプ2、リング発振器4(DCO、すなわち遅延セル発振器)および分周器5を有している。PFD(位相周波数検出器)1は、DCO4の位相周波数を基準発振器6と比較する。PFD出力は、チャージポンプ2のループフィルタ3によってフィルタリングされ、周波数制御のためにDCO4に印加される。

0010

チャージポンプ2とループフィルタ3に対しては、同調制御電圧上の妨害を避けるために、完全に差動的な構成が用いられている。ループ帯域が高い場合には、位相変化に対するループ反応は非常に迅速であり、したがって位相ノイズは低減される。DCO周波数は、PFD1に印加される前に、分周器5によって係数4で分周される。このため、PLL制御されたDCOの位相ノイズの性能は、基準ソース6の位相ノイズの性能よりも、理論的に12dB分だけ劣る。

0011

位相周波数検出器1は、2つのDフリップフロップDFF)と、RESETパスのための1つのANDゲートとから成る。ECL構造が使用されており、1.8GHzまで動作するように最適化されている。基準ソースとして、外部LCタンク7を備えた集積コルピッツ型発振器が、基準発振器6のために使用されている。係数4の分周器5はECLフリップフロップによって実現されており、速度と電流消費の観点から最適化されている。

0012

次に、遅延セル発振器4(DCO)とチャージポンプ2を、図2および図3を参照してより詳細に説明する。

0013

図2によるチャージポンプ2は広い帯域を有しており、この帯域は、外部ループフィルタ3へのピンパッドインタフェースと、ループフィルタ3自体とによってしか制限されない。これは、信号経路npnトランジスタしか使用せず、また高速のpnpまたはpMOSトランジスタを要求しない構成によって達成される。第1の電流源pnpトランジスタ12は、Vrefによって制御される一定の電流I0をnpnトランジスタ対11のコレクタに供給する。npnトランジスタ対11の入力側INchには、PFD1の出力信号が印加される。トランジスタ対11のエミッタは、第2の電流源2*I0を介して、アースGNDに接続されている。出力側UTchでは、±2×I0−I0の差分が外部ループフィルタ3へ流れる。ループフィルタ3における信号はバッファ13によってセンシングされ、出力制御電圧Vcontとして、DCO4の制御入力側に順方向で送られる。

0014

出力ノードを適切な動作範囲に保持するために、同相増幅器14は、pnpトランジスタ12の平均電流を制御し、これがnpnトランジスタ11の電流の正確に半分となるようにする。クランプ回路15は、DCO4の制御信号許容限界内にあることを保証する。ループフィルタ3は、同調ライン上での歪みおよびクロストークを避けるために、差動的に接続されている。ループフィルタ3に対しては、アース経路が存在しない。これは、DCO4の急峻な同調特性のために必要である。

0015

電圧制御されたDCO4は、図3で示されているように、2つの増幅器A1およびA2から構成されており、対称型のリング発振器を成している。図2のチャージポンプ2からの電圧Vcontは、増幅器A1およびA2のためのテイル電流2I0を制御増幅器Acを介して制御する。図6も参照せよ。増幅器A1およびA2の遅延は、電流2I0に依存してほぼ線形であり、周波数同調特性のかなりの線形性を可能にする。増幅器A1およびA2の電流出力によって、負荷抵抗Rcを介した電圧降下が生じ、およそI0・Rc/VT小信号ゲインが得られる。図6も参照せよ。

0016

完全にチップ上に差動的構成を実現することによって(集積回路)、LO漏れのようなRF干渉作用が最小化される。これは、現代直接変換受信機コンセプトのための要請である。この回路の原理は、マルチGHz範囲の完全集積発振器によく適しており、非常に広い同調範囲を提供する。

0017

リング発振器の位相ノイズは、多くの研究においてモデル化されている。例えば、参考文献として、A.Hajimiri,S.Limotyrakis and T.H.Lee,“Jitter and Phase Noise in Ring Oscillators”,IEEE Journal of Solid-StateCircuits,IEEE,June 1999,Vol.34,pp.790〜804[1]、およびB.Razavi,“A Study of Phase Noise in CMOS Oscillators”,IEEE Journal of Solid-State Circuits,IEEE,March196,Vol.31,pp.331〜343[2]を参照せよ。この研究における位相ノイズの計算は、A.Hajimiri and T.H.Leeの参考文献“The Design of Low Noise Oscillators”,Kluwer Academic Publishers,Norwell,Massachusetts,USA,1999[3]の包括的研究に従っている。

0018

[3]の単側波帯位相ノイズの計算を、図3に示されているようなバイポーラ差動リング発振器4に適用すると、

0019

0020

が得られる。この式において、Nは遅延段の数、f0は発振器周波数、Δfは周波数オフセットであり、この場合、位相ノイズが測定される。ノイズ源として、コレクタ電流ショットノイズと負荷抵抗のノイズが考慮され、その一方で、ベース抵抗と1/fノイズは無視される。Eq.1から、テイル電流I0と電圧変動R0・I0は、大きくすべきであることが理解されるが、これは低電力設計とは相反する。Eq.1からの別の結論は、最小数の遅延段しか必要でないということである。

0021

Eq.1をN=2,I0=400μA,Rc=400Ω,f0=6GHzおよびΔf=10kHzで評価すると、L(10kHz)=−41dBc/Hzの位相ノイズが得られる。このことは、QAMのような比較的に高次変調方法を備えたシステムにとって、この発振器は、比較的低い位相ノイズの基準発振器を有する広帯域PLLによって制御されなければならない、ということを意味する。

0022

したがって、遅延セル発振器4の位相ノイズ性能は、現代のデジタル伝送システムシステムの要求を満たさない。PLL内で制御されている場合には、基準発振器6は、VCOの位相ノイズをループ帯域内で支配する。周波数オフセットΔfの関数としての、PLL出力の位相ノイズSφoは、したがって、

0023

0024

と表すことができる。Eq.2において、SφDCOはEq.1に関連して計算されたDCOの位相ノイズであり、Sφrefは基準発振器6の位相ノイズであり、G(Δf)は順方向ループゲインであり、H(Δf)は逆方向ループゲインを表している。

0025

基準発振器6は、共振周波数がf0ref、QがQref、ノイズ指数がFref、出力電力がPrefのタンク回路7に通じているので、その位相ノイズSφrefはLeesons式に従って、

0026

0027

と表すことができる。順方向ループゲインG(Δf)は、

0028

0029

に従って、位相検出器およびチャージポンプ定数Kφと、ループフィルタ3のインピーダンスZLと、VCO4の定数KVCOとに依存する。

0030

逆方向ループゲインH(Δf)は、分周比Nの関数として、
H(Δf)=1/N (Eq.5)
と表すことができる。

0031

Eq.3からEq.5をEq.2に代入すると、PLL回路1〜5の位相ノイズを計算することができる。現実的な実施例のためには、計算は以下の仮定に基づく。

0032

6.セクション3.1においてfDCOに対して計算されたDCO位相ノイズ=6GHz
7.DCO同調定数KDCO=1000 2πMHz/V
8.位相検出器定数Kφ=0.5mA/(2πrad)
9.分周係数N=4
10.ループフィルタZLにおいて、C1=0,C2=22pF,R2=15kΩ
11.基準発振器において、Qref=20,f0ref=1.5GHz,Fref=3,Pref=0.2mW
結果としてPLLは、例えば10kHzオフセット周波数において、−41dBc/Hz(自励VCO)から−78dBc/Hz(VCOはPLL制御されている)まで位相ノイズを改善することができる。しかしながら、周波数が低くなるにつれて、位相ノイズは増大する。というのも、基準発振器6の位相ノイズが増大するからである。ループフィルタ3の選択は、PLLの特性周波数における共振に影響するという観点から重要である。良好な位相ノイズ性能を達成するためには、低ノイズ基準発振器6はQref>20の高Q共振器においても動作しなければならず、ループPLLの帯域は>20MHzであるべきである。

0033

測定によれば、DCO周波数は、3.5GHzから6GHzまで同調させることができる。位相ノイズ性能は基準発振器6によって制限されている。1.25GHzの動作周波数においてL(10kHz)=−104dBc/Hzである外部基準を使用すると、測定される位相ノイズは、全体的に、5GHzで−90dBc/Hzである。これは、基準とDCOとの間の位相ノイズにおいて理論的に予測される12dBの低減よりも、2dBだけ劣る。

0034

高周波発振器はまた、位相検出器21を備えた第2のループも有しており、位相検出器21は、図4で示されているように、リング発振器4のI/Q出力信号に接続されている。位相検出器21は、I信号Q信号位相差が90゜ではないとき、リング発振器4に対してエラー信号Vphaseを供給し、これによって常にI信号とQ信号の間の直交性が、高周波発振器の動作中に周波数帯域全体において維持される。

0035

位相制御信号Vphaseは、図5で示されているように、リング発振器4の遅延セル増幅器A1およびA2に接続されている。遅延セル増幅器A1およびA2は直列に接続されており、それぞれ90゜の位相シフトを提供する。遅延セルA1,A2の出力は無接地であり、遅延セルA2の出力はI+信号およびI−信号のために使用され、遅延セルA1の出力はQ+信号およびQ−信号のために使用される。図3も参照せよ。遅延セルA2の出力は、逆変換器IVを介して遅延セルA1の入力側に接続されており、これによって360゜の振動条件が満たされる。

0036

リング発振器4はさらに、2I0の電流を遅延セルA1およびA2のそれぞれに供給するための増幅器セクション2I0を有しており、この増幅器セクションには、周波数制御のために、チャージポンプ2の制御信号Vcontが接続されている。これら増幅器セクション2I0は同一であり、これによって遅延セルA1およびA2は対称的に同調される。これら増幅器セクション2I0は、同じ電流源23に接続されている。

0037

位相検出器21の制御信号は、制御可能な電流源22に接続されており、この電流源22は、増幅器セクション2I0のそれぞれに接続されている。電流源22を介して、制御電圧Vphaseは、電流源23の電流の非対称性をもたらし、この電流源23を介して、I/Q信号の所望の90゜の位相差からのずれが補正される。

0038

遅延セル発振器4の詳細な回路線図が図6に示されている。リング発振器4は、実質的に、遅延セル増幅器A1およびA2と、逆変換器IVを備えたフィードバックループと、位相および周波数の制御のための制御増幅器Acとから成っている。遅延セル増幅器A1は増幅器31を有しており、この増幅器31は、遅延セル増幅器A2の増幅器32の入力側に接続されており、出力側は、出力信号I+/I−およびQ+/Q−を負荷抵抗Rcを介して供給し、負荷抵抗Rcは、給電電圧VCCに接続されている。

0039

増幅器31の出力側には、2つの増幅器33および34が、遅延のために、したがって増幅器31の周波数同調のために接続されている。遅延セル増幅器A2は、遅延セル増幅器A1に相応して増幅器32,35および36で構成されているが、これは、対称型の遅延セル発振器を提供するためである。

0040

増幅器37の出力側は、信号Q+、Q−の電圧制御のために、増幅器33,34の入力側に接続されており、また遅延のために増幅器33,34の出力側に接続されているが、これはそれぞれ周波数調整のためである。周波数調整は、制御増幅器Acの増幅器37によって提供され、この増幅器37の入力側には、制御信号Vcontが印加され、出力側は、それぞれ給電電圧として、増幅器33および34に接続されている。遅延セルA2のための増幅器35,36は、増幅器33,34と同様に構成されている。制御増幅器Acはさらに、遅延セルA2のための増幅器38を有しており、この増幅器38の入力側にも、遅延セルA1およびA2の対称的同調のために、制御信号Vcontが印加される。

0041

制御増幅器Acはさらに増幅器39を有しており、この増幅器39の入力側には、位相制御信号Vphaseが印加される。増幅器39の出力側は、増幅器37および38に接続されているが、これは、出力信号IおよびQに対して、90゜の正しい位相差が得られるように、増幅器37を増幅器38に対してシフトさせるためである。遅延セル発振器4は、したがって、周波数制御のための2つの対称型増幅器セクション33,34,37;35,36,38と、位相制御を提供し、かつこれら増幅器セクションに接続されている増幅器39とを有している。

図面の簡単な説明

0042

図15〜6GHzの範囲の高周波発振器を示す。
図2図1の高周波発振器のチャージポンプを示す。
図3図1の高周波発振器のリング発振器を示す。
図4位相検出器を備えたループを有する、図1によるリング発振器を示す。
図5位相と周波数の制御のための構成を有する、図3による遅延セル発振器を示す。
図6図5による遅延セル発振器の回路線図を示す。

--

0043

1位相周波数検出器
2チャージポンプ
3ループフィルタ
4リング発振器
5分周器
6基準発振器
タンク
11npnトランジスタ
12pnpトランジスタ
13バッファ
14同相増幅器
15クランプ回路
21位相検出器
22 制御可能な電流源
23 電流源
31〜39 増幅器

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