図面 (/)

技術 半導体装置およびラッチアップ防止効果を最適化するガードリングレイアウト方法

出願人 エヌエックスピーユーエスエイインコーポレイテッド
発明者 深澤秀貴
出願日 2000年8月3日 (20年4ヶ月経過) 出願番号 2000-236037
公開日 2002年2月22日 (18年10ヶ月経過) 公開番号 2002-057284
状態 特許登録済
技術分野 半導体集積回路
主要キーワード エピコン 外部接続回路 縦配置 横配置 ダイチップ 回路領域間 パッド周辺 寄生pnpトランジスタ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2002年2月22日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (19)

課題

解決手段

サブコンを「集中」・「排除」・「選択」することにより、寄生素子活性化・不活性化を意図的に制御することができる。サブコンを「集中」して配置した部分は寄生素子が活性化するので、その部分にエピコンウエルコンを挿入して余分な電流を吸い上げることができる。寄生素子を不活性にしたい回路領域ではサブコンをできる限り「排除」する。実チップ上でこれらの領域を意図的に「選択」する。また、ガードリング多重にすることにより、さらに効果を2〜3倍とすることができる。

概要

背景

概要

ラッチアップ防止ガードリンングのレイアウトを最適化した半導体装置とそのレイアウト方法を提供する。

サブコンを「集中」・「排除」・「選択」することにより、寄生素子活性化・不活性化を意図的に制御することができる。サブコンを「集中」して配置した部分は寄生素子が活性化するので、その部分にエピコンウエルコンを挿入して余分な電流を吸い上げることができる。寄生素子を不活性にしたい回路領域ではサブコンをできる限り「排除」する。実チップ上でこれらの領域を意図的に「選択」する。また、ガードリング多重にすることにより、さらに効果を2〜3倍とすることができる。

目的

効果

実績

技術文献被引用数
0件
牽制数
2件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

半導体装置であって:外部接続回路部(141);内部回路部(142);および当該半導体装置内に配置されたP+層(143)とN+層(144)からなるガードリング;から構成され、前記内部回路部に付随するP+層(147)を前記内部回路部近傍から排除したことを特徴とする半導体装置。

請求項2

半導体装置であって:外部接続回路部(141);内部回路部(142);および当該半導体装置内に配置されたP+層(143)とN+層(144)からなるガードリング;から構成され、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置したことを特徴とする半導体装置。

請求項3

半導体装置であって:外部接続回路部(141);内部回路部(142);および当該半導体装置内に配置されたP+層(143)とN+層(144)からなるガードリング;から構成され、前記ガードリングを多重に配置したことを特徴とする半導体装置。

請求項4

半導体装置であって:外部接続回路部(141);内部回路部(142);および当該半導体装置内に配置されたP+層(143)とN+層(144)からなるガードリング;から構成され、前記内部回路部に付随するP+層(147)を前記内部回路部近傍から排除し、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置したことを特徴とする半導体装置。

請求項5

半導体装置であって:外部接続回路部(141);内部回路部(142);および当該半導体装置内に配置されたP+層(143)とN+層(144)からなるガードリング;から構成され、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置し、前記ガードリングを多重に配置したことを特徴とする半導体装置。

請求項6

半導体装置であって:外部接続回路部(141);内部回路部(142);および当該半導体装置内に配置されたP+層(143)とN+層(144)からなるガードリング;から構成され、前記内部回路部に付随するP+層(147)を前記内部回路部近傍から排除し、前記ガードリングを多重に配置したことを特徴とする半導体装置。

請求項7

半導体装置であって:外部接続回路部(141);内部回路部(142);および当該半導体装置内に配置されたP+層(143)とN+層(144)からなるガードリング;から構成され、前記内部回路部に付随するP+層(147)を前記内部回路部近傍から排除し、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置し、前記ガードリングを多重に配置したことを特徴とする半導体装置。

請求項8

半導体装置であって:当該半導体装置内に配置されたP+層とN+層からなるガードリングであり、該ガードリングを構成するP+層を、寄生素子を不活性にしたい領域から排除し活性にしたい領域に集中させた、ガードリング;から構成される半導体装置。

請求項9

外部接続回路部(141)と、内部回路部(142)と、P+層(143)とN+層(144)からなるガードリングとから構成される半導体装置において、ラッチアップ防止効果を最適化するガードリングレイアウト方法であって:前記内部回路部に付随するP+層を前記内部回路部近傍から排除すること、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置することまたは前記ガードリングを多重に配置することのいずれか2以上を組み合わせることによりガードリングレイアウト方法。

請求項10

P+層とN+層からなるガードリングから構成される半導体装置において、ラッチアップ防止効果を最適化するガードリングレイアウト方法であって:前記ガードリングを構成するP+層を、寄生素子を不活性にしたい領域から排除し活性にしたい領域に集中させるガードリンングレイアウト方法。

技術分野

0001

本発明は一般に半導体装置に関し、さらに詳細にはラッチアップ防止用にガードリンングのレイアウトを最適化した半導体装置とそのレイアウト方法に関する。

0002

CMOS技術の共通の問題として、微細化するにつれてラッチアップ現象が顕著に発生することがある。ラッチアップ現象は、寄生pnpnサイリスタオン状態入り電源端子間過大電流が流れて素子破壊する現象である。最大定格を超えたサージ電源リプル雑音電源起動時の電源立上時間の差などにより引き起こされる。このオン状態は、pnpおよびnpnトランジスタベース接地小信号電流利得の和が1を超える場合に発生する。ラッチアップを防止するために、p+、n+形のガードリング基板表面に形成することが従来よりおこなわれている。

0003

パワー素子部分は、電流注入・抽出が行われる拡散層で、ここから基板等に電流(電荷)が注入・抽出されるので、「CMOS NWELL中の電源に接続されたP」−「N(CMOSNWELL)」−「Psub」-「N(PowerMOS)」 というサイリスタ構造トリガーとなる。pnpn構造寄生pnpトランジスタ増幅率等の性能は、各プロセスの拡散層の濃度によってきまるのが、一般的である。一方npnの性能はレイアウト配置に依存するので、この点に注目した。

0004

図1は、従来技術による、P+層からなるVSSサブストレートコンタクト(以下、サブコンまたはP+層という)13とN+層からなるVDD・NWELL/NEPI(以下、NWELLまたはN+層という)14をガードリングとしてLDMOS11とNWELL12間に配置し、P+層15を有するCMOS構造の平面図10を示す。

0005

図2は、図1のA-A'間の断面図20を示す。

0006

図3は、図2からP+層13を排除した場合の断面図30を示す。

0007

図1ないし図3のP+層15は、CMOS・NWELL12に付随して生じるサブコンであり、ガードリングとしての役目も期待されていた。図面中の数字(参照番号を除く)は、LDMOS11とCMOS・NWELL12間の間隔とP+層、N+層の各幅を示す。以下で、説明する実験において、このLDMOS11とCMOS・NWELL12間の間隔を変化させ、ガードリングの効果を検証した。以下の図面中のLDMOSとCMOS・NWELL間の間隔と各層上に記載した数字は、同様の意味であるが、特定を意図するものではない。

0008

ラッチアップ防止には、従来技術によるデザインルールでは、P+層13、15とN+層14をPMOS領域11とNMOS領域12の間に配置することと、P+層とN+層をそれぞれ1列ずつ配置することであった。レイアウトルールとしては、LDMOS11とCMOS・NWELL12間の間隔を85μmで、±200mAの許容量が得られる。したがって、許容量が数アンペアの場合、間隔はその電流値に応じて増加するので数百μm程度必要であった。サブコン(P+層)の配置方法については、特段ルールはなかった。

0009

以上から、これまでガードリングは、P+層とN+層を入れれば良い、間隔は広ければ広いほど良いという受動的なものであった。

0010

ガードリングを入れる間隔はシュリンクレートに依存しないので、微細化が進むと共にラッチアップ防止のために必要とされる領域が増加してしまう。また、動作電流が数アンペアを保証しなければならないパワー素子の場合、その間隔は更に広いため、ダイサイズ縮小の妨げとなっている。さらに、サブコンを多く入れれば良いまたは入れさえすればラッチアップは防げるという認識が逆にラッチアップを招くことがあった。

0011

したがって、本発明の一目的は、ガードリングのレイアウト方法を最適化することにより、従来に比較して寄生素子の性能(増幅率)を半減することである。

0012

また、本発明の一目的は、サブコンの「選択」「集中」「排除」することにより、寄生素子の活性化・不活性化を制御し、能動的にラッチアップを防止することである。

0013

さらに、本発明の一目的は、ラッチアップガードリンング間隔を従来に比べ半分にして、ダイサイズを縮小することである。

0014

さらに、本発明の一目的は、小型で信頼性の高いダイチップを製造することである。

課題を解決するための手段

0015

前記および他の目的は、半導体装置であって、半導体装置内に配置されたP+層とN+層からなるガードリングであって、寄生素子を不活性にしたい領域からP+層を排除し、活性にしたい領域にP+層を集中することにより寄生素子の活性化および不活性化を制御した半導体装置によって実現される。

0016

ラッチアップ防止効果を最適化するガードリングレイアウト方法を検証するため、種々の実験を行った。以下に、その実験内容を述べる。

0017

図4は、本願の一実験例による、図3からCMOS・NWELL12に付随したP+層15を排除し、ガードリングとしてN+層14のみを形成した場合の断面図40を示す。

0018

図5は、本願の一実験例による、LDMOS51とCMOS・NWELL52間にコの字型のガードリンングとしてP+層53、N+層54を形成し、P+層55を有するCMOS構造の平面図50を示す。

0019

図6は、本願の一実験例による、図5のB-B'間の断面図60を示す。LDMOS51とCMOS・NWELL52間の間隔は、85μm、128μm、170μmの3通りで実験を行った。

0020

図7は、図6をP+層、N+層およびLDMOS51とCMOS・NWELL52間の間隔を変更した場合の断面図80を示す。LDMOS51とCMOS・NWELL52間の間隔は、114μm、157μm、199μmの3通りで実験を行った。

0021

図8は、本願の一実験例による、LDMOS101とCMOS・NWELL102間にガードリングとしてコの字型のP+層103、およびN+層104、P+層105、N+層106を形成し、P+層107を有する場合のCMOS構造の平面図100を示す。図5の例に、ガードリングを二重に設けた場合である。

0022

図9は、本願の一実験例による、図8のC-C'間の断面図110を示す。LDMOS101とCMOS・NWELL102間の間隔は、166μm、209μm、251μmの3通りで実験を行った。

0023

図10は、図9からP+層107を排除した場合の断面図130を示す。

0024

図11は、本願の一実験例による、LDMOS141の周囲にガードリングとしてロの字型のP+層143と、N+層144、P+層145、N+層146を形成し、P+層147を有するCMOS構造の平面図140を示す。図8のコの字型のP+層103をロの字型にした場合である。

0025

図12は、本願の一実験例による、図11のD-D'間の断面図150を示す。LDMOS141とCMOS・NWELL142間の間隔は、図9および図10と同様に166μm、209μm、251μmの3通りで実験を行った。

0026

図13は、図12からP+層147を排除した場合の断面図160を示す。

0027

図14は、図1から図13までの寄生npnの性能(増幅率)を示すグラフである。縦軸は増幅率、横軸はLDMOS11、51、101、141とCMOS・NWELL12、52、102、142間の間隔を示す。

0028

図14に示される試験結果から以下のことが明らかである。

0029

(1)CMOS・NWELLに付随するP+層15、107を「排除」した方が増幅率は低くなる。図3図4図12図13の結果から明らかである。

0030

(2)LDMOS周辺のガードリングは、I型よりコの字型、コの字型よりロの字型の方が増幅率は低くなる。図2図6図9図12の結果からそれぞれ明らかである。

0031

(3)LDMOSとCMOS・NWELL間のガードリングは、距離が同じであれば、一重より二重の方が増幅率は低い。図6の間隔170μmと図9の間隔166μmを比較すると、距離が短いがガードリングが二重の図9の方が増幅率が低いことから明らかである。

0032

(4)LDMOSとCMOS・NWELL間の間隔は、従来から言われている通り広いほど増幅率は低い。各実験において、間隔を3通り実施しているが、いずれの場合も、距離を離すほど増幅率が低くなることから明らかである。

0033

図15は、本願の一実施例による、LDMOS領域181と回路領域182を縦配置した半導体素子にガードリングを最適化してレイアウトした半導体装置の平面図180を示す。

0034

図16は、本願の一実施例による、LDMOS領域191と回路領域192を横配置した半導体素子にガードリングを最適化してレイアウトした半導体装置の平面図190を示す。

0035

図15および図16は、上記実験結果を基にガードリングのレイアウトを最適化したものであり、本発明が採用すべきレイアウトの一例である。以下図15を例に説明する。

0036

1.LDMOSの配置
トップA/ボトムA/ボトムB/トップBからなる配置は従来から採り入れられているLDMOSの配置に変更はないが、各ブロック間からサブコン(P+層)を「排除」すべき点に注目すべきである。ボトムのLDMOSはそれぞれ他方に対してNWELLの働きをするからである。また、ボトムをトップで挟むことにより、トップがボトムのガードリングとして働くからである。

0037

2.ガードリングの配置
(1)ガードリングをLDMOSの周囲に「集中」させる点に注目すべきである。LDMOSを2方向以上から包囲することにより、回路領域に流れ込む電流を1/2から1/4程度に減少させることが可能となる。

0038

(2)ガードリングが広く採れる場合は、サブコンとNWELLを多重(二重・三重)に配置する点に注目すべきである。太いガードリングを一重に配置するのではなく、細いガードリング二重に配置することによって、寄生ベータを半減できる点に注目すべきである。LDMOSとCMOS・NWELLの間隔が一定ならば、太いガードリングと細いガードリングは、ラッチアップ防止の効果としてはほぼ同じである。したがって、同じ間隔では細いガードリングを二重・三重に配置することにより寄生素子の増幅率を1/2、1/3にできる。したがって、上記(1)のレイアウトと組み合わせることにより、回路領域に流れ込む電流を1/4から1/12程度に削減できる。図18では、回路領域に面したガードリングについてのみ二重に配置した実施例を示すが、その他の面を多重とすることはガードリング幅が十分に採れる場合にはより好適である。サブコン183-1がNWELL184-1を活性化させ、サブコン185がNWELL184-1と186をそれぞれ活性化させるため、過大電流から回路領域を保護するガードリングとして効果的に作用する。ガードリングのトータルの幅は、許容電流値に依存するが、一実施例として、2Aの場合86μm、4Aの場合125μm、6Aの場合150μmが最低限必要であるが、この値に限定されるものではない。

0039

(3)回路領域に面したガードリングとその対面のガードリングは内側(LDMOS側)にサブコン183-1と183-4を配置し、NWELL184-1と184-4をその外側に配置させる点に注目すべきである。

0040

(4)パッド周辺スペースにガードリングを配置させる点に注目すべきである。サブコンとNWELLの配置は、トップに対してはNWELL、ボトムに対してはサブコンを配置する。このガードリングを多重とすることは、上述のとおりガードリング幅が十分に採れる場合にはより好適である。

0041

(5)回路領域からより遠くにより多くのサブコン183-4等を配置する。これによって、基板電流は回路領域から遠くで吸い上げられる。

0042

3.回路領域のサブコンの配置
通常のセル単位回路ブロック中のNMOSのガードリング等のサブコンは、従来のレイアウト方法と同様である。しかし、回路領域周辺からサブコンをできるだけ「排除」する点に注目すべきである。回路領域は、ガードリンングの外側に置かれ、必要最低限以外のサブコンを「排除」する。特に、LDMOSと回路領域間に配置されたガードリングは、回路領域側からサブコンを「排除」し、NWELL186を配置する点に注目すべきである。

0043

ノイズ対策や他の要因のためにサブコンを配置する場合は回路領域周辺にサブコン197を配置する必要性が生じるが、そのような場合には、そのサブコン197をNWELL198でガードリングする点に注目すべきである。

0044

これらのレイアウトの実現には、チッププランピン配置を決める)段階で取り組めば効率よく達成できる。

0045

また、このレイアウト方法はチップのミクロ的な部分にも応用可能である。さらにこのレイアウト方法は、チップ全体レベルで最大の効果を発揮する。

0046

4.回路領域のPMOSとNMOSの配置
回路領域中NWELL187をLDMOS側に配置して、最低電位のn(即ち、NMOSのVSSソース)をより遠くに配置する点に注目すべきである。

0047

5.まとめ
サブコンを「集中」・「排除」・「選択」することにより、寄生素子の活性化・不活性化を意図的に制御することができる。サブコンを「集中」して配置した部分は寄生素子が活性化するので、その部分にエピコンウエルコンを挿入して余分な電流を吸い上げることができる。寄生素子を不活性にしたい回路領域ではサブコンをできる限り「排除」する。実チップ上でこれらの領域を意図的に「選択」する。また、ガードリングを多重にすることにより、さらに効果を2〜3倍とすることができる。

0048

従来、チップの空いたスペースにはサブコンを配置することが広く行われていたが、これは、余分な電流を呼び込むこととなり多くの場合逆効果である。

0049

以上述べたガードリングレイアウトの最適化により、ガードリングの効果が増強されるので、同一のラッチアップ耐量を得る場合従来に比べガードリングの間隔を狭くすることが可能となる。

0050

また、ガードリングの間隔を狭くするによりチップサイズを縮小することができる。

0051

図17は、従来技術によるレイアウトした場合のチップの平面図である。

0052

図18は、本願の一実施例による、ガードリングを最適化したレイアウトのチップの平面図である。本願によるガードリングの最適化によりダイサイズを従来比20〜25%縮小することができる。この効果はシュリンクレートの高いプロセスほど顕著になる。

0053

さらに、単にチップサイズを縮小することができるだけでなく、余分なサブコンを排除することにより信頼性を向上させることが可能となる。

0054

レイアウトチッププラン時に本発明を取り入れることにより、より小型の信頼性の高いチップの製造が可能となる。

発明の効果

0055

本発明は、以下に記載されるような効果を奏する。

0056

本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、従来85μmで200mAであったデザインルールを10倍の2Aとすることができる。

0057

本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、6Aの許容電流値を要するパワー素子の場合、従来300μmの間隔が半分の150μmでデザインすることができ、最終的にダイサイズを縮小することができる。

0058

本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、同一のラッチアップ耐量を得るために、ガードリングの間隔を50%にすることが可能である。

0059

本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、ダイサイズを従来比20〜25%縮小することができる。

0060

本発明は、不要なサブコンを排除できるので、不具合を未然に防止することができる。

0061

本発明は、プロセスに依存せず、レイアウト変更のみで実現できる。個々のプロセスにおいて最適な評価・測定を行うことによって、実際の間隔・数値は異なっても、本発明による基本的なレイアウト方法は全てのプロセスに通用するものである。

0062

ここでは、特定の実施例について本発明のガードリングのレイアウト最適化方法とその構造を説明してきたが、当該技術分野に通じたものであれば本発明の構造や素子を変形、変更することができるであろう。しかしながら、本発明の構造や素子はここで開示された特定の実施例に限定されるものではない、例えば、実施例ではLDMOSを例に説明したが、他のトランジスタ構造を有する半導体装置にも利用可能であり、本願の半導体装置はLDMOSに限定するものではない。さらに、LDMOSとCMOS・NWELLはそれぞれ、外部接続を有する回路と有しない回路の一例であり、本願はそれらの構造についても特定を意図するものではない。また、実施例では、ガードリングを二重にした場合について説明したが、三重や四重といった多重構造についても本願は有効である。また、P+層やN+層の厚み、LDMOSとCMOS・NWELL間の距離等についても特定を意図するものではない。また、LDMOSと回路領域の配置例として、縦型横型を例に説明したが、本願はこれらのレイアウト例に限定するものではない。そのような変形、変更されたものも本願の技術的思想範疇であり、特許請求の範囲にふくまれるものである。

図面の簡単な説明

0063

図1従来技術による、P+層13、N+層14でガードリングを形成したCMOS構造の平面図10である。
図2図2のA-A'間における断面図20である。
図3図1からP+層13を排除し、N+層14のみでガードリングを形成した場合の断面図30である。
図4図3からさらにP+層15を排除し、N+層14のみでガードリングを形成した場合の断面図40である。
図5コの字型のP+層53、N+層54のガードリングを形成したCMOS構造の平面図50である。
図6図5のB-B'間の断面図60である。
図7図6のLDMOS51とCMOS・NWELL52間の間隔を変更した場合の断面図80である。
図8コの字型のP+層103とN+層104、P+層105、N+層106で二重のガードリングを形成したCMOS構造の平面図100である。
図9図8のC-C'間の断面図110を示す。
図10図9からP+層107を排除した場合の断面図130である。
図11LDMOS151の周囲にロの字型のP+層113とN+層154、P+層155、N+層156で二重でガードリングを形成したCMOS構造の平面図140を示す。
図12図11のD-D'間の断面図150を示す。
図13図12からP+層157を排除した場合の断面図160である。
図14図1から図13までの実験結果を示すグラフである。
図15本願の一実施例による、LDMOS領域181と回路領域182を縦配置した半導体素子にガードリングを最適化してレイアウトした半導体装置の平面図180である。
図16本願の一実施例による、LDMOS領域191回路領域192とを横配置した半導体素子にガードリングを最適化しテレアウトした平面図190である。
図17従来技術による、チップの平面図200である。
図18本願の一実施例による、チップの平面図210である。

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 富士電機株式会社の「 半導体装置」が 公開されました。( 2020/10/29)

    【課題】メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供すること。【解決手段】電流センス部12の単位セルは... 詳細

  • 富士電機株式会社の「 半導体装置」が 公開されました。( 2020/10/29)

    【課題】メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供すること。【解決手段】OCパッド22の直下の一部の... 詳細

  • ローム株式会社の「 監視装置」が 公開されました。( 2020/10/29)

    【課題】故障検出率の高い監視装置を提供する。【解決手段】監視装置100は、監視対象(例えばDIN1〜DIN4)の異常検出を行う監視部(例えばコンパレータ152〜159)と、監視部が正常であるか否かを診... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ