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技術 半導体集積回路装置

出願人 マイクロンメモリジャパン株式会社
発明者 荒井公司宮武伸一
出願日 2000年7月10日 (21年0ヶ月経過) 出願番号 2000-208480
公開日 2002年1月25日 (19年5ヶ月経過) 公開番号 2002-026294
状態 特許登録済
技術分野 半導体メモリ
主要キーワード ラインアンドスペース状 オープンビットライン方式 列選択信号線 DD型 チップ占有面積 MISFET 交差接続 回路配置
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2002年1月25日)のものです。
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図面 (20)

課題

センスアンプ形成領域占有面積縮小化を図り、微細化されたメモリセルビット線に対応することができるセンスアンプ等の周辺回路レイアウトを提供する。

解決手段

センスアンプ形成領域の両端に、第1および第2のプリチャージ回路が形成されるp型ウエル領域Ap1、Ap9および第1および第2のYスイッチ回路が形成されるp型ウエル領域Ap2、Ap3、Ap7、Ap8をそれぞれ形成し、センスアンプ形成領域の両側に配置された第1および第2のメモリセル形成領域のうち第1のメモリセル形成領域から延在するのビット線BL2Tを、前記第1のプリチャージ回路が形成されるp型ウエル領域Ap1および第1のYスイッチ回路が形成されるp型ウエル領域Ap2、Ap3上を経て、センスアンプ回路が形成されるn型ウエル領域An1上まで延在させ、ビット線BL2Tの延長上に、ビット線以外の配線領域cを確保する。

概要

背景

DRAM(Dynamic Random Access Memory)は、メモリセルが複数形成されたメモリセル形成領域と、これらメモリセルへの情報の書き込みや、メモリセルからの情報の読み出しに必要な回路、例えば、センスアンプ等が形成される周辺回路領域を有する。このメモリセルは、コンデンサCとその一端がコンデンサCに直列接続された転送用MISFETQsとからなる。

概要

センスアンプ形成領域占有面積縮小化を図り、微細化されたメモリセルのビット線に対応することができるセンスアンプ等の周辺回路レイアウトを提供する。

センスアンプ形成領域の両端に、第1および第2のプリチャージ回路が形成されるp型ウエル領域Ap1、Ap9および第1および第2のYスイッチ回路が形成されるp型ウエル領域Ap2、Ap3、Ap7、Ap8をそれぞれ形成し、センスアンプ形成領域の両側に配置された第1および第2のメモリセル形成領域のうち第1のメモリセル形成領域から延在するのビット線BL2Tを、前記第1のプリチャージ回路が形成されるp型ウエル領域Ap1および第1のYスイッチ回路が形成されるp型ウエル領域Ap2、Ap3上を経て、センスアンプ回路が形成されるn型ウエル領域An1上まで延在させ、ビット線BL2Tの延長上に、ビット線以外の配線領域cを確保する。

目的

本発明の目的は、センスアンプ形成領域の占有面積の縮小化を図ることである。また、本発明の他の目的は、微細化されたメモリセルのビット線に対応することができるセンスアンプ形成領域のレイアウトを提供することである。

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

センスアンプ形成領域の両端に第1および第2のメモリセル形成領域を有する半導体集積回路装置であって、(a)前記センスアンプ形成領域は、センスアンプ回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1の列選択回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2の列選択回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1のプリチャージ回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2のプリチャージ回路領域とを有し、(b)前記第1および第2のメモリセル形成領域上には、それぞれ前記センスアンプ形成領域まで延在する第1および第2のビット線が形成され、前記第1のメモリセル形成領域から延在する第1のビット線は、前記第1のプリチャージ回路領域、前記第1の列選択回路領域上を経て前記センスアンプ回路領域上まで延在し、前記第2のメモリセル形成領域から延在する第2のビット線は、前記第2のプリチャージ回路領域、前記第2の列選択回路領域、前記センスアンプ回路領域および前記第1の列選択回路領域上を経て、前記第1のプリチャージ回路領域上まで延在していることを特徴とする半導体集積回路装置。

請求項2

前記センスアンプ回路領域は、第1のセンスアンプを構成するnチャネル型MISFETを形成するための第1領域と、第2のセンスアンプを構成するnチャネル型MISFETを形成するための第2領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第3領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第4領域と、を有し、前記第1〜第4領域は、それぞれ前記第1および第2のビット線と垂直に配置され、前記第2および第4の領域は、前記第1および第3の領域に対して、ビット線と直交する方向にずれて配置されていることを特徴とする請求項1記載の半導体集積回路装置。

請求項3

第1のプリチャージ回路領域および第2のプリチャージ回路領域は、それぞれ前記第1の列選択回路領域と第1のメモリセル形成領域との間に形成され、前記第2の列選択回路領域と第2のメモリセル形成領域との間に形成されていることを特徴とする請求項1記載の半導体集積回路装置。

請求項4

前記センスアンプ形成領域上には、前記第1および第2のビット線と平行な配線が形成されされていることを特徴とする請求項1記載の半導体集積回路装置。

請求項5

前記配線および第1および第2のビット線は、ラインアンドスペース状マスクであって、交互に位相が異なるシフタで覆われたレベルソン型マスクで形成されていることを特徴とする請求項4記載の半導体集積回路装置。

請求項6

前記センスアンプ形成領域上には、前記第1および第2のビット線から成る第1のビット線対と平行な第2のビット線対を有し、前記第1のビット線対と第2のビット線対との間に配線が形成されされていることを特徴とする請求項1記載の半導体集積回路装置。

請求項7

前記配線および第1および第2のビット線対は、ラインアンドスペース状のマスクであって、交互に位相が異なるシフタで覆われたレベルソン型マスクで形成されていることを特徴とする請求項6記載の半導体集積回路装置。

請求項8

前記メモリセル形成領域は、転送用MISFETおよびコンデンサから成るメモリセルが複数形成され、前記転送用MISFETのゲート電極から成るワード線と前記第1および第2のビット線とのすべての交点にメモリセルが形成されていることを特徴とする請求項1記載の半導体集積回路装置。

請求項9

前記第1および第2のメモリセル形成領域上には複数のビット線対が形成され、すべてのビット線対は前記第1および第2のビット線で構成されていることを特徴とする請求項1記載の半導体集積回路装置。

請求項10

センスアンプ形成領域の両端に第1および第2のメモリセル形成領域を有する半導体集積回路装置であって、(a)前記センスアンプ形成領域は、センスアンプ回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1の列選択回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2の列選択回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1のプリチャージ回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2のプリチャージ回路領域とを有し、(b)前記第1および第2のメモリセル形成領域上には、それぞれ前記センスアンプ形成領域まで延在する第1および第2のビット線が形成され、前記第1のメモリセル形成領域から延在する第1のビット線は、前記第1のプリチャージ回路領域、前記第1の列選択回路領域上を経て前記センスアンプ回路領域上まで延在し、前記第2のメモリセル形成領域から延在する第2のビット線は、前記第2のプリチャージ回路領域、前記第2の列選択回路領域、前記センスアンプ回路領域および前記第1の列選択回路領域上を経て、前記第1のプリチャージ回路領域上まで延在し、(c)前記第1のビット線の延長上であって、前記第2のプリチャージ回路領域および前記第2の列選択回路領域上には、ビット線以外の配線が形成されていることを特徴とする半導体集積回路装置。

請求項11

前記ビット線以外の配線は、第1および第2の列選択回路を構成するMISFETの一端が接続される入出力線と接続されていることを特徴とする請求項10記載の半導体集積回路装置。

請求項12

前記ビット線以外の配線は、第1および第2のプリチャージ回路にプリチャージ電位を供給するための配線と接続されていることを特徴とする請求項10記載の半導体集積回路装置。

請求項13

前記センスアンプ回路領域は、第1のセンスアンプを構成するnチャネル型MISFETを形成するための第1領域と、第2のセンスアンプを構成するnチャネル型MISFETを形成するための第2領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第3領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第4領域と、を有し、前記第1〜第4領域は、それぞれ前記第1および第2のビット線と垂直に配置され、前記第2および第4の領域は、前記第1および第3の領域に対して、ビット線と直交する方向にずれて配置されていることを特徴とする請求項10記載の半導体集積回路装置。

請求項14

第1のプリチャージ回路領域および第2のプリチャージ回路領域は、それぞれ前記第1の列選択回路領域と第1のメモリセル形成領域との間に形成され、前記第2の列選択回路領域と第2のメモリセル形成領域との間に形成されていることを特徴とする請求項10記載の半導体集積回路装置。

請求項15

前記センスアンプ形成領域上には、前記第1および第2のビット線と平行な配線が形成されされていることを特徴とする請求項10記載の半導体集積回路装置。

請求項16

前記配線および第1および第2のビット線は、ラインアンドスペース状のマスクであって、交互に位相が異なるシフタで覆われたレベルソン型マスクで形成されていることを特徴とする請求項10記載の半導体集積回路装置。

請求項17

センスアンプ形成領域の両端に第1および第2のメモリセル形成領域を有する半導体集積回路装置であって、(a)前記センスアンプ形成領域は、センスアンプ回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1の列選択回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2の列選択回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1のプリチャージ回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2のプリチャージ回路領域とを有し、(b)前記第1および第2のメモリセル形成領域上には、それぞれ前記センスアンプ形成領域まで延在する第1および第2のビット線が形成され、前記第1のメモリセル形成領域から延在する第1のビット線は、前記第1のプリチャージ回路領域、前記第1の列選択回路領域上を経て前記センスアンプ回路領域上まで延在し、前記第2のメモリセル形成領域から延在する第2のビット線は、前記第2のプリチャージ回路領域、前記第2の列選択回路領域、前記センスアンプ回路領域および前記第1の列選択回路領域上を経て、前記第1のプリチャージ回路領域上まで延在し、(c)前記センスアンプ形成領域上には、前記第1のビット線と平行で、かつ隣り合う他のビット線もしくは配線が形成され、(d)前記第2のプリチャージ回路領域および前記第2の列選択回路領域上であって、前記第2のビット線と前記他のビット線もしくは配線とで区画される領域を、ビット線以外の配線領域としたことを特徴とする半導体集積回路装置。

請求項18

前記ビット線以外の配線は、第1および第2の列選択回路を構成するMISFETの一端が接続される入出力線と接続されていることを特徴とする請求項17記載の半導体集積回路装置。

請求項19

前記ビット線以外の配線は、第1および第2のプリチャージ回路にプリチャージ電位を供給するための配線と接続されていることを特徴とする請求項17記載の半導体集積回路装置。

請求項20

前記センスアンプ回路領域は、第1のセンスアンプを構成するnチャネル型MISFETを形成するための第1領域と、第2のセンスアンプを構成するnチャネル型MISFETを形成するための第2領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第3領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第4領域と、を有し、前記第1〜第4領域は、それぞれ前記第1および第2のビット線と垂直に配置され、前記第2および第4の領域は、前記第1および第3の領域に対して、ビット線と直交する方向にずれて配置されていることを特徴とする請求項17記載の半導体集積回路装置。

請求項21

第1のプリチャージ回路領域および第2のプリチャージ回路領域は、それぞれ前記第1の列選択回路領域と第1のメモリセル形成領域との間に形成され、前記第2の列選択回路領域と第2のメモリセル形成領域との間に形成されていることを特徴とする請求項17記載の半導体集積回路装置。

請求項22

前記センスアンプ形成領域上には、前記第1および第2のビット線と平行な配線が形成されされていることを特徴とする請求項17記載の半導体集積回路装置。

請求項23

前記配線および第1および第2のビット線は、ラインアンドスペース状のマスクであって、交互に位相が異なるシフタで覆われたレベルソン型マスクで形成されていることを特徴とする請求項17記載の半導体集積回路装置。

請求項24

センスアンプ形成領域の両端に第1および第2のメモリセル形成領域を有する半導体集積回路装置であって、(a)前記センスアンプ形成領域は、センスアンプ回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1の列選択回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2の列選択回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1のプリチャージ回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2のプリチャージ回路領域とを有し、(b)前記第1および第2のメモリセル形成領域上には、前記センスアンプ形成領域まで延在する第1および第2のビット線が形成され、前記第1のメモリセル形成領域から延在する第1のビット線もしくは前記第2のメモリセル形成領域から延在し、前記第1のビット線と対をなす第2のビット線のいずれかは、前記センスアンプ形成領域内の前記センスアンプ回路領域上までしか延在しないことを特徴とする半導体集積回路装置。

請求項25

前記センスアンプ回路領域は、第1のセンスアンプを構成するnチャネル型MISFETを形成するための第1領域と、第2のセンスアンプを構成するnチャネル型MISFETを形成するための第2領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第3領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第4領域と、を有し、前記第1〜第4領域は、それぞれ前記第1および第2のビット線と垂直に配置され、前記第2および第4の領域は、前記第1および第3の領域に対して、ビット線と直交する方向にずれて配置されていることを特徴とする請求項24記載の半導体集積回路装置。

請求項26

第1のプリチャージ回路領域および第2のプリチャージ回路領域は、それぞれ前記第1の列選択回路領域と第1のメモリセル形成領域との間に形成され、前記第2の列選択回路領域と第2のメモリセル形成領域との間に形成されていることを特徴とする請求項24記載の半導体集積回路装置。

請求項27

前記センスアンプ形成領域上には、前記第1および第2のビット線と平行な配線が形成されされていることを特徴とする請求項24記載の半導体集積回路装置。

請求項28

前記配線および第1および第2のビット線は、ラインアンドスペース状のマスクであって、交互に位相が異なるシフタで覆われたレベルソン型マスクで形成されていることを特徴とする請求項27記載の半導体集積回路装置。

請求項29

前記センスアンプ形成領域上には、前記第1および第2のビット線から成る第1のビット線対と平行な第2のビット線対を有し、前記第1のビット線対と第2のビット線対との間に配線が形成されされていることを特徴とする請求項24記載の半導体集積回路装置。

請求項30

前記配線および第1および第2のビット線対は、ラインアンドスペース状のマスクであって、交互に位相が異なるシフタで覆われたレベルソン型マスクで形成されていることを特徴とする請求項29記載の半導体集積回路装置。

請求項31

前記メモリセル形成領域は、転送用MISFETおよびコンデンサから成るメモリセルが複数形成され、前記転送用MISFETのゲート電極から成るワード線と前記第1および第2のビット線とのすべての交点にメモリセルが形成されていることを特徴とする請求項24記載の半導体集積回路装置。

請求項32

前記第1および第2のメモリセル形成領域上には複数のビット線対が形成され、すべてのビット線対は前記第1および第2のビット線で構成されていることを特徴とする請求項24記載の半導体集積回路装置。

請求項33

センスアンプ形成領域の両端に第1および第2のメモリセル形成領域を有する半導体集積回路装置であって、(a)前記センスアンプ形成領域は、センスアンプ回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1の列選択回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2の列選択回路領域と、前記センスアンプ回路領域と第1のメモリセル形成領域との間に形成された第1のプリチャージ回路領域および前記センスアンプ回路領域と第2のメモリセル形成領域との間に形成された第2のプリチャージ回路領域とを有し、(b)前記第1および第2のメモリセル形成領域上には、前記センスアンプ形成領域まで延在する第1および第2のビット線が形成され、前記第1のメモリセル形成領域から延在する第1のビット線と前記第2のメモリセル形成領域から延在し、前記第1のビット線と対をなす第2のビット線との前記センスアンプ形成領域上における長さが異なることを特徴とする半導体集積回路装置。

技術分野

0001

本発明は、半導体集積回路装置に関し、特に、DRAM(Dynamic Random Access Memory)のセンスアンプ部に適用して有効な技術に関するものである。

背景技術

0002

DRAM(Dynamic Random Access Memory)は、メモリセルが複数形成されたメモリセル形成領域と、これらメモリセルへの情報の書き込みや、メモリセルからの情報の読み出しに必要な回路、例えば、センスアンプ等が形成される周辺回路領域を有する。このメモリセルは、コンデンサCとその一端がコンデンサCに直列接続された転送用MISFETQsとからなる。

発明が解決しようとする課題

0003

前記メモリセルは、例えば、前記転送用MISFETQsのゲート電極からなるワード線WLと、前記転送用MISFETQsの他端が接続されるビット線BL交点に、図17に示すように、2交点に1つの割合で形成される。

0004

一方、センスアンプSAは、ビット線間電位差を増幅するための回路であり、センスアンプ形成領域に形成され、図18に示すように、ビット線間(例えば、BL3BとBL3Tとの間)に接続される。また、センスアンプ形成領域には、センスアンプの他、ビット線間に接続されるプリチャージ回路PCおよびビット線と入出力線との間に接続されるYスイッチ回路YS等も形成される。

0005

しかしながら、メモリセルの微細化に伴い、ビット線の間隔が狭くなると、前記センスアンプ回路SA、プリチャージ回路PCおよびYスイッチ回路等も、それに伴い微細化する必要がある。

0006

しかしながら、情報の書き込み、読み出しの高速化のためには、ある程度のゲート寸法拡散層定数を確保する必要があり、センスアンプ等を構成するMISFETをメモリセルを構成する転送用MISFETQsと同様に微細化することはできない。

0007

従って、メモリセルの微細化を図っても、センスアンプ等の周辺回路の微細化が困難であるためDRAMのチップ占有面積縮小化することは困難であった。

0008

特に、ワード線とビット線のすべての交点にメモリセルを形成する場合(図1参照)には、図17に示す場合(8F2)よりメモリセルの面積を半分(4F2)まで低減することができる。が、ビット線間の間隔がより狭くなり、センスアンプ等の周辺回路の占有面積が問題となる。

0009

また、センスアンプ形成領域には、さらに、プリチャージ回路にプリチャージ電位を供給するための配線や、前記入出力線とのコンタクトのための配線等の領域を狭いビット線間に確保する必要がある。が、特に、ワード線とビット線のすべての交点にメモリセルを形成する場合には、図17および図18に示す、シュア−ドMISFET(SM)を介さずに、センスアンプ形成領域まで、ビット線が延在するので、後述するように、配線の配置上の制限が生じる。

0010

本発明の目的は、センスアンプ形成領域の占有面積の縮小化を図ることである。また、本発明の他の目的は、微細化されたメモリセルのビット線に対応することができるセンスアンプ形成領域のレイアウトを提供することである。

0011

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0012

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

0013

本発明の半導体集積回路装置は、センスアンプ形成領域の両端に、第1および第2の列選択回路領域および第1および第2のプリチャージ回路領域をそれぞれ形成したので、センスアンプ形成領域の両側に配置された第1および第2のメモリセル形成領域のうち第1のメモリセル形成領域から延在する第1のビット線(BL2T)は、前記第1のプリチャージ回路領域および第1の列選択回路領域上を経て前記センスアンプ回路領域上まで延在すればよく、前記第1のビット線の延長上に、ビット線以外の配線領域を確保することができる。

0014

また、前記センスアンプ回路領域を、第1のセンスアンプを構成するnチャネル型MISFETを形成するための第1領域と、第2のセンスアンプを構成するnチャネル型MISFETを形成するための第2領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第3領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第4領域とで構成し、前記第2および第4の領域は、前記第1および第3の領域に対して、ビット線と直交する方向にずらして配置したので、前記センスアンプに接続されるビット線の間隔を狭くすることができる。

発明を実施するための最良の形態

0015

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

0016

図1は、本発明の実施の形態であるDRAM(Dynamic Random Access Memory)の構成の概略を示す図である。図1に示すように、メモリセル形成領域1とメモリセル形成領域2との間には、センスアンプ形成領域3が配置されている。メモリセル形成領域には、ビット線BL0B〜BL3B、BL0T〜BL3Tとワード線WLの交点にメモリセルMC(図1中の○部)がマトリックス状に配置されている。

0017

このメモリセルMCは、図2に示すように、ビット線BL(BL0B〜BL3B、BL0T〜BL3T等)と接地電位との間に直列に接続された転送用MISFETQsとコンデンサCを有している。また、この転送用MISFETQsのゲート電極は、ワード線WLに接続されている。

0018

図3は、メモリセルMC形成領域の断面図の一例である。図4は、メモリセル形成領域の平面図の一例であり、図3は、a−a断面図に対応する。

0019

図3および図4に示すように、メモリセルMCは、半導体基板1の主表面に形成された転送用MISFETQsとこれに直列に接続されたコンデンサCとで構成される。

0020

この転送用MISFETQsは、素子分離2で囲まれた半導体基板1のp型ウエル3上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7の両側のp型ウエル3中に形成されたLDD構造のソースドレイン領域9を有する。このゲート電極7は、低抵抗多結晶シリコン膜7a、WN膜(図示せず)およびW膜7bの積層膜から成り、その上部および側部が窒化シリコン膜8および11で覆われている。なお、メモリセル形成領域に形成されたゲート電極7は、ワード線WLとして機能する。

0021

また、コンデンサCは、多結晶シリコン膜で構成される下部電極48、酸化タンタル膜等で構成される容量絶縁膜49およびTiN膜で構成される上部電極50から成り、酸化シリコン膜46および窒化シリコン膜45中に形成された溝47上に形成されている。

0022

また、転送用MISFETQsとコンデンサCとは、ソース、ドレイン領域9上に形成されたプラグ18およびこのプラグ18上に形成されたプラグ44を介して接続される。また、ソース、ドレイン領域9上に形成されたプラグ19上には、プラグ23を介してビット線BLが形成されている。なお、プラグ18は、酸化シリコン膜15および窒化シリコン膜11中に形成されたコンタクトホール17内に形成され、プラグ19は、酸化シリコン膜15および窒化シリコン膜11中に形成されたコンタクトホール16内に形成される。また、プラグ22は、酸化シリコン膜20中に形成されたコンタクトホール21内に形成され、プラグ44は、酸化シリコン膜40および20中に形成されたコンタクトホール43内に形成されている。

0023

さらに、コンデンサC上には、酸化シリコン膜51が形成され、図示はしないが、酸化シリコン膜51上には第2層配線M2が形成される。さらに、第2層配線M2上には、層間絶縁膜を介して第3層配線が形成される。

0024

次に、センスアンプ形成領域3について説明する。図1のセンスアンプ形成領域3には、図5に示すように、プリチャージ回路PC11、PC12、PC21、PC22、Yスイッチ回路YS11〜YS14、YS21〜YS24、およびセンスアンプ回路SAN11、SAN12、SAN21、SAN22、SAP11、SAP12、SAP21、SAP22が形成されている。なお、例えば、SAN11とSAP11とで一つのセンスアンプ回路SA11が構成される。

0025

プリチャージ回路PC11、PC12、PC21、PC22は、メモリセルの動作前にビット線をあらかじめ定められた電位に設定する回路であり、ビット線間に直列に接続された2つのMISFETPT1、PT3と、同じビット線間に接続されたMISFETPT2とから成る。これらのMISFETPT1、PT2、PT3のゲート電極は共通接続され、また、2つのMISFETPT1およびPT3の接続ノードは、VBLR線に接続されている。

0026

プリチャージ回路PC11の場合を例に説明すると、プリチャージ回路PC11を構成する2つのMISFETPT1、PT3は、ビット線BL2TおよびBL2B間(ノードPn2TおよびPn2B間)に直列に接続されている。また、プリチャージ回路PC11を構成するMISFETPT2は、ビット線BL2TおよびBL2B間(ノードPn2TおよびPn2B間)に直列に接続されている。これらのMISFETPT1、PT2およびPT3のゲート電極は共通接続されている。また、また、2つのMISFETPT1、PT3の接続ノードPnM1bは、VBLR線に接続されている。

0027

プリチャージ回路PC12を構成するMISFETPT1、PT2およびPT3は、同様に、ビット線BL0TおよびBL0B間に接続される。プリチャージ回路PC21を構成するMISFETPT1、PT2およびPT3は、同様に、ビット線BL3TおよびBL3B間に接続される。プリチャージ回路PC22を構成するMISFETPT1、PT2およびPT3は、同様に、ビット線BL1TおよびBL1B間に接続される。

0028

Yスイッチ回路(列選択回路)YS11〜YS14、YS21〜YS24は、ビット線と入出力線LIOとの間に接続されたMISFETYTから成り、ビット線を介してメモリセルへの情報の書き込みもしくはメモリセルからの情報の読み出しを制御する。このMISFETYTのゲート電極は、列選択信号線YSに接続されている。

0029

Yスイッチ回路YS11の場合を例に説明すると、Yスイッチ回路YS11を構成するMISFETYTは、ビット線BL2T(ノードYn2T)とLIO線(ノードYnM1b)との間に接続されている。このMISFETYTのゲート電極は、列選択信号線YS(ノードYnM1d3)に接続されている。

0030

また、同様に、他のYスイッチ回路YS12〜YS14を構成するMISFETYTは、それぞれ、ビット線BL2B、BL0T、BL0BとLIO線とLIO線との間に接続されている。また、同様に、他のYスイッチ回路YS21〜YS24を構成するMISFETYTは、それぞれ、ビット線BL3T、BL3B、BL1T、BL1BとLIO線との間に接続されている。

0031

センスアンプ回路SA11、SA12、SA21、SA22は、ビット線間の電位差を増幅するための回路であり、センスアンプ回路SA11は、2つのnチャネル型MISFETからなるSAN11と2つのpチャネル型MISFETからなるSAP11とで構成される。センスアンプ回路SA12は、同様に、SAN12とSAP12とで構成される。また、センスアンプ回路SA21は、同様に、SAN21とSAP21とで構成される。また、センスアンプ回路SA22は、同様に、SAN22とSAP22とで構成される。

0032

センスアンプ回路を構成する2つのnチャネル型MISFETST1、ST2は、ビット線間に直列に接続され、センスアンプ回路を構成する2つのpチャネル型MISFETST3、ST4も、同一ビット線間に直列に接続される。また、nチャネル型MISFETST1の一端とpチャネル型MISFETST3の一端は、一のビット線に接続され、これらゲート電極は、他のビット線を介して接続されている。また、nチャネル型MISFETST2の一端とpチャネル型MISFETST4の一端は、他のビット線に接続され、これらゲート電極は、一のビット線を介して接続されている。即ち、nチャネル型MISFETST1およびpチャネル型ST3のゲート電極と、nチャネル型MISFETST2およびpチャネル型ST4のゲート電極とは、交差接続されている。

0033

センスアンプ回路SA11の場合を例に説明すると、センスアンプ回路SA11を構成する2つのnチャネル型MISFETST1、ST2は、ビット線BL2TおよびBL2B間(ノードSNn2T1およびSNn2B2間)に直列に接続されている。また、センスアンプ回路SA11を構成する2つのpチャネル型MISFETST3、ST4は、ビット線BL2TおよびBL2B間(ノードSPn2T1およびSPn2B2間)に直列に接続されている。

0034

また、nチャネル型MISFETST1の一端(ノードSNn2T1)とpチャネル型MISFETST3の一端(SPn2T1)は、ビット線BL2Tに接続され、これらのゲート電極(ノードSNn2B1およびSPn2B1)は、ビット線BL2Bを介して接続されている。

0035

また、nチャネル型MISFETST2の一端(ノードSNn2B2)とpチャネル型MISFETST4の一端(SPn2B2)は、ビット線BL2Bに接続され、これらのゲート電極(ノードSNn2T2およびSPn2T2)は、ビット線BL2Tを介して接続されている。

0036

また、nチャネル型MISFETST1とST2の接続ノード(SNnM1d1)は、CSN線に接続されている。このCSN線は、センスアンプSAをロウレベルに駆動するための共通配線コモンソース線)である。

0037

また、pチャネル型MISFETST3とST4の接続ノード(SPnM1d1)は、CSP線に接続されている。このCSP線とは、センスアンプSAをハイレベルに駆動するための共通配線(コモンソース線)である。

0038

センスアンプ回路SA12を構成する2つのnチャネル型MISFETST1、ST2は、ビット線BL0TおよびBL0B間(ノードSNn0T2およびSNn0B2間)に、同様に接続されている。また、センスアンプ回路SA12を構成する2つのpチャネル型MISFETST3、ST4は、ビット線BL0TおよびBL0B間(ノードSPn0T2およびSPn0B2間)に直列に接続されている。

0039

また、センスアンプ回路SA21を構成する2つのnチャネル型MISFETST1、ST2は、ビット線BL3TおよびBL3B間(ノードSNn3T2およびSNn3B1間)に、同様に接続されている。また、センスアンプ回路SA21を構成する2つのpチャネル型MISFETST3、ST4は、ビット線BL3TおよびBL3B間(ノードSPn3T2およびSPn3B1間)に、同様に接続されている。

0040

また、センスアンプ回路SA22を構成する2つのnチャネル型MISFETST1、ST2は、ビット線BL1TおよびBL1B間(ノードSNn1T1およびSNn1B1間)に、同様に接続されている。また、センスアンプ回路SA22を構成する2つのpチャネル型MISFETST3、ST4は、ビット線BL1TおよびBL1B間(ノードSPn1T2およびSPn1B1間)に直列に接続されている。

0041

また、CSN線とVSS供給線との間(ノードDn2およびDn1間)には、MISFETDT1が接続され、また、CSP線とVDDA供給線との間には、MISFETDT2が接続されている。このVSSA供給線は、ビット線をロウレベルにするための電位を供給するための電源配線である。VDDA供給線は、ビット線をハイレベルにするための電位を供給するための電源配線である。

0042

図6図8は、センスアンプ形成領域の回路配置を示す図である。図9図10および図11は、それぞれ図8のA−A、B—BおよびC−Cに対応する半導体基板の要部断面図である。図6に示すように、センスアンプ形成領域には、p型ウエル領域Ap1〜Ap6、n型ウエル領域An1、An2およびp型ウエル領域Ap7〜Ap9が、ビット線延在方向(紙面横方向)に順次配置されている。また、これらp型ウエル領域Ap1〜Ap6、n型ウエル領域An1、An2およびp型ウエル領域Ap7〜Ap9は、素子分離2で囲まれている(図7図8および図9参照)。

0043

図7に示すように、素子分離2で囲まれたp型ウエル領域Ap1の主表面には、プリチャージ回路PC11を構成するMISFETPT1、PT2、TP3およびプリチャージ回路PC12を構成するMISFETPT1、PT2、TP3が形成されている。なお、図7中、網掛け部は、ゲート電極7を示し、この網掛け部上の黒四角部は、ゲート電極7とビット線BLとの接続部を示す。また、図7中、他の黒四角部は、p型ウエル領域Ap5等(半導体基板1)とビット線BLもしくは第1層配線M1との接続部を示す。図8は、図7の黒四角部に符号を付した図である。

0044

図9に示すように、例えば、プリチャージ回路PC11を構成するMISFETPT1、PT2、TP3は、p型ウエル領域Ap1(半導体基板1)上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7の両側に形成されたLDD構造のソース、ドレイン領域9を有する。このゲート電極7は、低抵抗多結晶シリコン膜7a、WN膜(図示せず)およびW膜7bの積層膜から成り、ゲート電極7の上部および側部が窒化シリコン膜8、11で覆われている。

0045

また、図9および図8に示すように、プリチャージ回路PC11を構成するMISFETPT1のソース、ドレイン領域9上には、プラグPnM1bが形成されている。このプラグPnM1b上には、第1層配線M1bが形成される(図8図12)。また、MISFETPT1とPT2の共通のソース、ドレイン領域9上には、プラグPn2Tが形成されている。このプラグPn2T上には、ビット線BL2Tが形成される(図8図12)。また、MISFETPT2とPT3の共通のソース、ドレイン領域9上には、プラグPn2Bが形成されているる。このプラグPn2B上には、ビット線BL2Bが形成される(図8図12)。なお、前述した通り51および46は、酸化シリコン膜、45は、窒化シリコン膜、40、20および15は、酸化シリコン膜である。また、後述するように、酸化シリコン膜51上に第2層配線が形成され、第2層配線上には、層間絶縁膜を介して第3層配線が形成される。

0046

プリチャージ回路PC12、PC21、PC22も同様の構造である。プリチャージ回路PC21およびPC22を構成するMISFETPT1、PT2、TP3は、p型ウエル領域Ap9の主表面に形成される。

0047

また、図7に示すように、素子分離2で囲まれたp型ウエル領域Ap2およびAp3の主表面には、Yスイッチ回路YS11〜YS14を構成するMISFETYTが形成されている。図10に示すように、例えば、Yスイッチ回路YS11を構成するMISFETYTは、p型ウエル領域Ap3(半導体基板1)上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7の両側に形成されたLDD構造のソース、ドレイン領域9を有する。このゲート電極7は、低抵抗多結晶シリコン膜7a、WN膜(図示せず)およびW膜7bの積層膜から成り、その上部および側部が窒化シリコン膜8、11で覆われている。

0048

また、Yスイッチ回路YS11を構成するMISFETYTのソース、ドレイン領域9上には、プラグYn2Tが形成されている(図8図10)。このプラグYn2T上には、ビット線BL2Tが形成されている(図10図12)。Yスイッチ回路YS12〜YS14も同様の構造である。Yスイッチ回路YS12、14は、p型ウエル領域Ap2の主表面に形成される。

0049

また、Yスイッチ回路YS21〜YS24も同様の構造である。Yスイッチ回路YS22、24は、p型ウエル領域Ap7の主表面に形成され、Yスイッチ回路YS21、23は、p型ウエル領域Ap8の主表面に形成される。

0050

また、図7に示すように、素子分離2で囲まれたp型ウエル領域Ap4およびAp5の主表面には、センスアンプ回路SA11、SA12、SA21、SA22を構成するnチャネル型MISFETST1、ST2(SAN11、SAN12、SAN21、SAN22)が形成されている。また、図7に示すように、素子分離2で囲まれたn型ウエル領域An1およびAn2には、センスアンプ回路SA11、SA12、SA21、SA22を構成するpチャネル型MISFETST3、ST4(SAP11、SAP12、SAP21、SAP22)が形成されている。

0051

図11に示すように、例えば、センスアンプ回路SA21を構成するnチャネル型MISFETST1、ST2(SAN21)は、p型ウエル領域Ap5(半導体基板1)上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7の両側に形成されたLDD構造のソース、ドレイン領域9を有する。このゲート電極7は、低抵抗多結晶シリコン膜7a、WN膜(図示せず)およびW膜7bの積層膜から成り、その上部および側部が窒化シリコン膜8、11で覆われている。また、センスアンプ回路SA21を構成するpチャネル型MISFETST3、ST4(SAP21)は、p型ウエル領域An2(半導体基板1)上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7の両側に形成されたLDD構造のソース、ドレイン領域9を有する。このゲート電極7も、低抵抗多結晶シリコン膜7a、WN膜(図示せず)およびW膜7bの積層膜から成り、その上部および側部が窒化シリコン膜8、11で覆われている。

0052

また、センスアンプ回路SA21を構成するnチャネル型MISFETST2のソース、ドレイン領域9上には、プラグSNn3B1が形成されている(図8図11)このプラグSNn3B1上には、ビット線BL3Bが形成される(図11図12)。また、センスアンプ回路SA21を構成するnチャネル型MISFETST1およびST2の共通のソース、ドレイン領域9上には、プラグSNnM1d2が形成されている(図8図11)。このSNnM1d2上には、第1層配線M1bが形成される(図11図12)。また、センスアンプ回路SA21を構成するnチャネル型MISFETST1のソース、ドレイン領域9上には、プラグSNn3T2が形成されている(図8図11)。このプラグSNn3T2上には、ビット線BL3Tが形成される(図11図12)。

0053

また、センスアンプ回路SA21を構成するpチャネル型MISFETST3のソース、ドレイン領域9上には、プラグSPn3B1が形成されている(図8図11)。このプラグSPn3B1上には、ビット線BL3Bが形成される(図11図12)。また、センスアンプ回路SA21を構成するpチャネル型MISFETST3およびST4の共通のソース、ドレイン領域9上には、プラグSPnM1d2が形成され、SPnM1d2上には、第1層配線M1dが形成されている。また、センスアンプ回路SA21を構成するpチャネル型MISFETST4のソース、ドレイン領域9上には、プラグSPn3T2が形成されている(図8図11)。このプラグSPn3T2上には、ビット線BL3Tが形成される(図11図12)。

0054

センスアンプ回路SA11、SA12、SA22も同様の構造である。センスアンプ回路SA11、12を構成するnチャネル型MISFETST1、ST2(SAN11、SAN12)は、p型ウエル領域Ap4(半導体基板1)上に形成され、センスアンプ回路SA11、12を構成するpチャネル型MISFETST1、ST2(SAP11、SAP12)は、n型ウエル領域An1(半導体基板1)上に形成される。

0055

また、p型ウエル領域Ap5とn型ウエル領域An1との間に位置するp型ウエル領域Ap6には、MISFETDT1が形成されている。このMISFETDT1も、p型ウエル領域Ap6(半導体基板1)上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7の両側に形成されたLDD構造のソース、ドレイン領域9を有する。このゲート電極7は、低抵抗多結晶シリコン膜7a、WN膜(図示せず)およびW膜7bの積層膜から成り、その上部および側部が窒化シリコン膜8、11で覆われている。

0056

図8に示す黒四角部上に、ビット線BLもしくは第1層配線M1が配置される(図12)。

0057

図8に黒四角部で示したノードSNn3T1、SNn3T2、SPn3T1、SPn3T2、Yn3TおよびPn3T上には、ビット線BL3Tが形成され、ノードSNn3B1、SNn3B2、SPn3B1、SPn3B2、Yn3BおよびPn3B上には、ビット線BL3Bが形成される(図10)。また、ノードPn2T、Yn2T、SNn2T1、SNn2T2、SPn2T1およびSPn2T2上には、ビット線BL2Tが形成され、ノードPn2B、Yn2B、SNn2B1、SNn2B2、SPn2B1およびSPn2B2上には、ビット線BL2Bが形成される(図10)。また、ノードSNn1T2、SNn1T1、SPn1T1、SPn1T2、Yn1TおよびPn1T上には、ビット線BL1Tが形成され、ノードSNn1B1、SNn1B2、SPn1B1、SPn1B2、Yn1BおよびPn1B上には、ビット線BL1Bが形成される(図10)。また、ノードPn0T、Yn0T、SNn0T2、SNn0T1、SPn0T2およびSPn0T1上には、ビット線BL0Tが形成され、ノードPn0B、Yn0B、SNn0B1、SNn0B2、SPn0B1およびSPn0B2上には、ビット線BL0Bが形成される(図10)。

0058

また、YnM1d3、SNnM1d1、SNnM1d2、Dn1、Dn2、SPnM1d1、SPnM1d2、YnM1d2、YnM1d1上には、第1層配線M1dが形成される(図10)。また、PnM1a、YnM1a3、YnM1a2、SNnM1a1、SNnM1a2、Dn3、SPnM1a1、SPnM1a2、YnM1a1上には、第1層配線M1aが形成される(図10)。

0059

ここで、本実施の形態においては、プリチャージ回路PC1、PC2およびYスイッチ回路YS1、YS2をセンスアンプ形成領域の両端(Ap1〜Ap3、Ap7〜Ap8)に分割して配置した。従って、例えば、ビット線BL1Tは、紙面右側に配置されるメモリセル(請求項記載の第2のメモリセル形成領域)と接続されているため、ビット線BL1Tをセンスアンプ形成領域の一端(Ap1〜Ap3)まで延在させる必要がない。その結果、図12に示す領域bをビット線以外の配線領域とすることができる。領域b内には、ノードPnM1b、YnM1bが存在する。このノードPnM1b、YnM1b上には、第1層配線M1bが形成される(図12)。

0060

一方、ビット線BL2Tは、紙面左側に配置されるメモリセル(請求項記載の第1のメモリセル形成領域)と接続されているため、ビット線BL2Tをセンスアンプ形成領域の他端(Ap7〜Ap9)まで延在させる必要がない。その結果、図10に示す領域cをビット線以外の配線領域とすることができる。領域c内には、ノードYnM1c、PnM1c1、PnM1c2が存在する。このノードYnM1c、PnM1c1、PnM1c2上には、第1層配線M1cが形成される(図12)。尚、図12中のビット線BL0T〜BL3T、BL0B〜BL3Bおよび第1層配線M1a〜M1d上のハッチングは、これらの線が交互に異なるシフタで覆われたレベルソン型マスクで形成されていることを示す。

0061

このように、本実施の形態によれば、オープンビットライン方式のセンスアンプを採用し、センスアンプを構成するnチャネル型MISFET(ST1、ST2)の形成領域を複数設け(Ap4、Ap5)、これらをずらして配置したので、ビット線間を狭くすることができる。また、センスアンプを構成するpチャネル型MISFET(ST3、ST4)の形成領域を複数設け(An1、An2)、これらをずらして配置したので、ビット線間を狭くすることができる。

0062

また、本実施の形態においては、プリチャージ回路PC11、PC12、PC21、PC22をセンスアンプ形成領域の両端に分割して配置し、また、Yスイッチ回路YS11〜YS14、YS21〜YS24もセンスアンプ形成領域の両端に分割して配置したので、ビット線対は、センスアンプ両端に存在するプリチャージ回路PC1およびYスイッチ回路YS1もしくはプリチャージ回路PC2およびYスイッチ回路YS2のいずれか一方に接続されるため、ビット線対のうちいずれか一方は、センスアンプ形成領域の途中まで延在すればよい。その結果、ビット線が接続しないプリチャージ回路およびYスイッチ回路形成領域上(例えば図10に示す、領域b、c)をビット線以外の配線領域とすることができる。

0063

これに対し、図18に示すように、プリチャージ回路PC11、PC12、PC21、PC22およびYスイッチ回路YS11〜YS14、YS21〜YS24をセンスアンプ形成領域一端に配置した場合は、ビット線対は、センスアンプ形成領域のほぼ全域に渡って延在することとなり、図18に示す領域b、cのようなビット線以外の配線領域を確保することができない。なお、図18は、本発明者が検討したプリチャージ回路PC11、PC12、PC21、PC22およびYスイッチ回路YS11〜YS14、YS21〜YS24をセンスアンプ形成領域一端に配置した場合の回路配置図である。

0064

また、図18に示すレイアウトでは、図12に示す領域b、cのようなビット線以外の配線領域を確保することができないため、プリチャージ回路PC11、PC12、PC21、PC22を構成するMIFETTP1、TP2およびTP3のうち、MIFETTP1、TP3のゲート電極を、MIFETTP2のゲート電極に対して垂直に配置する(櫛型に配置)することができない。よって、図18に示すように、プリチャージ回路PC11、PC12、PC21、PC22を構成するMIFETTP1、TP2、TP3のゲート電極を、平行に形成しており、プリチャージ回路の占有面積が大きくなっている。

0065

さらに、図18に示すレイアウトでは、図12に示す領域b、cのようなビット線以外の配線領域を確保することができないため、プリチャージ回路PC11、PC12、PC21、PC22を構成するMIFETTP1、TP3のソース、ドレイン領域と第1層配線M1とを接続するためのプラグを形成するp型ウエル領域(Apa〜Apc)が設けられており、プリチャージ回路の占有面積が大きくなっている。

0066

しかしながら、本実施の形態においては、前述した通り、ビット線が接続しないプリチャージ回路およびYスイッチ回路形成領域上(例えば図12に示す、領域b、c)をビット線以外の配線領域とすることができ、プリチャージ回路を構成するMISFETのレイアウトの最適化を図ることができる。従って、センスアンプ形成領域の占有面積の縮小化を図ることができる。

0067

また、図4に示したメモリセル形成領域のビット線BLを、ラインアンドスペースのレベルソンマスクを用いて形成する場合には、ビット線は、交互に異なる位相で形成される。このメモリセル形成領域のビット線BLに接続されるセンスアンプ形成領域のビット線(BL0T〜BL3T、BL0B〜BL3B)は、同じ位相でなければならない。従って、図12に示すビット線を平行に形成される第1層配線M1a、M1dの形成に際しては、隣り合うビット線と異なる位相となるよう、また、配線間のピッチを考慮しながら形成しなければならないた。従って、かかる配線M1a、M1dをセンスアンプ形成領域内に多数形成することは困難である。

0068

そこで、本実施の形態においては、図10に示す領域b、cのようなビット線の延長上に、ビット線以外の配線領域を確保することができるため、配線の位相や配線間のピッチを考慮することなく、容易に配線を形成することができる。

0069

図13は、図12に示すビット線(BL0T〜BL3T、BL0B〜BL3B)および第1層配線M1a〜M1d上に第2層配線M2a〜M2rを形成した場合の回路配置図である。図11に示すように、第1層配線(M1a等)と直行する方向に第2層配線M2a〜M2rが延在している。図中の四角部は、第1層配線(M1a〜M1d)と第2層配線M2a〜M2rとの接続部を示す。

0070

第2層配線M2a(VBLR線)は、p型ウエル領域Ap1上の第1層配線M1bおよびM1aと接続される。また、第2層配線M2b(LIO線)は、p型ウエル領域Ap2上の第1層配線M1aと接続される。第2層配線M2c1(YS線)は、p型ウエル領域Ap2とAp3との間上の第1層配線M1dと接続される。第2層配線M2c2(YS線)は、p型ウエル領域Ap2とAp3との間上の第1層配線M1aと接続される。第2層配線M2d(LIO線)は、p型ウエル領域Ap3上の第1層配線M1bと接続される。第2層配線M2e(CSN線)は、p型ウエル領域Ap4上の第1層配線M1aおよびM1dと接続される。第2層配線M2f(CSN線)は、p型ウエル領域Ap5上の第1層配線M1aおよびM1dと接続される。

0071

第2層配線M2l(CSP線)は、n型ウエル領域An2上の第1層配線M1aおよびM1dと接続される。第2層配線M2o(LIO線)は、n型ウエル領域An7上の第1層配線M1dと接続される。第2層配線M2p1(YS線)は、n型ウエル領域An7とAp8との間上の第1層配線M1dと接続される。第2層配線M2p2(YS線)は、n型ウエル領域An7とAp8との間上の第1層配線M1aと接続される。第2層配線M2q(LIO線)は、n型ウエル領域An8上の第1層配線M1cと接続される。第2層配線M2r(VBLR線)は、n型ウエル領域An9上の第1層配線M1cと接続される。

0072

他の第2層配線(M2g〜M2k、M2m、M2n)は、例えばMISFETDT1、DT2のゲート電極に接続される配線や、n型ウエル領域An1、An2の給電用の配線もしくはp型ウエルAp1〜Ap9の給電用の配線等である。

0073

図14は、図13に示す第2層配線M2a〜M2r上に第3層配線M3a〜M3cを形成した場合の回路配置図である。図14に示すように、第2層配線(M2a等)と直行する方向に第3層配線M3a〜M3cが延在している。図中の四角部は、第2層配線(M2c1、M2c2)と第3層配線M3a〜M3cとの接続部を示す。第3層配線M3aは、第2層配線M2c1と接続される。第3層配線M3cは、第2層配線M2c2と接続される。第3層配線M3bは、電源配線である。

0074

なお、図15は、図12に示す回路配置図上に第2層配線M2a〜M2rおよび第3層配線M3a〜M3cを形成した場合の回路配置図である。

0075

図16は、図15のX−X断面を模式的に示した図である。図16に示すように、p型ウエル領域Ap1上には、プリチャージ回路PC11を構成するMISFETPT3のゲート電極が形成され、また、MISFETPT3のソース、ドレイン領域(図示せず)9と第1層配線M1bとを接続するためのプラグPnM1bが形成されている。また、第1層配線M1bは、プラグP1を介して第2層配線M2aと接続されている。

0076

また、p型ウエル領域Ap2上には、Yスイッチ回路YS12を構成するMISFETYTのゲート電極が形成されている。

0077

また、p型ウエル領域Ap3上には、Yスイッチ回路YS11およびYS13を構成するMISFETYTのソース、ドレイン領域(図示せず)9と第1層配線M1bとを接続するためのプラグYnM1bが形成されている。また、第1層配線M1bは、プラグP2を介して第2層配線M2dと接続されている。

0078

また、第2層配線M2a、M2bおよびM2d上には、第3層配線M3bが形成されている。

0079

このように、本実施の形態によれば、ビット線以外の配線領域(図13の場合M1b)を確保することができる。

0080

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

発明の効果

0081

本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。

0082

本発明によれば、センスアンプ形成領域の両端に、第1および第2の列選択回路領域および第1および第2のプリチャージ回路領域をそれぞれ形成したので、センスアンプ形成領域の両側に配置された第1および第2のメモリセル形成領域のうち第1のメモリセル形成領域から延在する第1のビット線は、前記第1のプリチャージ回路領域および第1の列選択回路領域上を経て前記センスアンプ回路領域上まで延在すればよく、前記第1のビット線の延長上に、ビット線以外の配線領域を確保することができる。その結果、センスアンプ形成領域の占有面積を減少させることができる。

0083

また、前記センスアンプ回路領域を、第1のセンスアンプを構成するnチャネル型MISFETを形成するための第1領域と、第2のセンスアンプを構成するnチャネル型MISFETを形成するための第2領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第3領域と、第2のセンスアンプを構成するpチャネル型MISFETを形成するための第4領域とで構成し、前記第2および第4の領域を前記第1および第3の領域に対して、ビット線と直交する方向にずらして配置したので、前記センスアンプに接続されるビット線の間隔を狭くすることができる。

0084

その結果、センスアンプ形成領域の占有面積を減少させることができ、また、微細化されたメモリセルのビット線に対応することができる。

図面の簡単な説明

0085

図1本発明の実施の形態である半導体集積回路装置の回路配置を示す図である。
図2本発明の実施の形態である半導体集積回路装置のメモリセル形成領域の回路構成を示す図である。
図3本発明の実施の形態である半導体集積回路装置のメモリセル形成領域を示す基板の要部断面図である。
図4本発明の実施の形態である半導体集積回路装置のメモリセル形成領域を示す基板の要部平面図である。
図5本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路構成を示す図である。
図6本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
図7本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
図8本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
図9図8のA−A断面図である。
図10図8のB−B断面図である。
図11図8のC−C断面図である。
図12本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
図13本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
図14本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
図15本発明の実施の形態である半導体集積回路装置のセンスアンプ形成領域の回路配置を示す図である。
図16図15のX−X断面図である。
図17本発明の課題を説明するための図である。
図18本発明の課題を説明するための図である。
図19本発明の他のセンスアンプ形成領域の回路配置を示す図である。

--

0086

1半導体基板
2素子分離
3 p型ウエル
5酸化シリコン膜
6ゲート酸化膜
7a多結晶シリコン膜
7b W膜
7ゲート電極
8窒化シリコン膜
9 LDD型ソース・ドレイン領域
11 窒化シリコン膜
15 酸化シリコン膜
16、17コンタクトホール
18、19プラグ
20 酸化シリコン膜
21 コンタクトホール
22 プラグ
40 酸化シリコン膜
43 コンタクトホール
44 プラグ
45 窒化シリコン膜
46 酸化シリコン膜
47 溝
48 下部電極
49容量絶縁膜
50 上部電極
51 酸化シリコン膜
A、Ap1〜Ap9 p型ウエル領域
An1、An2 n型ウエル領域
BL、BL0T〜BL3T、BL0B〜BL3Bビット線
M1a〜M1d 第1層配線
M2a〜M2r 第2層配線
M3a〜M3c 第3層配線
P1、P2 プラグ
b、c 領域
MCメモリセル
Cコンデンサ
Qs転送用MISFET
WLワード線
BL ビット線
PC、PC11、PC12、PC21、PC22プリチャージ回路
YS、YS11〜YS14、YS21〜YS24 Yスイッチ回路
SA、SA11、SA12、SA21、SA22センスアンプ回路
SAN11、SAN12、SAN21、SAN22 センスアンプ回路を構成するnチャネル型MISFET
SAP11、SAP12、SAP21、SAP22 センスアンプ回路を構成するpチャネル型MISFET
PT1〜PT3 プリチャージ回路を構成するMISFET
YT Yスイッチ回路を構成するMISFET
ST1、ST2 センスアンプ回路を構成するnチャネル型MISFET
ST3、ST4 センスアンプ回路を構成するpチャネル型MISFET
DT1 MISFET
SNn3T1、SNn3T2、SPn3T1、SPn3T2ノード(プラグ)
SNn2T1、SNn2T2、SPn2T1、SPn2T2 ノード(プラグ)
SNn1T1、SNn1T2、SPn1T1、SPn1T2 ノード(プラグ)
SNn0T1、SNn0T2、SPn0T1、SPn0T2 ノード(プラグ)
Yn0T〜Yn3T、Yn0B〜Yn3B ノード(プラグ)
Pn0T〜Pn3T、Pn0B〜Pn3B ノード(プラグ)
YnM1a1〜3、YnM1b、YnM1c、YnM1d1〜3 ノード(プラグ)
PnM1a、PnM1b、PnM1c1〜2 ノード(プラグ)
SNnM1a1〜2、SNnM1d1〜2 ノード(プラグ)
SPnM1a1〜2、SPnM1d1〜2 ノード(プラグ)
Dn1〜Dn3 ノード(プラグ)
MSシェアードMISFET
Apa〜Apc p型ウエル

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