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技術 半導体集積回路装置

出願人 マイクロンメモリジャパン株式会社
発明者 藤澤宏樹中村正行
出願日 2000年7月5日 (21年0ヶ月経過) 出願番号 2000-204288
公開日 2002年1月25日 (19年5ヶ月経過) 公開番号 2002-025265
状態 特許登録済
技術分野 ダイナミックメモリ 静的メモリのアクセス制御 半導体メモリ 記憶装置の構造、電源 DRAM
主要キーワード Nチャンネル メインコントロール回路 出力系回路 高速アンプ ライト系回路 メイン出力 信号伝達回路 CMOSスイッチ回路
関連する未来課題
重要な関連分野

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図面 (20)

課題

簡単な構成でデータ入出力高速化と動作マージンの改善及びそれに加えて省面積省電力化を実現した半導体集積回路装置を提供する。

解決手段

第1の信号伝達経路により第1と第2のデータをパラレル転送させ、それを第1と第2の中継増幅回路増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備え、上記第1と第2のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第2の信号伝達経路への出力タイミングを遅らせ、第1と第2のデータのうち先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させ、上記第1の出力レジスタに対応された第2の信号伝達経路での伝送速度を、上記第2の出力レジスタに対応された第2の信号伝達経路での伝送速度よりも速くする。

概要

背景

本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平10−340579号公報(以下、先行技術1という)、特開平11−39871号公報(以下、先行技術2という)、特開平10−334659号公報(以下、先行技術3という)、特開平9−198873号公報(以下、先行技術4という)、特開平7−282583号公報(以下、先行技術5という)、特開平4−162286号公報(以下、先行技術6という)、特開平7−272479号公報(以下、先行技術7という)、特開平7−272481号公報(以下、先行技術8という)、特開平11−16361号公報(以下、先行技術9という)のあることが判明した。

本願発明との関連において上記先行技術1ないし9の概略は次の通りである。先行技術1においては、偶数データが先に出力されるとき、奇数及び偶数データバスアンプ動作タイミングをずらしている。先行技術2と3においては、リードレジスタ前段にあるリードバッファの動作タイミングをバンク毎パイプライン動作させている。先行技術4においては、出力ラッチの前段にあるセンスアンプの動作タイミングをカラムに応じてずらしている。先行技術5においては、出力ラッチの前段にあるセンスアンプの動作タイミングをずらしている。先行技術6においては、出力ラッチの前段にあるアンプを交互に動作させている。先行技術7においては、出力ラッチの前段にあるカラムスイッチの動作タイミングをパイプライン動作させている。先行技術8においては、出力ラッチの前段にあるデータ検出回路の動作タイミングをアドレスに応じてずらている。先行技術9においては、ラッチの前段にあるセンスアンプのそれぞれの駆動能力を異ならせている。かかる先行技術1ないし9においては、後で説明する本願発明のように簡単な構成によるプリフェッチ動作での高速化を実現することの必然性示唆するような記載は一切見当たらない。

概要

簡単な構成でデータ入出力の高速化と動作マージンの改善及びそれに加えて省面積省電力化を実現した半導体集積回路装置を提供する。

第1の信号伝達経路により第1と第2のデータをパラレル転送させ、それを第1と第2の中継増幅回路増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備え、上記第1と第2のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第2の信号伝達経路への出力タイミングを遅らせ、第1と第2のデータのうち先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させ、上記第1の出力レジスタに対応された第2の信号伝達経路での伝送速度を、上記第2の出力レジスタに対応された第2の信号伝達経路での伝送速度よりも速くする。

目的

この発明の目的は、簡単な構成でデータ入出力の高速化と動作マージンの改善を図った信号伝達回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高速化と動作マージンの改善に加えて省面積・省電力化を実現した半導体記憶回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

効果

実績

技術文献被引用数
2件
牽制数
2件

この技術が所属する分野

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請求項1

第1と第2のデータをパラレル転送させる第1の信号伝達経路と、上記第1と第2のデータを受ける第1と第2の中継増幅回路と、上記第1と第2の中継増幅回路で増幅された上記第1と第2のデータを転送させる第2の信号伝達経路と、上記第2の信号伝達経路を通して伝えられた上記第1と第2のデータをそれぞれ受ける第1と第2の出力レジスタと、上記第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備え、上記第1と第2の中継増幅回路は、上記第1と第2のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第2の信号伝達経路への出力タイミングを遅らせてなることを特徴とする半導体集積回路装置

請求項2

請求項1において、上記第1と第2のデータは、クロック信号立ち上がりエッジ立ち下がりエッジの両方に対応してシリアルに出力されるものであることを特徴とする半導体集積回路装置。

請求項3

第1と第2のデータをパラレルに転送させる第1の信号伝達経路と、上記第1と第2のデータを受ける第1と第2の中継増幅回路と、上記第1と第2の中継増幅回路で増幅された上記第1と第2のデータを転送させる第2の信号伝達経路と、上記第2の信号伝達経路を通して伝えられた上記第1と第2のデータをそれぞれ受ける第1と第2の出力レジスタと、上記第1の出力レジスタに保持されたデータを先に出力し、上記第2の出力レジスタに保持されたデータを後に出力する出力回路とを備え、上記第1と第2の中継増幅回路は、上記第1の信号伝達経路を通して伝えられる第1と第2のデータのうち先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させるよう信号伝達経路の選択を行なう選択回路を備えてなることを特徴とする半導体集積回路装置。

請求項4

請求項3において、上記第1と第2のデータは、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力されるものであることを特徴とする半導体集積回路装置。

請求項5

請求項3又は4において、上記第1と第2の中継増幅回路の各々は、上記第1の信号伝達経路を通して伝えられる第1データと第2データを取り込む第1と第2増幅回路と、上記第2の信号伝達経路に伝えられるべき出力信号を増幅する第3と第4増幅回路を備え、上記選択回路は、上記第1と第2の増幅回路の出力端子と上記第3と第4増幅回路の入力端子との間に設けられ、上記アドレス情報に基づいて上記第1データを上記第3増幅回路に伝え、上記第2データを上記第4増幅回路に伝える第1動作と、上記第1データを上記第4増幅回路に伝え、上記第2データを上記第3増幅回路に伝える第2動作とを行なうことを特徴とする半導体集積回路装置。

請求項6

請求項5において、上記第1出力レジスタに対応された上記第2の信号伝達経路の第1信号線及びそれを駆動する第3増幅回路は、上記第2出力レジスタに対応された上記第2の信号伝達経路の第2信号線及びそれを駆動する第4増幅回路よりも信号伝達速度を速くするものであることを特徴とする半導体集積回路装置。

請求項7

請求項3又は4において、上記第1と第2の中継増幅回路の各々は、入力信号を取り込む第1と第2増幅回路と、上記第2の信号伝達経路に伝えられるべき出力信号を増幅する第3と第4増幅回路とを備え、上記選択回路は、上記第1の信号伝達経路と第1の増幅回路の入力端子との間に設けられ、上記アドレス情報に基づいて上記第1データを上記第1増幅回路に伝え、上記第2データを上記第2増幅回路に伝える第1動作と、上記第1データを上記第2増幅回路に伝え、上記第2データを上記第1増幅回路に伝える第2動作とを行なうことを特徴とする半導体集積回路装置。

請求項8

請求項7において、上記第1出力レジスタに対応された上記第2の信号伝達経路の第1信号線及びそれを駆動する第3増幅回路及び上記第1増幅回路は、上記第2出力レジスタに対応された上記第2の信号伝達経路の第2信号線及びそれを駆動する第4増幅回路及び上記第2増幅回路での信号伝達速度を速くするものであることを特徴とする半導体集積回路装置。

請求項9

請求項7又は8において、上記第2の信号伝達経路の第1信号線は、第2信号線に比べて配線幅が大きく形成されるものであることを特徴とする半導体集積回路装置。

請求項10

請求項5ないし9のいずれかにおいて、上記第2の中継増幅回路による上記第2信号線への出力タイミングは、上記第1の中継増幅回路による上記第1信号線への出力タイミングに対して遅らされてなることを特徴とする半導体集積回路装置。

請求項11

請求項1ないし10のいずれかにおいて、半導体チップの第1方向及びそれと直交する第2方向に少なくとも2個ずつメモリセルアレイ領域が更に設けられてなり、上記メモリセルアレイ領域の各々は、上記第1方向に沿って設けられた複数のビット線、上記第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第1方向及び第2方向のそれぞれに沿って配置された複数のメモリアレイ領域と、上記第1方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域と、上記センスアンプ領域に設けられ、対応するビット線に第1選択回路を通して接続される第1共通入出力線と、上記第1方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第1共通入出力線と第2選択回路を通して接続される第2共通入出力線と、上記第1方向に沿って配置された複数のメモリアレイ領域に対応した複数の第1選択回路に対して選択信号を供給する第1選択信号発生回路と、上記第2方向に沿って配置された複数のメモリアレイ領域のワード線の選択信号を形成する第2選択信号発生回路とを備え上記第2共通入出力線は、上記第1の信号伝達経路を構成し上記中継増幅回路にパラレルに第1と第2データを出力するものであり、上記4つのメモリセルアレイ領域に対応して共通に上記第2の信号伝達経路と第1と第2の出力レジスタ及び出力回路が共通に設けられるものであることを特徴とする半導体集積回路装置。

請求項12

請求項11において、上記メモリセルは、MOSFETキャパシタとからなり、上記MOSFETのゲート選択端子とされ、一方のソースドレイン入出力端子とされ、他方のソース,ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルからなることを特徴とする半導体集積回路装置。

請求項13

請求項12において、上記第2の信号伝達経路と第1と第2の出力レジスタ及び出力回路は、上記半導体チップの第1方向又は第2方向の中央部に沿って設けられるものであることを特徴とする半導体集積回路装置。

請求項14

請求項10において、入力回路を更に備え、上記入回路を通してシリアルに入力された第3と第4データは、上記第2信号線を通して中継増幅回路に伝えられて保持され、後に入力される第4データが上記第1信号線を通して中継増幅回路に伝えられ保持され、上記中継増幅回路に保持された上記第3と第4データがパラレルに上記第1の信号伝達経路に伝えらるものであることを特徴とする半導体集積回路装置。

請求項15

請求項14において、半導体チップの第1方向及びそれと直交する第2方向に少なくとも2個ずつメモリセルアレイ領域が更に設けられてなり、上記メモリセルアレイ領域の各々は、上記第1方向に沿って設けられた複数のビット線、上記第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第1方向及び第2方向のそれぞれに沿って配置された複数のメモリアレイ領域と、上記第1方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域と、上記センスアンプ領域に設けられ、対応するビット線に第1選択回路を通して接続される第1共通入出力線と、上記第1方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第1共通入出力線と第2選択回路を通して接続される第2共通入出力線と、上記第1方向に沿って配置された複数のメモリアレイ領域に対応した複数の第1選択回路に対して選択信号を供給する第1選択信号発生回路と、上記第2方向に沿って配置された複数のメモリアレイ領域のワード線の選択信号を形成する第2選択信号発生回路とを備え上記第2共通入出力線は、上記第1の信号伝達経路を構成し上記中継増幅回路にパラレルに第1と第2データを出力するものであり、上記4つのメモリセルアレイ領域に対応して共通に上記第2の信号伝達経路と第1と第2の出力レジスタ及び出力回路と上記入力回路が共通に設けられるものであることを特徴とする半導体集積回路装置。

技術分野

0001

この発明は、半導体集積回路装置に関し、例えば高速読み出し動作が要求される大記憶容量半導体記憶装置に利用して有効な技術に関するものである。

背景技術

0002

本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平10−340579号公報(以下、先行技術1という)、特開平11−39871号公報(以下、先行技術2という)、特開平10−334659号公報(以下、先行技術3という)、特開平9−198873号公報(以下、先行技術4という)、特開平7−282583号公報(以下、先行技術5という)、特開平4−162286号公報(以下、先行技術6という)、特開平7−272479号公報(以下、先行技術7という)、特開平7−272481号公報(以下、先行技術8という)、特開平11−16361号公報(以下、先行技術9という)のあることが判明した。

0003

本願発明との関連において上記先行技術1ないし9の概略は次の通りである。先行技術1においては、偶数データが先に出力されるとき、奇数及び偶数データバスアンプ動作タイミングをずらしている。先行技術2と3においては、リードレジスタ前段にあるリードバッファの動作タイミングをバンク毎パイプライン動作させている。先行技術4においては、出力ラッチの前段にあるセンスアンプの動作タイミングをカラムに応じてずらしている。先行技術5においては、出力ラッチの前段にあるセンスアンプの動作タイミングをずらしている。先行技術6においては、出力ラッチの前段にあるアンプを交互に動作させている。先行技術7においては、出力ラッチの前段にあるカラムスイッチの動作タイミングをパイプライン動作させている。先行技術8においては、出力ラッチの前段にあるデータ検出回路の動作タイミングをアドレスに応じてずらている。先行技術9においては、ラッチの前段にあるセンスアンプのそれぞれの駆動能力を異ならせている。かかる先行技術1ないし9においては、後で説明する本願発明のように簡単な構成によるプリフェッチ動作での高速化を実現することの必然性示唆するような記載は一切見当たらない。

発明が解決しようとする課題

0004

DDR SDRAM(Double Data Rate Synchronous Dynamic Random AccessMemory ;以下単にDDR SDRAMという)はクロック両エッジでデータの入出力を行う。従って、200MHzのクロック周波数で動作させると、2倍の400Mbpsデータ転送速度が得られる。SDRAMと同様のチップ構成でDDRを取ると、チップ内部を2倍の周波数で動かさなければならなくなるが、同一デバイスでは実現不可能である。そこで、DDR SDRAMでは、プリフェッチ動作により、チップ内の動作周波数をSDRAMと同等にして、データの入出力のみ高速化して400Mbpsを実現する。従って、DDR SDRAMでは、メインアンプ出力バッファまでのデータ転送方式がSDRAMと大きく異なる。

0005

SDRAMでは、消費電流ICCの約20%が上記メインアンプ−出力バッファまでのデータ転送線路であるグローバル入出力線GIOの充放電電流であるとみられている。このため、上記プリフェッチ動作を行なうとピーク電流が問題となりつつある。つまり、16ビット単位でのデータ入出力を行なうとき、2 Nプリフェッチ動作ではSDRAMの2倍の32個、4Nプリフェッチ動作では4 倍の64個のメインアンプ及びそれに対応した上記グローバル入出力線GIOが同時に動作するためピーク電流が重要な課題となる。そして、性能を向上しようとしてメインアンプ回路、グローバル入出力線GIOを高速化する手法が取ると、いっそうピーク電流が増加してしまうという問題が生じる。

0006

この発明の目的は、簡単な構成でデータ入出力の高速化と動作マージンの改善を図った信号伝達回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高速化と動作マージンの改善に加えて省面積省電力化を実現した半導体記憶回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0007

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第1の信号伝達経路により第1と第2のデータをパラレル転送させ、それを第1と第2の中継増幅回路増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第1と第2の中継増幅回路において、上記第1と第2のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第2の信号伝達経路への出力タイミングを遅らせる。

0008

本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第1の信号伝達経路により第1と第2のデータをパラレルに転送させ、それを第1と第2の中継増幅回路で増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第1と第2の中継増幅回路に選択回路を設けて、第1と第2のデータのうち先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させ、上記第1の出力レジスタに対応された第2の信号伝達経路での伝送速度を、上記第2の出力レジスタに対応された第2の信号伝達経路での伝送速度よりも速くする。

発明を実施するための最良の形態

0009

図1には、この発明に係るDDR SDRAMの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号RASカラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及び出力イネーブル信号/OEとされる。ここで、/はロウレベルアクティブレベルを表す論理記号オーバーバーに対応している。Xアドレス信号とYアドレス信号は、共通のアドレス端子Addからクロック信号CK,/CKに同期して時系列的に入力される。

0010

アドレスバッファを通して入力されたXアドレス信号とYアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたXアドレス信号は、プリデコーダにより供給され、その出力信号がXデコーダに供給されてワード線WLの選択信号が形成される。ワード線の選択動作により、メモリアレイ相補ビット線BLには微小読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたYアドレス信号は、プリデコーダに供給され、その出力信号がYデコーダに供給されてビット線BLの選択信号が形成される。X救済回路及びY救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をXデコーダ及びYデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。

0011

センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も設けられる。つまり、読み出し動作のときには、Yスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子DQから出力させる。書き込み動作のときには、外部端子DQから入力された書き込み信号入力バッファを介して取り込まれ、上記書き込み回路を介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルキャパシタにそれに対応した電荷が保持される。

0012

クロック発生回路メインコントロール回路)は、クロック信号CK,/CKと上記信号/RASと/CASに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたVccとVssのような動作電圧を受け、上記プレート電圧、Vcc/2のようなプリチャージ電圧、内部昇圧電圧VCH、内部降圧電圧VDL、基板バックバイアス電圧VBBのような各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してX系の選択動作に用いられる。

0013

図2には、この発明に係るDDR SDRAMの一実施例のチップ全体構成図が示されている。この実施例のSDRAMは、複数のメモリブロック又はバンクを構成するようチップが全体として8分割される。8つに分割された各々のブロックは、それぞれが同様な構成とされる。メモリアレイに一端に沿ってXデコーダXDCが設けられ、それと直交する方向のチップ中央寄りにYデコーダYDCとメインアンプMAが配置される。上記8個のメモリブロックは、2つが1組とされて上記XデコーダXDCが隣接するよう上下対称的に配置されて前記のような1つのメモリバンクが構成される。上記各々2組のメモリブロックからなる2つのメモリバンクも、同図において上下対称的に配置される。また、チップの縦中央に設けられた周辺回路を中心にして上記YデコーダYDC、メインアンプMAが互いに隣接するように左右対称的に配置される。

0014

1つのメモリブロックのメモリアレイ部は、上記XデコーダXDCから同図に縦方向に延びるワード線にそって複数個に分割されたアレイと、それぞれのアレイに設けられたサブワード線を、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速にする。

0015

上記メモリブロックは、YデコーダYDCから延びるY選択線にそって複数個に分割されたアレイを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保するものである。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の1と0に対応させるものであり、記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、上記ビット線に接続されるメモリセルの減らすことによって、必要な信号量を確保することができる。

0016

上記分割されたアレイの上下には、サブワードドライバ列が配置され、アレイの左右(ビット線方向)にはセンスアンプ列が配置される。センスアンプ列には、カラム選択回路ビット線プリチャージ回路等が設けられており、ワード線(サブワード線)の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプにより検出して増幅する。

0017

後述するメイン入出力線MIOは、特に制限されないが、上記サブワードドライバ列上を同図において横方向に延長される。そして、センスアンプ列にそってローカル入出力線LIOが配置され、ロウ系の選択信号によってローカル入出力線LIOと上記メイン入出力線MIOが接続される。上記周辺回路には、前記グローバル入出力線GIOが配置されており、選択されたメモリバンクに対応した上記メイン入出力線MIOと接続される。グローバル入出力線MIOは、入出力レジスタを通して前記出力バッファ及び入力バッファを介して外部端子と接続されるパッドDQPADと接続される。

0018

図示しないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子から供給されたアドレス信号は、ロウアドレスバッファ回路カラムアドレスバッファにアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、1つのメモリサイクル期間にわたって上記取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、ヒューズアドレス比較を行なうMOSFET等からなる救済回路も設けられる。

0019

上記ロウアドレスバッファはリフレッシュ動作モードにおいてはリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、クロック発生回路を介して上記リフレッシュアドレス信号をロウアドレス信号として取り込むようにされている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタプリセットデータとして供給される。上記カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、YデコーダYDCに向けて出力する。

0020

制御回路は、特に制限されなが、クロック信号、クロックイネーブル信号チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR SDRAMの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックモードレジスタを備える。

0021

図3には、この発明に係るDDR SDRAMの概略全体構成図が示されている。同図は、前記図2に対応されており、メモリアレイがチップが全体として8分割される。同図には、そのうちの半分の4つのメモリアレイが代表として例示的に示され、図面の残り半分にはこの発明に関連する部分の拡大図が示されている。上記メモリアレイに一端に沿ってXデコーダXDCが設けられ、それと直交する方向のチップ中央寄りにYデコーダYDCとメインアンプMAが配置される。上記8個のメモリアレイは、2つが1組とされてXデコーダXDCを挟んで上下対称的に設けられる。このようにXデコーダXDCを挟んで設けられる2つのメモリアレイにより1つのメモリバンク(Bank2) が構成される。他のメモリバンク(Bank3) も上記同様な2つのメモリアレイにより構成される。

0022

1つのメモリアレイは、上記XデコーダXDCから同図に縦方向に延びるワード線にそって複数個に分割されたアレイが設けられる。上記アレイの各々に設けられたサブワード線は、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線によりサブワードドライバによって選択されるという階層ワード線方式が採られる。同様に、メモリアレイは、YデコーダYDCから延びるY選択線にそって複数個に分割されたアレイを有し、アレイの各々によってビット線が分割される。

0023

上記ビット線は、その両端部に設けられるセンスアンプ列によって分割され、かかるビット線列にそってローカル入出力線LIOが設けられる。上記ローカル入出力線LIOは、ロウ系のアドレスにより選択される選択回路を介してメイン入出力線MIOに接続される。メイン出力線MIOは、代表として例示的に示されているメモリバンク(Bank2 )を例にして説明すると、2つに分割されたメモリアレイにおいて16対(pairs)ずつが、上記Y選択線と平行に上記サブワードドライバ列にそって延長される。それ故、1つのメモリバンク(Bank2 )では、32対(pairs)のメイン入出力線MIOが設けられる。これらの32対のメイン入出力線MIOに対応して32個のメインアンプMAが設けられる。

0024

上記32個のメインアンプMAの出力信号は、チップの縦方向に延長される32対(pairs)のグローバル入出力線GIOに供給される。これらのグローバル入出力線GIOは、図示しないチップの下半分に設けられる2つのメモリバンク(Bank0 、Bank2)に対応して設けられるメインアンプMAにも接続されるようチップの縦方向を延長するように形成される。

0025

チップの中央部に周辺回路が設けられる。同図には、上記周辺回路のうちこの発明に関連する出力系回路が代表として例示的に示されている。上記周辺回路には、図示しないアドレス入力端子から供給されたアドレス信号をアドレスマルチプレクス形式で取り込むロウアドレスバッファ回路とカラムアドレスバッファ回路等が設けられる。上記出力系回路は、出力バッファDQ0−15と、その前段に設けられた増幅回路AMPから構成される。出力バッファDQ0−15は、16ビットの単位でパラレルにデータ出力を行なうものである。上記増幅回路Ampは、上記グローバル入出力線GIOに対応して32個設けられ、その出力部に選択回路(FIFO)が設けられて奇数アドレスに対応した16ビットの信号又は偶数アドレスに対応した16ビットの信号を上記16個の出力バッファDQ0−15に伝える。

0026

この実施例のDDR SDRAMでは、上記1つのメモリバンク(Bank2)の2つのメモリアレイにおいてメイン入出力線MIOに奇数アドレス(ODD Add)と偶数アドレス(EVEN Add) とに分けておき、リード動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから16ビットずつ全部で32ビットを選択し、上記グローバル入出力線GIOを用いて32ビットのデータを出力させるという2N(ここではNは16)プリフェッチ動作を行なう。そして、出力回路においてクロック信号CKの立ち上がりに同期して先頭アドレスの16ビット分を、クロック信号の立ち下がりに同期して残り16ビット分のデータを出力させる。

0027

特に制限されないが、図2又は図3の実施例は、約256Mビットのような大記憶容量を持つDDR SDRAMに向けられている。チップは8つのメモリブロックに分割されており、2ブロックで1バンクを構成する。1メモリブロックは、8×16のアレイ(サブマット)に分割されており、1サブマットは512×512ビットとされる。つまり、1本のサブワード線には512個のメモリセルが接続され、ビット線には512個のメモリセルが接続される。以下の説明では、メイン入出力線MIOを回路記号MIOを用いてMIO線と略し、グローバル入出力線GIOは回路記号GIOを用いてGIO線と略す。

0028

この実施例では、メインアンプ回路、メインアンプ出力回路、GIO線、出力レジスタ回路をODD/EVENアドレス用にそれぞれ割り当てられる。そして、前記のようにメインアンプ→出力レジスタへのデータ転送は、ODD/EVEN同時に行う。すなわち、MIO線に読み出された32ビットからなるデータをメインアンプ回路で同時にセンスしてパラレルに出力レジスタに転送する。スタートアドレスのODD/EVENに応して、出力レジスタ内のデータをクロックの立上り,立ち下がりに同期して出力する。従って、この実施例ではメインアンプ回路及びGIO線は32個同時に動作することになる。

0029

図4には、この発明に係るDDR SDRAMの読み出し系回路の一実施例の構成図が示されている。この実施例では、前記のような2Nプリフェッチ動作に向けられている。つまり、MIO線に読み出された32ビットからなるデータをメインアンプ回路で同時にセンスしてGIO線を通してパラレルに出力レジスタに転送する際のピーク電流の低減のために、GIO線により転送されるデータを1st出力データと2nd出力データとでタイミングをずらして出力するようにする。

0030

構成としては、奇数(ODD)データ用と偶数(EVEN)データ用にメインアンプとそのアンプ出力回路及びGIO線と出力レジスタを入出力端子DQ0〜DQ15に対応して16ずつが設けられる。そして、アンプ出力回路には、その出力タイミングを調整するMA制御回路が設けられて、スタートアドレス情報に対応して先に出力すべきODD(又はEVEN)のデータはそのままGIO線を通して出力レジスタに伝えて、後から出力すべきEVEN(又はODD)データは上記MA制御回路により遅延させてGIO線を通して出力レジスタに伝えるようにする。つまり、メインアンプの制御回路をODD用とEVEN用に分けて制御し、スタートアドレスに応して、1st出力データ(クロック立上り)はそのままGIO線にデータ出力し、2nd出力データ(クロック立ち下がりディレイさせてGIO線にデータ出力させる。

0031

例えば、ODDスタートのときには、ODD/EVENの両アドレスに対応してメモリセルの選択を行ない、1番目のクロック信号CLKによりセンスアンプ、LIO及びMIOにデータを読み出しメインアンプMAに取り込む。上記のようにODDスタートならODDデータに対応した1stデータをメインアンプの出力信号をそのままGIO線を通して出力レジスタに転送させる。次いでEVENデータに対応した2ndデータをディレイさせて出力レジスタに転送させる。

0032

次のクロックでEVENスタートが指示されてなら、同様にODD/EVENの両アドレスに対応してメモリセルの選択を行ない、2番目のクロック信号CLKによりセンスアンプ、LIO及びMIOにデータを読み出しメインアンプMAに取り込む。上記のようにEVENタートならEVENデータに対応した1stデータをメインアンプの出力信号をそのままGIO線を通して出力レジスタに転送させる。次いでODDデータに対応した2ndデータをディレイさせて出力レジスタに転送させる。

0033

特に制限されないが、3番目のクロックCLKの立ち上がりで、最初にアドレス指定されたODDデータの0が出力され、それと同時に読み出されたEVENデータの1がクロック信号の立ち下がりで出力される。4番目のクロックCLKの立ち上がりで、2番目のアドレス指定されたEVENデータの2が出力され、それと同時に読み出されたODDデータの3がクロック信号の立ち下がりで出力される。以下、同様なメモリセルの選択動作、データ転送及び出力動作がクロック信号CLKに対応してパイプライン的に行なわれる。

0034

この実施例では、上記のような2NプリフェッチDDR SDRAMにおいて、同時に充放電するGIO線を32→16個に低減することが可能となる。また、同様な手法によって4NプリフェッチDDR SDRAMをも構成することができ、その場合には同時に充放電するGIO線を64→16個に低減できる。前記、2nd出力データは、半クロック時間的に余裕があるためGIO線での転送タイミングを遅らせてもデータ出力動作の性能は劣化しない。

0035

図5には、この発明に係るDDR SDRAMに用いられるメインアンプの一実施例の回路図が示されている。この実施例では、上記2Nプリフェッチに対応した一対のメインアンプ、メインアンプ出力回路とその制御回路が代表として例示的に示されている。そして、ODD/EVENからなる一対の回路のうちODD側回路について以下具体的に説明する。メインアンプ回路は、タイミング信号DMAPSBのロウレベルによってオン状態にされるPチャンネル型のMOSFETQ1とQ2を通して一対のメイン入出力線MIOTとMIOBの信号が取り込まれる。

0036

上記取り込まれた信号は、ゲートドレインとが交差接続されたPチャンネル型MOSFETQ3,Q4とNチャンネル型MOSFETQ5,Q6と、上記Nチャンネル型MOSFETQ5とQ6の共通接続されたソースと回路の接地電位との間に設けられた動作電流を流すNチャンネル型MOSFETQ7からなるCMOSラッチ回路で増幅される。つまり、上記タイミング信号DMAPSBがロウレベルの期間に入力信号の取り込みが行なわれ、所望の信号量が確保されると、上記タイミング信号DMAPSBがハイレベルとなり、上記メイン入出力線MIOT,MIOBとラッチ回路の入出力端子とが分離され、タイミング信号DAMAETのハイレベルにより上記ラッチ回路が増幅動作を開始する。このとき、大きな寄生容量を持つMIO線が分離されているので、上記CMOSラッチ回路は上記MIO線を通して伝えられた信号を高速にCMOSレベルに増幅し、ゲート回路G4とG5からなるラッチ回路により保持させる。

0037

メインアンプ出力回路は、タイミング信号DMOET(ODD)より制御されるゲート回路G6、G7を通して上記メインアンプ回路の出力信号がPチャンネル型出力MOSFETQ8とNチャンネル型出力MOSFETQ9からなる出力回路に伝えられ、上記メインアンプ回路に取り込まれた出力信号を電流増幅してGIO線に伝えられる出力信号DGOUT0を形成する。

0038

本回路例では、メインアンプ制御回路において、メインアンプ出力信号のタイミングをスタートアドレス信号(STARTADD)により制御することを特徴とする。すなわち、ODDスタートの場合、STARTADD=L(ロウレベル)となり、クロック信号DRCLKと、その遅延信号を選択的に伝えるゲート回路G1とG2のうち、ゲート回路G1がゲートを開いて上記クロック信号DRCLKをメインアンプ出力回路に伝えるので、ODDデータは上記クロック信号DRCLKに同期して先に出力される。

0039

これに対して、EVEN側のメインアンプ制御回路では、上記ODD側とは逆に上記ゲート回路G2に対応したゲート回路がゲートを開いて、遅延信号をEVEN側のメインアンプ出力回路に伝えるので、EVENデータは上記メインアンプ制御回路に設けられたディレイ回路に設定された遅延時間だけ遅らされる。EVENスタートの場合は上記とは逆の動作が行なわれる。このようにメインアンプ制御回路において、スタートアドレスに対応して上記メインアンプの出力タイミング、つまりはGIO線を通して伝えられるODDとEVENのデータの転送タイミングを切り替えるようにするので、スタートアドレスが任意でしかもメモリセルのアドレス選択回路や読み出された信号の伝達経路画一化できる。

0040

図6には、前記図5のメインアンプ回路の動作の一例を説明するための波形図が示されている。メインアンプ起動(タイミング信号DMAET)後、GIO線へのメインアンプ出力信号(タイミング信号DMOET)のタイミングがスタートアドレスによりODD又はEVENの一方が先になり、他方が後になるように制御される。従って、GIO線の充放電タイミング、つまりは出力信号DGIOT0(ODD)と出力信号DGIOT1(EVEN)をずらすことによりピーク電流の低減が可能となる。

0041

図7には、出力回路の一実施例の回路図が示されている。この実施例の出力回路は、出力レジスタと出力バッファ回路から構成される。この実施例では、出力レジスタ回路にスルーラッチ(T−Latch )回路が用いられる。本回路はクロック信号CLK1,CLK2のハイレベルの期間にスルーデータを出力し、クロック信号CLK1,CLK2のロウレベルでラッチする。出力バッファ回路は、2入力のスルーラッチ回路(T−Latch )とバッファ回路(Dout Buff.) を用いて構成される。本回路は、スタートアドレスに応してスルー出力するデータをODDデータ又はEVENデータの選択を行ない、クロックに同期して出力する。本回路は実施例であり、同様な回路動作を他の回路を用いても行なうようにするとは可能である。

0042

図8には、この発明に係るDDR SDRAMの読み出し系回路の他の一実施例の構成図が示されている。この実施例は4 Nプリフェッチに向けられている。4Nプリフェッチの場合は、下位アドレス(0〜3)の4ビットをメモリセルからMIO線に同時に読み出し、メインアンプで同時にセンスする。そこで、この実施例では、メインアンプ制御回路を下位アドレス毎に設けて、スタートアドレスに応してGIO線への出力タイミングをずらして制御する。

0043

例えば、スタートアドレスが0の場合は、まずアドレス0データを出力し、以降、アドレスが進む順番に応してタイミングをずらして出力する(シーケンシャルの場合は0→1→2→3)。スタ—トアドレスが1の場合は、まずアドレス1のデータを出力する以降、アドレスが進む順番に応してタイミングをずらして出力する(つまりシーケンシャルの場合は1→2→3→0)。従って、本構成ではメインアンプ制御回路が下位アドレス毎に設けられているため、スタートアドレスに依存しないで本方式の前記のような効果を得ることが可能である。

0044

図9には、この発明に係るDDR SDRAMの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、2 Nプリフェッチに向けらている。この実施例では、前記図4の実施例のように、メインアンプ出力回路、GIO線及び出力レジスタ回路をODD/EVEN用に割り当てるのではなく、1st出力用と2nd出力用にのように転送されるデータのタイミングに合わせて使用される信号伝達経路を割り当てることを特徴とする。すなわち、メインアンプまでは、32ビット同時に読み出し、GIO線に出力する際にスタートアドレスに応じてどのGIO線にデータを出力するかを切り替える切替回路がアンプ出力回路の入力部に設けられる。

0045

この実施例では、GIO線の偶数(0,2……30)を1st出力用に、奇数(1,3……31)を2nd出力用に割り当てられる。従って、ODDスタートの場合、ODD用メインアンプのデータを偶数GIO線に出力し、EVEN用メインアンプのデータを奇数GIO線に出力する。EVENスタートの場合も同様にEVEN用メインアンプのデータを偶数GIO線に出力し、ODD用メインアンプのデータを奇数GIO線に出力する。本実施例により、出力レジスタにアドレス情報が不要となり出力タイミング制御が容易となる。

0046

図10には、この発明に係るDDR SDRAMに用いられるメインアンプの他の一実施例の回路図が示されている。この実施例では、上記図9の実施例の一対のメインアンプ、切替回路、メインアンプ出力回路とその制御回路が代表として例示的に示されている。メインアンプ回路及びメインアンプ出力回路は、前記図5の実施例と同様であるので、その説明を省略する。

0047

切替回路は、上記メインアンプ回路とメインアンプ出力回路との間に設けられ、ODD用メインアンプ回路の出力を1st用メインアンプ出力回路又は2nd用メインアンプ出力回路のいずれかに伝達するCMOSスイッチ回路と、EVEN用メインアンプ回路の出力を1st用メインアンプ出力回路又は2nd用メインアンプ出力回路のいずれかに伝達するCMOSスイッチ回路とが設けられる。

0048

上記一対のCMOSスイッチ回路は、ODD用メインアンプ回路の出力を1st用メインアンプ出力回路に伝達するときには、EVEN用メインアンプ回路の出力を2nd用メインアンプ出力回路に伝達させ、逆にODD用メインアンプ回路の出力を2nd用メインアンプ出力回路に伝達するときには、EVEN用メインアンプ回路の出力を1st用メインアンプ出力回路に伝達させるようにし、メインアンプ出力回路1stと2ndのそれぞれにおいて、上記ODD用データとEVEN用データとが衝突しないようにされる。

0049

実施例回路では、前記のようにメインアンプ出力回路及びGIO線を1st出力用と2nd出力用に割り当て、メインアンプの増幅結果をスタートアドレスにより切り替えて出力することを特徴とする。すなわち、ODDスタートの場合、STARTADD= L(ロウレベル)となり、メインアンプ制御回路により形成された制御信号によりODD用のメインアンプ回路を1stメインアンプ出力回路に接続し、EVEN用のメインアンプ回路を2ndメインアンプ出力回路に接続する。一方、EVENスタートの場合はこの逆のように接続する。

0050

図11には、図10のメインアンプ回路の動作の一例を説明するための波形図が示されている。メインアンプ回路とメインアンプ出力回路の間に切替回路(セレクタ)を設け、スタートアドレス情報により、どのGIO線に出力するかを制御する。従って、ODDスタートの場合、1st用GIO線(DGIOT0)にODDデータを出力し、2nd用GIO線( DGIOT1)にEVENデータを出力する。一方、EVENスタートの場合はこの逆となる。

0051

図12には、この発明に係るDDR SDRAMの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図11の実施例の応用例であり、1st用のGIO線を高速化することを特徴としている。すなわち、1st用のGIO線に対し、信号伝達高速化手法を適用し、2nd用のGIO線は、通常の信号伝送線路を用いるようにする。

0052

GIO線の高速化手法としては(a)GIO配線ピッチ緩和する。例えば、L/Sを2倍にすることにより、配線抵抗、容量を低減する。(b)GIO配線のリードライト分離。通常は配線本数低減のためリード/ライト共通にするが分離して負荷低減を図る。(c)GIO線で小振幅信号転送を行なう。例えばGTL、SSTL等のような小振幅インターフェイスを採用する。本方式により、アクセスバスである1st用GIO線を高速化することにより、アクセス時間の短縮が可能となる。この構成は、全てのGIO線を高速化するものに比べ回路規模を半分に低減できる。

0053

図13には、GIO線の一実施例のパターン図が示されている。この実施例では、GIO線の配線ピッチを変えて高速化した例が示されている。1st出力データ用のGIO線は、配線抵抗を下げるためGIO線幅を通常の3倍(1.5μm)とし、2nd出力データ用のGIO線は0.5μmとした。なお,配線容量も低減するためには線間の幅を大きくとることにより可能である。

0054

図14には、この発明に係るDDR SDRAMの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図12の実施例の変形例であり、メインアンプ回路をも含めて1st用と2nd用に割り当てることを特徴としている。すなわち、MIO線のODD/EVENデータをスタートアドレスに応して切り替えてメインアンプに入力し、増幅・出力する。この時、1st用のメインアンプに高速メインアンプ回路を適用する。つまりは、高速動作優先させた回路を用いる。2nd用メインアンプは、これとは異なる通常回路を使用する。つまりは、動作電流の低減を優先させた回路を用いる。

0055

高速メインアンプ回路例としては、(a)スタティック型メインアンプ回路がある。通常、動作電流低減のためダイナミック型のメインアンプ回路が用いられるが、スタティック型にすることにより高速化を図ることができる。(b)2相駆動メインアンプ回路を用いる。この回路により、アクセスバスである1st用GIO線を高速化することにより、アクセス時間の短縮が可能となる。

0056

図15には、図14の実施例に用いられるメインアンプの一実施例の構成図が示されている。高速メインアンプとして、(A)に示したようにスタティック型のアンプを使用し、通常アンプとして(B)に示したようにダイナミック型アンプを使用する。このダイナミック型アンプは、前記図5図10に示したメインアンプ回路と同様である。ここで、上記(A)スタティック型アンプは、信号量を確保するためのタイミングマージンが不要であるので、出力信号OUT,/OUTが得られるまでの遅延時間Tdが短くなって高速であるが、信号ENがハイレベルとされる動作期間に動作電流を流し続けるために消費電流が大きい。

0057

一方、(B)ダイナミック型アンプは、所望の信号量が得られるまでのタイミングマージンTmが必要なため、前記のような出力信号OUT,/OUTが得られるまでの遅延時間Tdは大きくなってその分低速なるが、増幅出力が大きくなるとラッチ形態のPチャンネル型MOSFET又はNチャンネル型MOSFETのいずれかがオフ状態となって動作電流が流れなくなるので消費電流が小さい。従って、この実施例のようなメインアンプの使い分けによって、アクセスパスのみに高速アンプを適用し、実効的な動作速度を高速化するとともに、その他のパスには通常アンプを使用して低電力化を実現可能である。

0058

図16には、この発明に係るDDR SDRAMの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、2Nプリフェッチの変形例が示されている。この実施例では、2nd用GIO線へのデータ転送をディレイにより遅らせることを特微とする。すなわち、1st用のGIO線へのデータ転送は、前記図12の実施例と同様に出力し、2nd用のGIO線へのデータ転送を前記図4の実施例のようにはディレイにより遅らせて出力する。これにより、図4の実施例と同様の効果を得ることが可能となる上に、2nd用GIO線へのデータ転送を常に遅らせるため次サイクルのデータとのタイミングを緩和できる。

0059

図17に、この発明に係るDDR SDRAMの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図16の実施例の変形例であり、4 Nプリフェッチに向けられている。4 Nプリフェッチの場合も同様に、4ビット(Nが1のとき)を同時にメインアンプでセンス後、下位アドレスに対応した出力順に1st用GIO〜4th用GIO線にタイミングをずらして出力する。この実施例では、メインアンプ制御回路を1st用〜4th用に個別に準備した構成としたが、例えば、1st用と2nd用を共有し、2ビット毎に同時に出力するようにしても良い。

0060

図18には、この発明に係るDDR SDRAMのGIO線の一実施例の配置図が示されている。この実施例のGIO線配置例では、前記図16の実施例において、1st用のGIO線と2nd用のGIO線を交互にレイアウトすることを特徴とする。すなわち、図2のチップ構成例において、チップを長距離走る32対本のGIO線を1st用と2nd用を交互に配置する。

0061

この構成により、1st用GIO線が充放電している時は、2nd用GIO線は動作していないため(タイミングをずらしている)、2nd用GIO線がシールド線役割を果たす。従って、1st用のGIO線を高速にデータ転送できる。また、図4の実施例においても、同様にODDとEVEN用のGIO線を交互にレイアウトすることにより同様の効果が得られる。

0062

図19には、この発明に係るDDR SDRAMの書き込み系回路の一実施例の構成図が示されている。書き込み系回路は、前記読み出し系回路とは信号伝達方向が逆になるので、前記実施例のそれぞれにおいて信号伝達が逆になるようにすればよい。ライト系の入力バッファ→メインアンプへのGIO線データ転送の制御において、シリアルに入力される1st入力データと2nd入力データに対し、リード系と同様の制御を行う。

0063

例えば、ODD/EVEN両方のデータが共に入力レジスタに入力されてからGIO線にデータ出力するものではなく、1st入力データを先にGIO線に転送することによりタイミングをずらしてピーク電流の低減を実現するものである。また、ライト系回路では、2nd入力データ(クロック立ち下がり)の方がタイミング的にはワーストになるのため、2ndを優先するように制御する。つまり、2nd入力データをGIO線を通してライト用のアンプに伝えられてから、上記先に転送された1st入力データとともにODDとEVENのMIO線を通して2N分のメモリセルにパラレルに書き込まれるため、上記2nd入力データ(クロック立ち下がり)の方がタイミング的には時間的な余裕がない。

0064

そこで、この実施例では2nd入力データを転送するGIO線を高速GIO線とするとともにメインアンプ及び書き込み用のアンプも高速アンプを用いるようにすることにより、2nd入力データを優先するように制御するものである。これにより、書き込み系回路での高速化が可能になるとともに、GIO線に転送することによりタイミングをずらしてピーク電流の低減を実現することができる。

0065

図20には、この発明が適用されるダイナミック型RAMの一実施例のブロック図が示されている。この実施例におけるダイナミック型RAMは、DDR SDRAMに向けられている。この実施例のDDR SDRAMは、特に制限されないが、前記実施例と同様に4つのメモリバンクに対応して4つのメモリセルアレイ200A〜200Dが設けられる。4つのメモリバンク0〜3にそれぞれ対応されたメモリセルアレイ200A〜200Dは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。

0066

上記メモリセルアレイ200Aの図示しないワード線は行(ロウ)デコーダ(Row DEC) 201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリセルアレイ200Aの図示しない相補データ線はセンスアンプ(SenseAMP)202A及びカラム選択回路(Column DEC)203AのI/O線に結合される。センスアンプ202Aは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路203Aは、上記相データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。

0067

メモリセルアレイ200Bないし200Dも同様に、ロウデコーダ201B〜D,センスアンプ203B〜D及びカラム選択回路203B〜Dが設けられる。上記各メモリバンクの相補I/O線は、前記グローバル入出力線GIOを構成するデータバス(Data Bus) を介して各メモリバンクが共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)210の出力端子及びデータ出力回路(Dout Buffer)211の入力端子に接続される。端子DQは、特に制限されないが、16ビットからなるデータD0−D15を入力又は出力するデータ入出力端子とされる。DQSバッファ(DQS Buffer) 215は、読み出し動作のときに上記端子DQから出力するデータのデータストローブ信号を形成する。

0068

アドレス入力端子から供給されるアドレス信号A0〜A14は、アドレスバッファ(Address Buffer)204で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)205に保持され、カラム系アドレス信号はカラムアドレスバッファ(Column Address Buffer)206に保持される。リフレッシュカウンタ(Refresh Counter) 208は、オートマチクリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。

0069

例えば、256Mビットのような記憶容量を持つ場合、カラムアドレス信号としては、2ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号A14を入力するアドレス端子が設けられる。×4ビット構成では、アドレス信号A11まで有効とされ、×8ビット構成ではアドレス信号A10までが有効とされ、×16ビット構成ではアドレス信号A9までが有効とされる。64Mビットのような記憶容量の場合には、×4ビット構成では、アドレス信号A10まで有効とされ、×8ビット構成ではアドレス信号A9までが有効とされ、そして図のように×16ビット構成ではアドレス信号A8までが有効とされる。

0070

上記カラムアドレスバッファ206の出力は、カラムアドレスカウンタ(Column Address Counter) 207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。

0071

モードレジスタ(Mode Register) 213は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) 201Aないし201Dは、バンクセレクト(Bank Select)回路212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路(Control Logic)209は、特に制限されないが、クロック信号CLK、/CLK(記号/はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。)、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、/DM及びDQSとモードレジスタ213を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR SDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。

0072

クロック信号CLKと/CLKは、クロックバッファを介してDLL回路214に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路211とDQSバッファ215の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路210や、列アドレスカウンタ207に供給されるクロック端子に供給される。

0073

他の外部入力信号は当該内部クロック信号立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態バースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。

0074

クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントロール回路209に供給され、その信号が例えばハイレベルのときにはデータ出力回路211は高出力インピーダンス状態にされる。

0075

上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブバンクアクティブコマンドサイクルにおけるA0〜A11のレベルによって定義される。

0076

アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。

0077

上記カラムアドレス信号は、前記のように256Mビットで×16ビット構成の場合には、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A9のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。

0078

DDR SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。

0079

したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のDDR SDRAMは、上記のように16ビットの単位でのメモリアクセスを行い、A0〜A11のアドレスにより約4Mのアドレスを持ち、4つのメモリバンクで構成されることから、全体では約256Mビット(4M×4バンク×16ビット)のような記憶容量を持つようにされる。

0080

DDR SDRAMの詳細な読み出し動作は、次の通りである。チップセレクト/CS, /RAS、/CAS、ライトイネーブル/WEの各信号はCLK信号に同期して入力される。/RAS=0と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ205とバンクセレクト回路212で保持される。バンクセレクト回路212で指定されたバンクのロウデコーダ210がロウアドレス信号をデコードしてメモリセルアレイ200から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ202によって増幅, 保持される。指定されたバンクはアクティブ(Active)になる。

0081

行アドレス入力から3CLK後、CAS=0と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ206とバンクセレクト回路212で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ207から出力され、カラムデコーダ203が列を選択する。選択されたデータがセンスアンプ202から出力される。このとき出力されるデータは2組分である(×4ビット構成では8ビット、×16ビット構成では32ビット)。

0082

センスアンプ202から出力されたデータは、前記のようなLIO−MIO及びメインアンプとデータバスDataBusを介してデータ出力回路211からチップ外へ出力される。出力タイミングはDLL214から出力されるQCLKの立上がり、立ち下がりの両エッジに同期する。この時、前記のようにODDとEVENからなる2組分のデータはパラレル→シリアル変換され、1組分×2のデータとなる。データ出力と同時に、DQSバッファ215からデータストローブ信号DQSが出力される。モードレジスタ213に保存されているバースト長が4以上の場合、カラムアドレスカウンタ207は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。

0083

上記DLL214の役割は、データ出力回路211と、DQSバッファ215の動作クロックを生成する。上記データ出力回路211とDQSバッファ215は、DLL214で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部CLKよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックCLKに一致させる。したがって、上記DQSバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。

0084

書き込み動作のときには、上記DDR SDRAMのDQSバッファ215が出力ハイインピーダンス状態であるので、上記端子DQSにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号DQSが入力され、端子DQにはそれに同期した書き込みデータが入力される。データ入力回路210は、上記端子DQから入力された書き込みデータを、上記端子DQSから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号CLKに同期してパラレルに変換して、データバスDataBusを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。

0085

上記のようなDDR SDRAMに本願発明を適用することによって、メモリチップの小型化を図りつつ、高速な書き込みと読み出しが可能な半導体メモリを構成することができるものとなる。

0086

上記の実施例から得られる作用効果は、下記の通りである。
(1) 第1の信号伝達経路により第1と第2のデータをパラレルに転送させ、それを第1と第2の中継増幅回路で増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第1と第2の中継増幅回路において、上記第1と第2のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第2の信号伝達経路への出力タイミングを遅らせることにより、データのパラレル転送時の消費電流をピークを低減させることができるから、高速化を維持しつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。

0087

(2) 上記に加えて、上記第1と第2のデータをクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力させることにより、内部回路の動作周波数に対して2倍に高速化されたデータ出力を行なうようにすることができるという効果が得られる。

0088

(3) 第1の信号伝達経路により第1と第2のデータをパラレルに転送させ、それを第1と第2の中継増幅回路で増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第1と第2の中継増幅回路に選択回路を設けて、第1と第2のデータのうち先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させることにより、出力回路の動作の簡略化を図ることができるという効果が得られる。

0089

(4) 上記に加えて、上記第1と第2のデータをクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力させることにより、内部回路の動作周波数に対して2倍に高速化されたデータ出力を行なうようにすることができるという効果が得られる。

0090

(5) 上記に加えて、上記第1と第2の中継増幅回路を上記第1の信号伝達経路を通して伝えられる第1データと第2データを取り込む第1と第2増幅回路及び第2の中継増幅回路を上記第2の信号伝達経路に伝えられるべき出力信号を増幅する第3と第4増幅回路で構成し、上記選択回路を上記第1と第2の増幅回路の出力端子と上記第3と第4増幅回路の入力端子との間に設けて先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させるという簡単な構成により上記出力回路の動作の簡略化を図ることができるという効果が得られる。

0091

(6) 上記に加えて、上記第1出力レジスタに対応された上記第2の信号伝達経路の第1信号線及びそれを駆動する第3増幅回路は、上記第2出力レジスタに対応された上記第2の信号伝達経路の第2信号線及びそれを駆動する第4増幅回路よりも信号伝達速度を速くすることにより、出力回路の動作の簡略化と高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。

0092

(7) 上記に加えて、上記第1と第2の中継増幅回路を上記第1の信号伝達経路を通して伝えられる第1データと第2データを取り込む第1と第2増幅回路及び第2の中継増幅回路を上記第2の信号伝達経路に伝えられるべき出力信号を増幅する第3と第4増幅回路で構成し、上記選択回路を上記第1と第2の増幅回路の出力端子と上記第3と第4増幅回路の入力端子との間に設けて先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させるという簡単な構成により高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。

0093

(8) 上記に加えて、上記第1出力レジスタに対応された上記第2の信号伝達経路の第1信号線及びそれを駆動する第3増幅回路及び上記第1増幅回路を含めて、上記第2出力レジスタに対応された上記第2の信号伝達経路の第2信号線及びそれを駆動する第4増幅回路及び上記第2増幅回路での信号伝達速度を速くすることにより、いっそうの高速化を図ることができるという効果が得られる。

0094

(9) 上記に加えて、上記第2の信号伝達経路の第1信号線は、第2信号線に比べて配線幅が大きく形成することにより、配線抵抗値を小さくすることができるから極めて単純な構成で高速化を図ることができるという効果が得られる。

0095

(10) 上記に加えて、上記第2の中継増幅回路による上記第2信号線への出力タイミングを上記第1の中継増幅回路による上記第1信号線への出力タイミングに対して遅らせることにより、信号転送時のピーク電流を低減させることができ、動作マージンの改善を図ることができるという効果が得られる。

0096

(11) 上記に加えて、半導体チップの第1方向及びそれと直交する第2方向に少なくとも2個ずつメモリセルアレイ領域を更に設けてメモリバンクを構成し、階層ワード線方式及び階層IO方式で構成されたメモリアレイからなる半導体記憶装置に適用することにより、読み出し動作の高速化を実現することができるという効果が得られる。

0097

(12) 上記に加えて、ダイナミック型メモリセルを用いることにより、小面積で大記憶容量のメモリ回路を得ることができるという効果が得られる。

0098

(13) 上記に加えて、上記第2の信号伝達経路と第1と第2の出力レジスタ及び出力回路を、上記半導体チップの第1方向又は第2方向の中央部に沿って設けらるようにすることにより、それぞれのメモリアレイ(メモリバンク)からほぼ均等に信号伝達を行なわせることができるという効果が得られる。

0099

(14) 上記に加えて、入力回路を更に設け、シリアルに入力された第3と第4データを上記第2の信号伝達経路を通して中継増幅回路に伝え、後に入力される第4データが上記第1信号線を通して伝えるようにすることにより、高速なデータ入力を可能にすることができるという効果が得られる。

0100

(15) 上記に加えて、半導体チップの第1方向及びそれと直交する第2方向に少なくとも2個ずつメモリセルアレイ領域を更に設けてメモリバンクを構成し、階層ワード線方式及び階層IO方式で構成されたメモリアレイからなる半導体記憶装置に適用することにより、書き込み動作の高速化を実現することができるという効果が得られる。

0101

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第1、第2の信号伝達経路や中継増幅回路は、前記のようなDDR SDRAMに設けられるメインアンプ等を含む読み出し系回路及び書き込み系回路にの他に、システムLSIに組み込まれる回路ブロック間及びブロックと外部との間での信号伝達経路にも同様に利用することができる。

0102

メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。この発明は、中継増幅回路を備えてパラレル−シリアル動作あるいはプリフェッチ動作によってデータの入出力を行なう各種半導体集積回路装置に広く利用することができるものである。

発明の効果

0103

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第1の信号伝達経路により第1と第2のデータをパラレルに転送させ、それを第1と第2の中継増幅回路で増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第1と第2の中継増幅回路において、上記第1と第2のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第2の信号伝達経路への出力タイミングを遅らせることにより、データのパラレル転送時の消費電流をピークを低減させることができるから、高速化を維持しつつ動作マージンの改善に加えて省面積・省電力化を実現することができる。

0104

第1の信号伝達経路により第1と第2のデータをパラレルに転送させ、それを第1と第2の中継増幅回路で増幅して第2の信号伝達経路を通して第1と第2の出力レジスタに伝え、かかる第1と第2の出力レジスタにそれぞれ保持された上記第1と第2のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第1と第2の中継増幅回路に選択回路を設けて、第1と第2のデータのうち先に出力されるべき一方のデータを上記第1の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第2の出力レジスタに対応させ、上記第1の出力レジスタに対応された第2の信号伝達経路での伝送速度を、上記第2の出力レジスタに対応された第2の信号伝達経路での伝送速度よりも速くすることにより、出力回路の動作の簡略化と高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができる。

図面の簡単な説明

0105

図1この発明に係るDDR SDRAMの一実施例を示す全体ブロック図である。
図2この発明に係るDDR SDRAMの一実施例を示すチップ全体構成図である。
図3この発明に係るDDR SDRAMの一実施例を示す概略全体構成図である。
図4この発明に係るDDR SDRAMの読み出し系回路の一実施例を示す構成図である。
図5この発明に係るDDR SDRAMに用いられるメインアンプの一実施例を示す回路図である。
図6図5のメインアンプ回路の動作の一例を説明するための波形図である。
図7この発明に係るDDR SDRAMに用いられる出力回路の一実施例を示す回路図である。
図8この発明に係るDDR SDRAMの読み出し系回路の他の一実施例を示す構成図である。
図9この発明に係るDDR SDRAMの読み出し系回路の他の一実施例を示す構成図である。
図10この発明に係るDDR SDRAMに用いられるメインアンプの他の一実施例を示す回路図である。
図11図10のメインアンプ回路の動作の一例を説明するための波形図である。
図12この発明に係るDDR SDRAMの読み出し系回路の他の一実施例を示す構成図である。
図13この発明に係るDDR SDRAMに用いられるGIO線の一実施例を示すパターン図である。
図14この発明に係るDDR SDRAMの読み出し系回路の他の一実施例を示す構成図である。
図15図14のメインアンプの一実施例を示す構成図である。
図16この発明に係るDDR SDRAMの読み出し系回路の他の一実施例を示す構成図である。
図17この発明に係るDDR SDRAMの読み出し系回路の他の一実施例を示す構成図である。
図18この発明に係るDDR SDRAMに設けられるGIO線の一実施例を示す配置図である。
図19この発明に係るDDR SDRAMの書き込み系回路の一実施例を示す構成図である。
図20この発明が適用されるダイナミック型RAMの一実施例を示すブロック図である。

--

0106

Q1〜Q9…MOSFET、G1〜G7…ゲート回路、N1,N2…インバータ回路、Bank1〜4…メモリバンク、XDC…Xデコーダ、YDC…Yデコーダ、LIO…ローカル入出力線、MIO…メイン入出力線、GIO…グローバル入出力線、MA…メインアンプ、200A〜D…メモリセルアレイ、201A〜D…ロウデコーダ、202A〜D…センスアンプ、203A〜D…カラムデコーダ、204…アドレスバッファ、205…ロウアドレスバッファ、206…カラムアドレスバッファ、207…カラムアドレスカウンタ、208…リフレッシュカウンタ、209…コントロール回路、210…データ入力回路、211…データ出力回路、212…バンクセレクト回路、213…モードレジスタ、214…DLL、214…DQSバッファ

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