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技術 光デジタル伝送装置の固定パタン送信防止回路

出願人 日本電気株式会社日本電気通信システム株式会社
発明者 原康早坂純一
出願日 2000年6月19日 (20年6ヶ月経過) 出願番号 2000-183653
公開日 2002年1月11日 (18年11ヶ月経過) 公開番号 2002-009722
状態 特許登録済
技術分野 光伝送方式 時分割多重化通信方式 光通信システム
主要キーワード 固定パタン より乱れ 読出しアドレスカウンタ 多重変換装置 クロック検出回路 書込みアドレス信号 多重化対象 書込みアドレスカウンタ
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図面 (4)

課題

直流成分の発生を抑制する回路が簡素であること。

解決手段

低次群信号2を一時的に蓄積するメモリ1が出力する出力信号9に光デジタル伝送に必要である付加ビット多重化する多重回路20と、固定値を持たない非固定パタン19を発生するパタン発生回路18とが設けられている。非固定パタン19は、メモリ1が固定パタンを出力する間、多重回路20に入力される。非固定パタンに関して多重化されるので、固定パタンを多重化する場合の障害が生じない。更に、多重回路20とメモリ1の間に介設される選択回路17が追加される。選択回路17はメモリ1が出力する固定パタン9とパタン発生回路18が出力する非固定パタン19とのうちで非固定パタン19を選択する。非固定化のための選択回路17とパタン発生回路18との追加は、回路規模の増大を十分に小さくしている。

概要

背景

大容量伝送として、多チャンネル時分割による光デジタル伝送が知られている。特開昭63−300642号、特開平3−244238号、特開平5−199199号に述べられているように、光デジタル伝送に必要である多重変換装置には、一時的に記憶するメモリにデータを書き込むための低次入力信号書込みクロック位相と、それからそのデータを読み出すための高次群信号読出しクロックの位相とを比較してそれらの位相の制御が必要であることが示されている。

図3は、そのような位相比較器を備える公知の光デジタル伝送装置を示している。低次群信号101は、メモリ102に一時的に蓄積される。書込みアドレスカウンタ103が低次群信号クロック104に基づいて書込みアドレス105をメモリ102に渡すことによって、低次群信号101がメモリ102に書き込まれる。読出しアドレスカウンタ106が高次群信号クロック107に基づいて読出しアドレス108をメモリ102に渡すことによって、メモリ出力信号109がメモリ102から読み出される。読み出されたメモリ出力信号109は、光デジタル伝送に必要である付加ビット多重回路110で多重化される。多重回路110が出力する多重化信号111は、E/O変換部112で光信号に変換され、光ファイバー113を通されて受信側のO/E変換部114に送信される。既述の通り、位相比較器115が設けられている。位相比較回路115は、メモリ102への書込みの位相とメモリ102からの読出しの位相との間の位相差監視し、低次群信号クロック104が外乱等により乱れメモリ位相差がスリップする範囲に入ると、オーバーフロー又はアンダーフローとし、そのメモリ位相差を適正値に強制的に戻すために第1リセット信号116を出力する。メモリ102に蓄積されていたデータは、第1リセット信号116により一掃クリア)される。この一掃により、低次群信号101が新たにメモり102に書き込まれそれが新たに正常に読み出されるまでの間、メモリ102は、メモリ初期値である固定値”1”を出力する。

このような固定値”1”が出力され続ける時間は、メモリ102のメモリ容量に比例して長くなるので、メモリ容量が大きければ大きいほど、固定値出力継続時間が長くなる。このような固定値が入力される多重回路110が多重化して出力する多重化信号111であるデジタル信号は、そのマーク率デューティ比)が0.5にならない。マーク率が0.5にならないことは、直流成分が発生することを意味する。このような直流成分が発生すると、コンデンサー117を含むO/E変換部114の識別器118が受信信号を誤って識別する識別誤りが発生し、クロック抽出回路119は受信信号のクロックを抽出することができず、その結果、クロック出力信号120の出力停止をひき起こし、更に、そのような固定値信号が光波長多重伝送システムに用いられた場合、そのシステム内の光信号の平均パワーが変化して他の波長の信号に影響を与えてしまうことなどの好ましくない諸現象が発生する。

このような直流成分の発生を抑制する技術が知られている。その公知技術では、E/O変換器の前にスクランブル回路が配置され、O/E変換器後ろデスクランブル回路が配置されている。このような公知技術は。伝送速度が超高速になればスクランブル回路とデスクランブル回路を設けることがデバイス上困難であり、回路規模が大きくなる問題を抱えている。

このような直流成分の発生を抑制することが望まれる。更に、そのような直流成分の発生を抑制する回路の簡素化が好ましい。

概要

直流成分の発生を抑制する回路が簡素であること。

低次群信号2を一時的に蓄積するメモリ1が出力する出力信号9に光デジタル伝送に必要である付加ビットを多重化する多重回路20と、固定値を持たない非固定パタン19を発生するパタン発生回路18とが設けられている。非固定パタン19は、メモリ1が固定パタンを出力する間、多重回路20に入力される。非固定パタンに関して多重化されるので、固定パタンを多重化する場合の障害が生じない。更に、多重回路20とメモリ1の間に介設される選択回路17が追加される。選択回路17はメモリ1が出力する固定パタン9とパタン発生回路18が出力する非固定パタン19とのうちで非固定パタン19を選択する。非固定化のための選択回路17とパタン発生回路18との追加は、回路規模の増大を十分に小さくしている。

目的

本発明の課題は、直流成分の発生を抑制することができる光デジタル伝送装置の固定パタン送信防止回路を提供することにある。本発明の他の課題は、直流成分の発生を抑制する回路が簡素である光デジタル伝送装置の固定パタン送信防止回路を提供することにある。

効果

実績

技術文献被引用数
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請求項1

低次群信号を一時的に蓄積するメモリと、前記メモリが出力する出力信号光デジタル伝送に必要である付加ビット多重化する多重回路と、固定値を持たない非固定パタンを発生するパタン発生回路とを含み、前記非固定パタンは、前記メモリが固定パタンを出力する間、前記多重回路に入力される光デジタル伝送装置の固定パタン送信防止回路

請求項2

請求項1において、更に、前記多重回路と前記メモリの間に介設される選択回路を含み、前記選択回路は前記メモリが出力する前記固定パタンと前記パタン発生回路が出力する前記非固定パタンとのうちで前記非固定パタンを選択する光デジタル伝送装置の固定パタン送信防止回路。

請求項3

請求項2において、更に、メモリへの書込みの位相とメモリからの読出しの位相との間の位相差を比較し前記位相差が設定値よりも大きい場合に前記メモリをリセットするリセット信号を出力する位相比較器を含み、前記選択回路は、前記リセット信号に基づいて前記非固定パタンを選択する光デジタル伝送装置の固定パタン送信防止回路。

請求項4

請求項3において、更に、前記リセット信号を検出するリセット信号検出回路を含み、前記メモリに入力される読出しアドレス信号は前記リセット信号検出回路に入力され、前記リセット信号検出回路は、前記メモリがリセットされた後に前記メモリに最初に書き込まれた信号が前記メモリから読み出されるまでの間、前記読出しアドレス信号に基づいて切替信号を出力し、前記選択回路は、前記リセット信号の他に前記切替信号に基づいて前記非固定パタンを選択する光デジタル伝送装置の固定パタン送信防止回路。

請求項5

請求項4において、更に、判定回路と、OR回路とを含み、前記判定回路は、前記OR回路と前記メモリの入力側との間に介設され、前記判定回路は、前記メモリに書込まれる信号が設定時間の間固定パタンである場合に、切換信号を出力し、前記OR回路には前記切替信号と前記切換信号とが入力し、前記選択回路は、前記リセット信号と前記切替信号の他に前記切換信号に基づいて前記非固定パタンを選択する光デジタル伝送装置の固定パタン送信防止回路。

請求項6

請求項5において、前記非固定パタンはランダムパタンである光デジタル伝送装置の固定パタン送信防止回路。

請求項7

一時的にデータを記録するメモリと、前記メモリが出力する信号に光デジタル伝送に必要である付加ビットを多重化する多重回路と、前記多重回路が出力する信号を光信号に変換するE/O変換部と、前記E/O変換部が出力する光信号を伝送する光ファイバーと、前記光ファイバーが出力する光信号を電気信号に変換するO/E変換部とを含み、前記O/E変換部は、受光素子と、アンプと、コンデンサーとを備え、前記メモリが固定パタンを出力する間、前記多重回路に非固定パタンが入力される光デジタル伝送装置の固定パタン送信防止回路。

請求項8

請求項7において、前記被固定パタンはランダムパタンである光デジタル伝送装置の固定パタン送信防止回路。

技術分野

0001

本発明は、光デジタル伝送装置固定パタン送信防止回路に関し、特に、光デジタル伝送に必要である付加ビットにより多重化される電気信号固定値である場合にその光信号を電気信号に変換するO/E変換部で直流成分が生じることによる問題を克服する光デジタル伝送装置の固定パタン送信防止回路に関する。

背景技術

0002

大容量伝送として、多チャンネル時分割による光デジタル伝送が知られている。特開昭63−300642号、特開平3−244238号、特開平5−199199号に述べられているように、光デジタル伝送に必要である多重変換装置には、一時的に記憶するメモリにデータを書き込むための低次入力信号書込みクロック位相と、それからそのデータを読み出すための高次群信号読出しクロックの位相とを比較してそれらの位相の制御が必要であることが示されている。

0003

図3は、そのような位相比較器を備える公知の光デジタル伝送装置を示している。低次群信号101は、メモリ102に一時的に蓄積される。書込みアドレスカウンタ103が低次群信号クロック104に基づいて書込みアドレス105をメモリ102に渡すことによって、低次群信号101がメモリ102に書き込まれる。読出しアドレスカウンタ106が高次群信号クロック107に基づいて読出しアドレス108をメモリ102に渡すことによって、メモリ出力信号109がメモリ102から読み出される。読み出されたメモリ出力信号109は、光デジタル伝送に必要である付加ビットが多重回路110で多重化される。多重回路110が出力する多重化信号111は、E/O変換部112で光信号に変換され、光ファイバー113を通されて受信側のO/E変換部114に送信される。既述の通り、位相比較器115が設けられている。位相比較回路115は、メモリ102への書込みの位相とメモリ102からの読出しの位相との間の位相差監視し、低次群信号クロック104が外乱等により乱れメモリ位相差がスリップする範囲に入ると、オーバーフロー又はアンダーフローとし、そのメモリ位相差を適正値に強制的に戻すために第1リセット信号116を出力する。メモリ102に蓄積されていたデータは、第1リセット信号116により一掃クリア)される。この一掃により、低次群信号101が新たにメモり102に書き込まれそれが新たに正常に読み出されるまでの間、メモリ102は、メモリ初期値である固定値”1”を出力する。

0004

このような固定値”1”が出力され続ける時間は、メモリ102のメモリ容量に比例して長くなるので、メモリ容量が大きければ大きいほど、固定値出力継続時間が長くなる。このような固定値が入力される多重回路110が多重化して出力する多重化信号111であるデジタル信号は、そのマーク率デューティ比)が0.5にならない。マーク率が0.5にならないことは、直流成分が発生することを意味する。このような直流成分が発生すると、コンデンサー117を含むO/E変換部114の識別器118が受信信号を誤って識別する識別誤りが発生し、クロック抽出回路119は受信信号のクロックを抽出することができず、その結果、クロック出力信号120の出力停止をひき起こし、更に、そのような固定値信号が光波長多重伝送システムに用いられた場合、そのシステム内の光信号の平均パワーが変化して他の波長の信号に影響を与えてしまうことなどの好ましくない諸現象が発生する。

0005

このような直流成分の発生を抑制する技術が知られている。その公知技術では、E/O変換器の前にスクランブル回路が配置され、O/E変換器後ろデスクランブル回路が配置されている。このような公知技術は。伝送速度が超高速になればスクランブル回路とデスクランブル回路を設けることがデバイス上困難であり、回路規模が大きくなる問題を抱えている。

0006

このような直流成分の発生を抑制することが望まれる。更に、そのような直流成分の発生を抑制する回路の簡素化が好ましい。

発明が解決しようとする課題

0007

本発明の課題は、直流成分の発生を抑制することができる光デジタル伝送装置の固定パタン送信防止回路を提供することにある。本発明の他の課題は、直流成分の発生を抑制する回路が簡素である光デジタル伝送装置の固定パタン送信防止回路を提供することにある。

課題を解決するための手段

0008

その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧()つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数・形態又は複数の実施例のうちの少なくとも1つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。

0009

本発明による光デジタル伝送装置の固定パタン送信防止回路は、低次群信号(2)を一時的に蓄積するメモリ(1)と、メモリ(1)が出力する出力信号(9)に光デジタル伝送に必要である付加ビットを多重化する多重回路(20)と、固定値を持たない非固定パタン(19)を発生するパタン発生回路(18)とを含み、非固定パタン(19)は、メモリ(1)が固定パタンを出力する間、多重回路(20)に入力される。非固定パタンに関して多重化されるので、固定パタンを多重化する場合の障害が生じない。

0010

更に、多重回路(20)とメモリ(1)の間に介設される選択回路(17)が追加される。選択回路(17)はメモリ(1)が出力する固定パタン(9)とパタン発生回路(18)が出力する非固定パタン(19)とのうちで非固定パタン(19)を選択する。非固定化のための選択回路(17)とパタン発生回路(18)との追加は、回路規模の増大を十分に小さくしている。

0011

更に、メモリ(1)への書込みの位相とメモリからの読出しの位相との間の位相差を比較し位相差が設定値よりも大きい場合にメモリ(1)をリセットするリセット信号を出力する位相比較器(13)が設けられている。選択回路(17)は、リセット信号(16)に基づいて非固定パタン(19)を選択する。公知の位相比較器を活用し簡素な回路の追加によって、多重化対象信号を非固定化することができる。

0012

更に、リセット信号(16)を検出するリセット信号検出回路(21)が追加されることが好ましい。メモリ(1)に入力される読出しアドレス信号(8)はリセット信号検出回路(21)に入力され、リセット信号検出回路(21)は、メモリ(1)がリセットされた後にメモリ(1)に最初に書き込まれた信号がメモリ(1)から読み出されるまでの間、読出しアドレス信号(8)に基づいて切替信号(22)を出力し、選択回路(17)は、リセット信号(16)の他に切替信号(22)に基づいて非固定パタン(19)を選択する。公知の読出しアドレス信号(8)を好都合に活用することができる。

0013

更に、判定回路(41)と、OR回路(42)とが追加されることは十分に好ましい。判定回路(41)は、OR回路(42)とメモリ(1)の入力側との間に介設され、判定回路(41)は、メモリ(1)に書込まれる信号が設定時間の間固定パタンである場合に、切換信号(43)を出力し、OR回路(42)には切替信号(22)と切換信号(43)とが入力し、選択回路(17)は、リセット信号(16)と切替信号(22)の他に切換信号(43)に基づいて非固定パタン(19)を選択する。低次群信号(2)が固定的である場合にも、選択回路(17)を活用して、固定化を防止することができる。非固定パタン(19)はランダムパタンであることが十分に有効であり、マーク率を簡素に0.5にすることができる。

0014

本発明による光デジタル伝送装置の固定パタン送信防止回路は、一時的にデータを記録するメモリ(1)と、メモリ(1)が出力する信号(9)に光デジタル伝送に必要である付加ビットを多重化する多重回路(20)と、多重回路(20)が出力する信号(26)を光信号に変換するE/O変換部(27)と、E/O変換部(27)が出力する光信号を伝送する光ファイバー(28)と、光ファイバー(28)が出力する光信号を電気信号に変換するO/E変換部(29)とを含み、O/E変換部(29)は、受光素子(31)と、アンプ(32)と、コンデンサー(36)とを備え、メモリ(1)が固定パタンを出力する間、多重回路(20)に非固定パタン(19)が入力される。コンデンサを持つ回路に固定化信号が入力されず、直流成分が生じない。

発明を実施するための最良の形態

0015

図に一致対応して、本発明による光デジタル伝送装置の固定パタン送信防止回路の実施の形態は、メモリが多重回路とともに設けられている。そのメモリ1には、図1に示されるように、低次群信号2が入力し、低次群信号2は、メモリ1に一時的に蓄積される。メモリ1は、速度変換とクロックの外乱吸収とのために一時的にデータを記憶するnビット深さを有している。書込みアドレスカウンタ3と読出しアドレスカウンタ4とが、メモリ1に接続している。書込みアドレスカウンタ3が低次群信号クロック5に基づいて書込みアドレス信号6をメモリ1に渡すことによって、低次群信号2がメモリ1に書き込まれる。読出しアドレスカウンタ4が高次群信号クロック7に基づいて読出しアドレス信号8をメモリ1に渡すことによって、メモリ出力信号9がメモリ1から読み出される。

0016

高次群信号クロック7は、タイミング発生回路11を介して読出しアドレスカウンタ4に入力される。タイミング発生回路11は、高次群信号クロック7に基づいて第1タイミング信号12を出力する。読出しアドレスカウンタ4は、第1タイミング信号12に基づいて読出しアドレス8をメモリ1に送信する。

0017

書込みアドレスカウンタ3と読出しアドレスカウンタ4とは、位相比較器13に接続している。書込みアドレスカウンタ3が出力する書込みアドレス信号6と読出しアドレスカウンタ4が出力する読出しアドレス信号8とは、位相比較器13に入力する。位相比較器13は、書込みアドレス信号6の位相と読出しアドレス信号8の位相とを比較し、それらの位相差の程度を監視し、メモリ1をスリップさせる範囲にその位相差の程度が入った場合に、オーバーフロー又はアンダーフローとして、メモリ位相差を適正値に強制的に引き戻すための第1リセット信号14を出力する。

0018

第1リセット信号14は、OR回路15を介して第2リセット信号16になって、メモリ1と書込みアドレスカウンタ3と読出しアドレスカウンタ4とに入力する。第2リセット信号16を受けたメモリ1が出力するメモリ出力信号9は、メモリが正常に復帰するまで、固定値”1”である。

0019

メモリ1は、多重回路20に接続している。多重回路20とメモリ1との間に、選択回路17が介設されている。選択回路17に、ランダムパタン発生回路18が接続している。タイミング発生回路11が生成する第1タイミング信号12は、読出しアドレスカウンタ4の他にランダムパタン発生回路18に入力する。第1タイミング信号12を受けたランダムパタン発生回路18は、第1タイミング信号12に制御されて非固定パタン信号19を生成する。非固定パタン19としては、ランダム信号からなるランダムパタンが好ましい。

0020

第2リセット信号16を検出して切替信号を生成するリセット信号検出切換制御回路21が、選択回路17に接続している。リセット信号検出切換制御回路21は、選択回路17とOR回路15との間に介設されている。第1リセット信号14は、OR回路15を介して第2リセット信号16になってリセット信号検出切換制御回路21に入力する。読出しアドレスカウンタ4が生成する既述の読出しアドレス信号8は、リセット信号検出切換制御回路21に入力する。読出しアドレス信号8と第2リセット信号16とを受けるリセット信号検出切換制御回路21は、切替信号22を生成して出力する。切替信号22は、選択回路17に入力される。

0021

第1リセット信号14が位相比較器13から出力されると、読出しアドレス信号8と第2リセット信号16を受けたリセット信号検出切換制御回路21が出力する切替信号22に基づいて、選択回路17はメモリ出力信号9と非固定パタン信号19とのうちから非固定パタン信号19を選択して、その非固定パタン信号19を出力する。このように選択された非固定パタン信号19が、多重回路20に入力される。従って、第1リセット信号14が生成されれば、メモリ1が出力する固定値”1”は、多重回路20に入力されない。このように固定値”1”が多重回路20に入力されない状態は、第2リセット信号16の入力によってメモリ1がリセットされた後にメモリ1に最初に入力される信号が読み出される時刻、又は、その信号が読み出されるアドレスまで継続される。

0022

タイミング発生回路11は、第2タイミング信号23を出力する。多重回路20は、第2タイミング信号23に制御されて、メモリ1から出力されるメモリ出力信号9とランダムパタン発生回路18から出力される非固定パタン信号19のうちで選択回路17により選択される信号に付加ビットを多重化する。

0023

OR回路15に、パワーオンリセット回路24が接続している。パワーオンリセット回路24は、電源投入時に、メモリ1の既述の位相差が適正値で動作を開始するように第3リセット信号25を出力する。電源投入時に出力される第3リセット信号25は、メモリ1と書込みアドレスカウンタ3と読出しアドレスカウンタ4とをリセットするとともに、OR回路15を介してリセット信号検出切換制御回路21に入力する。リセット信号検出切換制御回路21は、第3リセット信号25に基づいて切替信号22を出力し、メモリ出力信号9と非固定パタン信号19のうちから非固定パタン信号19を選択回路17に選択させる。

0024

多重回路20が出力する多重化信号26は、E/O変換器27で光信号に変換され、光ファイバー28を通されて、受信側のO/E変換部29に送信される。O/E変換部29は、受光素子31と、アンプ32と、識別器33と、クロック検出回路34とを備えている。受光素子31とアンプ32との間に、第1コンデンサ35が介設されている。識別器33とアンプ32の間に、第2コンデンサ36が介設されている。アンプ32は、識別器33とクロック検出回路34に並列に接続している。O/E変換部29に入力する信号は、受光素子31により小信号電気デジタル信号37に変換され、第1コンデンサ35とアンプ32によりその交流成分のみが増幅され、その増幅交流成分は、第2コンデンサ36とクロック検出回路34とを介して識別器33に入力する。

0025

クロック検出回路34は、そのデジタル信号の中からクロック成分を抽出してクロック38を出力する。クロック38が入力された識別器33は、アンプ32と第2コンデンサ36を通されて識別器33に入力する信号が識別器33の中に設定された閾値電圧より高いか低いかを識別し、その高低に基づいて、”1”又は”0”である出力信号39を出力する。

0026

O/E変換部29に入力する信号は、選択回路17により選択された信号であり、リセット状態にある間のメモリ1が出力する固定値は選択回路17により選択されることがなく、その期間は、ランダムパタンが選択回路17により選択され、そのランダムパタンのマーク率は0.5が保証されていて、従って、O/E変換部29に入力する信号は十分に非固定的な値を持つ。その非固定値信号は、メモリ出力信号9の中で、コンデンサ36,37等により直流成分化せず、識別器33の識別誤りが防止されている。スクランブル回路とデスクランブル回路に代替されるランダムパタン発生回路は、スクランブル回路とデスクランブル回路に比べて十分にその回路規模が小さい。

0027

図2は、本発明による実施の他の形態を示している。本実施の形態は、図1に示される全体の回路に、更に、判定回路41と他のOR回路42とが追加されている。他のOR回路42は、選択回路17とリセット信号検出切換制御回路21との間に介設されている。既述の切替信号22は、他のOR回路42に入力する。他のOR回路42とメモリ1の入力側との間に、判定回路41が介設されている。判定回路41は、メモリ1に書込まれる信号が設定時間の間で”1”か”0”に限られる固定パタンである場合に、ランダムパタン選択指示信号(切替信号)43を出力する。ランダムパタン選択指示信号43が入力された選択回路17は、メモリ出力信号9と非固定パタン信号19のうちから非固定パタン信号19を選択する。

0028

このように、メモリ1の中の既述のメモリ位相差が正常値である場合にも、低次群信号2が固定値である場合に、多重化信号26は非固定値であって、非固定値がO/E変換部29に入力することがない。

発明の効果

0029

本発明による光デジタル伝送装置の固定パタン送信防止回路は、光デジタル伝送装置の固定値出力を防止することができ、その解決手段は簡素である。

図面の簡単な説明

0030

図1図1は、本発明による光デジタル伝送装置の固定パタン送信防止回路の実施の形態を示す回路図である。
図2図2は、本発明による光デジタル伝送装置の固定パタン送信防止回路の実施の他の形態を示す回路図である。
図3図3は、公知装置を示す回路図である。

--

0031

1…メモリ
2…低次群信号
8…読出しアドレス信号
9…出力信号(固定パタン)
13…位相比較器
16…リセット信号
17…選択回路
18…パタン発生回路
19…非固定パタン
20…多重回路
21…リセット信号検出回路
22…切替信号
26…信号
27…E/O変換部
28…光ファイバー
29…O/E変換部
31…受光素子
32…アンプ
36…コンデンサー
41…判定回路
42…OR回路
43…切替信号

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