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技術 補間処理装置、補間処理方法およびその方法をコンピュータに実行させるプログラムを格納したコンピュータが読み取り可能な記録媒体

出願人 株式会社リコー
発明者 高橋聡一
出願日 2000年6月1日 (20年5ヶ月経過) 出願番号 2000-164098
公開日 2001年12月14日 (18年11ヶ月経過) 公開番号 2001-344229
状態 未査定
技術分野 複合演算 画像処理
主要キーワード 修正幅 定数乗算器 線形多項式 プログラム可能な論理回路 具体値 位相同期装置 種係数 入力信号列
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年12月14日)のものです。
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図面 (12)

課題

補間位置高速に変更可能な補間処理装置を提供すること。

解決手段

補間計算部61は、回路21によって構成されるシフトレジスタ定数乗算器22a,22b,22c、加算回路23を備え、これらによって補間処理を実行する。定数乗算器22a,22b,22cには、それぞれ互いに異なる位置(x,x−d、x+d)での補間処理の内容を設定する。マルチプレクサ71によって定数乗算器22a,22b,22cを切り替えることで、補間位置を高速に変更することができる。補間位置をx−dに変更した場合、位置x−2d,xでの補間処理の内容を、残りの定数乗算器に設定する。定数乗算器22a,22b,22cは、AND回路などの基本論理回路によって構成するとともに、その接続状態を変更可能としておくことで、簡易に実現できる。

概要

背景

通信画像処理においてリアルタイムディジタル信号処理をおこなう場合、一般にDSP(Digital Signal Processer)を使用したシステムが従来から使用されてきた。たとえば、ディジタル携帯電話電話モデム等であり、これらの通信ではDSPによって数十kHzから数百kHzの信号の信号処理をおこなっている。また、画像処理においてもフィルタリングエッジ処理等にDSPを使用した例が知られている。

概要

補間位置高速に変更可能な補間処理装置を提供すること。

補間計算部61は、回路21によって構成されるシフトレジスタ定数乗算器22a,22b,22c、加算回路23を備え、これらによって補間処理を実行する。定数乗算器22a,22b,22cには、それぞれ互いに異なる位置(x,x−d、x+d)での補間処理の内容を設定する。マルチプレクサ71によって定数乗算器22a,22b,22cを切り替えることで、補間位置を高速に変更することができる。補間位置をx−dに変更した場合、位置x−2d,xでの補間処理の内容を、残りの定数乗算器に設定する。定数乗算器22a,22b,22cは、AND回路などの基本論理回路によって構成するとともに、その接続状態を変更可能としておくことで、簡易に実現できる。

目的

そこで、この発明は、上記に鑑みてなされたものであって、特に補間処理を基本論理回路によつて実現する補間処理装置、補間処理方法およびその方法をコンピュータに実行させるプログラムを格納したコンピュータが読み取り可能な記録媒体を提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

離散的入力値の間を補間することで所望の補間位置での値を求める補間処理をおこなう補間処理装置において、複数の乗算回路を含んで構成された乗算回路群を備え、別途指示された内容の補間処理を該乗算回路群を用いて実行する、複数の補間処理部と、前記補間処理部のいずれかを選択し、該選択した補間処理部の実行した補間処理の結果(以下、「補間出力値」という)を外部へ出力させる選択手段と、複数の補間位置について、補間位置ごとに当該補間位置での補間処理の内容を決定するとともに、前記補間処理部のそれぞれに対し、互いに異なる補間位置についての補間処理の内容を示す指示(以下「処理内容設定指示」という)を出力する論理構成発生手段と、を備えたことを特徴とする補間処理装置。

請求項2

前記乗算回路は、少なくともAND回路OR回路およびNOT回路の3種類の基本論理回路を含んで構成されるとともに、前記処理内容設定指示に基づいて該基本論理回路の接続状態を変更することで、当該補間位置での補間処理に合わせた演算をおこなうものであること、を特徴とする請求項1に記載の補間処理装置。

請求項3

前記補間出力値を判定し、その判定結果に応じて前記補間位置のいずれかを指定する補間位置指定指示を出力する判定手段を備え、前記選択手段は、前記補間位置指定指示によって指定されている補間位置(以下、「指定補間位置」という)についての補間処理を実行する補間処理部を選択するものであり、前記論理構成発生手段は、前記指定補間位置についての補間処理を実行する補間処理部が、それまで前記選択手段が選択していた補間処理部と異なる場合には、あらかじめ定められた規則に基づいてあらたに、前記指定補間位置とは異なる補間位置(以下、「新補間位置」という)を選定するとともに該新補間位置での補間処理の内容を決定し、そのときの前記補間位置指定指示に基づいた選択を前記選択手段が行った後、前記選択手段によってそのとき選択されていない補間処理部に対して前記新補間位置での補間処理の内容を指示するものであること、を特徴とする請求項2に記載の補間処理装置。

請求項4

前記判定手段は、前記補間出力値のタイミングのズレを判定するものであること、を特徴とする請求項2に記載の補間処理装置。

請求項5

前記補間処理部を少なくとも3つ有すること、を特徴とする請求項3または4に記載の補間処理装置。

請求項6

前記新補間位置は、前記指定補間位置よりも前側の位置(以下、「前側補間位置」という)と、前記指定補間位置よりも後ろ側の位置(以下「後側補間位置」という)とであること、を特徴とする請求項5に記載の補間処理装置。

請求項7

前記新補間位置と前記前側補間位置との間隔は、前記新補間位置と前記後側補間位置との間隔と、等しいこと、を特徴とする請求項6に記載の補間処理装置。

請求項8

離散的な入力値の間を補間することで所望の補間位置での値を求める補間処理をおこなう補間処理装置において、複数の乗算回路を含んで構成された乗算回路群を備え、別途指定された内容の補間処理を前記乗算回路群を用いて実行しその処理結果を出力する補間処理手段と、前記補間位置および前記入力値に基づいて、当該補間位置での補間処理の内容を決定し、その内容を示す指示(以下「処理内容設定指示」という)を前記補間処理部に対して出力する論理構成発生手段と、を備え、前記乗算回路は、少なくともAND回路、OR回路およびNOT回路の3種類の基本論理回路を含んで構成されるとともに、前記処理内容設定指示に基づいて該基本論理回路の接続状態を変更することで、当該補間位置での補間処理に合わせた演算をおこなうものであること、を特徴とする補間処理装置。

請求項9

前記論理構成発生手段は、線形多項式ラグランジェ(Lagrange)補間公式最小自乗法を適用することで得られた式、のいずれかに基づいて、補間処理の内容を決定するものであること、を特徴とする請求項1〜8のいずれか一つに記載の補間処理装置。

請求項10

離散的な入力値の間を補間することで所望の補間位置での値を求める補間処理をおこなう補間処理方法において、補間処理の内容を変更可能に構成された補間処理部を複数用意し、前記補間処理部のそれぞれに対し、互いに異なる補間位置についての補間処理の内容を設定するとともに、前記補間処理部のいずれかを選択し、該選択した補間処理部の実行した補間処理の結果(以下、「補間出力値」という)を外部へ出力させること、を特徴とする補間処理方法。

請求項11

前記補間処理部は、少なくともAND回路、OR回路およびNOT回路の3種類の基本論理回路を備えて構成される乗算回路を含んで構成されたものであり、前記基本論理回路の接続状態を変更することで、実行する補間処理の内容を変更すること、を特徴とする請求項10に記載の補間処理方法。

請求項12

前記補間出力値を判定してその判定結果に応じて前記選択をおこなうとともに、それまでとは異なる補間処理部を選択した場合には、あらたに補間位置(以下、「新補間位置」という)を選定するとともにこの新補間位置での補間処理の内容を決定し、そのとき選択されていない補間処理部に当該新補間位置での補間処理を設定すること、を特徴とする請求項11に記載の補間処理方法。

請求項13

請求項10〜12のいずれか一つに記載のデータ変換方法コンピュータに実行させるプログラムを格納したことを特徴とするコンピュータ読み取り可能な記録媒体

技術分野

0001

この発明は、補間処理装置補間処理方法およびその方法をコンピュータに実行させるプログラムを格納したコンピュータが読み取り可能な記録媒体、特に、高速ディジタル信号を処理可能な補間処理装置、補間処理方法およびその方法をコンピュータに実行させるプログラムを格納したコンピュータが読み取り可能な記録媒体に関する。

背景技術

0002

通信画像処理においてリアルタイムディジタル信号処理をおこなう場合、一般にDSP(Digital Signal Processer)を使用したシステムが従来から使用されてきた。たとえば、ディジタル携帯電話電話モデム等であり、これらの通信ではDSPによって数十kHzから数百kHzの信号の信号処理をおこなっている。また、画像処理においてもフィルタリングエッジ処理等にDSPを使用した例が知られている。

発明が解決しようとする課題

0003

しかし、近年、通信の高速化の要求が高まってきており、1Mbpsを超える速度の通信が当然のように必要になってきている。また、画像処理の分野においても、より解像度を高く、複雑な画像演算をリアルタイムでおこなうことが求められてきている。このような処理では、もはや従来のようなDSPによる処理では対応できない状態となっている。

0004

DSPによって処理できない速度のディジタル信号処理は通常、基本論理回路によってハード的な処理をおこなう。たとえばFIRフィルタIIRフィルタ等をAND,OR,NOTおよびフリップフロップ回路等の基本論理回路を使用して実現した例が報告されている。

0005

このようなIIRフィルタやFIRフィルタは、入力信号に対して定数掛け合わせる定数乗算回路によって実現することができるため、基本論理回路によって実現することができるものである。

0006

しかし、これ以外のディジタル信号処理、たとえば補間回路等では入力信号に対して、その時々に応じて変動する値の乗算をおこなわなくてはならず、上述のような定数乗算回路を使用することはできない。このため、補間回路等を基本論理回路で実現するためには、非常に多くのゲート数を必要とし、また、論理が複雑になるため、動作速度の低下を招いていた。

0007

特開平9−191599号公報に開示されている「時間多重書込可能論理装置」のように、動的に論理回路の構成を変更することも考えられる。しかし、基本論理回路の接続状態を動的に変化させる場合、接続状態を変化させるために時間がかかる場合が多い。特に位相補正回路等のように、リアルタイムに信号処理をおこなう必要がある場合には、接続状態を変化させるために、処理を止めることができない。よって、基本論理回路による補間回路は現実的なものとはならず、ディジタル信号処理の機能は限られたものになっていた。

0008

そこで、この発明は、上記に鑑みてなされたものであって、特に補間処理を基本論理回路によつて実現する補間処理装置、補間処理方法およびその方法をコンピュータに実行させるプログラムを格納したコンピュータが読み取り可能な記録媒体を提供することを目的とする。

課題を解決するための手段

0009

上述の目的を達成するために、請求項1にかかる補間処理装置は、離散的入力値の間を補間することで所望の補間位置での値を求める補間処理をおこなう補間処理装置において、複数の乗算回路を含んで構成された乗算回路群を備え、別途指示された内容の補間処理を該乗算回路群を用いて実行する、複数の補間処理部と、前記補間処理部のいずれかを選択し、該選択した補間処理部の実行した補間処理の結果(以下、「補間出力値」という)を外部へ出力させる選択手段と、複数の補間位置について、補間位置ごとに当該補間位置での補間処理の内容を決定するとともに、前記補間処理部のそれぞれに対し、互いに異なる補間位置についての補間処理の内容を示す指示(以下「処理内容設定指示」という)を出力する論理構成発生手段と、を備えたことを特徴とするものである。

0010

この請求項1に記載の発明によれば、論理構成発生手段が、複数の補間位置について、補間位置ごとに当該補間位置での補間処理の内容を決定する。そして、補間処理部のそれぞれに対し処理内容設定指示を出力する。補間処理部は、指示された内容の補間処理を乗算回路群を用いて実行する。選択手段は、補間処理部のいずれかを選択し、選択した補間処理部の実行した補間処理の結果(補間出力値)を外部へ出力させることができる。

0011

請求項2にかかる補間処理装置は、請求項1に記載の発明において、前記乗算回路は、少なくともAND回路OR回路およびNOT回路の3種類の基本論理回路を含んで構成されるとともに、前記処理内容設定指示に基づいて該基本論理回路の接続状態を変更することで、当該補間位置での補間処理に合わせた演算をおこなうものであること、を特徴とするものである。

0012

この請求項2に記載の発明によれば、乗算回路は、処理内容設定指示に基づいて基本論理回路(AND回路、OR回路、NOT回路)の接続状態を変更することで、その補間位置での補間処理に合わせた演算をおこなうことができる。

0013

請求項3にかかる補間処理装置は、請求項2に記載の発明において、前記補間出力値を判定し、その判定結果に応じて前記補間位置のいずれかを指定する補間位置指定指示を出力する判定手段を備え、前記選択手段は、前記補間位置指定指示によって指定されている補間位置(以下、「指定補間位置」という)についての補間処理を実行する補間処理部を選択するものであり、前記論理構成発生手段は、前記指定補間位置についての補間処理を実行する補間処理部が、それまで前記選択手段が選択していた補間処理部と異なる場合には、あらかじめ定められた規則に基づいてあらたに、前記指定補間位置とは異なる補間位置(以下、「新補間位置」という)を選定するとともに該新補間位置での補間処理の内容を決定し、そのときの前記補間位置指定指示に基づいた選択を前記選択手段が行った後、前記選択手段によってそのとき選択されていない補間処理部に対して前記新補間位置での補間処理の内容を指示するものであること、を特徴とするものである。

0014

この請求項3に記載の発明によれば、判定手段が、補間出力値を判定し、その判定結果に応じて補間位置指定指示を出力する。選択手段は、補間位置指定指示によって指定されている補間位置(指定補間位置)についての補間処理を実行する補間処理部を選択する。論理構成発生手段は、指定補間位置についての補間処理を実行する補間処理部が、それまで選択手段が選択していた補間処理部と異なる場合には、あらかじめ定められた規則に基づいてあらたに、指定補間位置とは異なる補間位置(新補間位置)を選定する。そして、この新補間位置での補間処理の内容を決定することができる。さらに、そのときの補間位置指定指示に基づいた選択を選択手段が行った後、選択手段によってそのとき選択されていない補間処理部に対して新補間位置での補間処理の内容を指示することができる。

0015

請求項4にかかる補間処理装置は、請求項2に記載の発明において、前記判定手段は、前記補間出力値のタイミングのズレを判定するものであること、を特徴とするものである。

0016

この請求項4に記載の発明によれば、この補間処理装置は、補間出力値のタイミングのズレを修正しつつ補間処理を継続する。この補間処理装置は、位相同期装置として機能しうる。

0017

請求項5にかかる補間処理装置は、請求項3または4に記載の発明において、前記補間処理部を少なくとも3つ有すること、を特徴とするものである。

0018

この請求項5に記載の発明によれば、補間処理部を少なくとも3つ有することで、補間位置の変更に柔軟に対応することができる。

0019

請求項6にかかる補間処理装置は、請求項5に記載の発明において、前記新補間位置は、前記指定補間位置よりも前側の位置(以下、「前側補間位置」という)と、前記指定補間位置よりも後ろ側の位置(以下「後側補間位置」という)とであること、を特徴とするものである。

0020

この請求項6に記載の発明によれば、新補間位置として、前側補間位置と、後側補間位置とを備えることで、前・後いずれの方向に対しても補間位置を変更することができる。

0021

請求項7にかかる補間処理装置は、請求項6に記載の発明において、前記新補間位置と前記前側補間位置との間隔は、前記新補間位置と前記後側補間位置との間隔と、等しいこと、を特徴とするものである。

0022

この請求項7に記載の発明によれば、新補間位置と前側補間位置との間隔と、新補間位置と後側補間位置との間隔とが等しいため、前・後いずれの方向についても補間位置の変更を同じ特性でおこなうことができる。

0023

請求項8にかかる補間処理装置は、離散的な入力値の間を補間することで所望の補間位置での値を求める補間処理をおこなう補間処理装置において、複数の乗算回路を含んで構成された乗算回路群を備え、別途指定された内容の補間処理を前記乗算回路群を用いて実行しその処理結果を出力する補間処理手段と、前記補間位置および前記入力値に基づいて、当該補間位置での補間処理の内容を決定し、その内容を示す指示(以下「処理内容設定指示」という)を前記補間処理部に対して出力する論理構成発生手段と、を備え、前記乗算回路は、少なくともAND回路、OR回路およびNOT回路の3種類の基本論理回路を含んで構成されるとともに、前記処理内容設定指示に基づいて該基本論理回路の接続状態を変更することで、当該補間位置での補間処理に合わせた演算をおこなうものであること、を特徴とするものである。

0024

この請求項8に記載の発明によれば、論理構成発生手段は、補間位置および入力値に基づいて、その補間位置での補間処理の内容を決定する。そして、その内容を示す指示(処理内容設定指示)を補間処理部に対して出力する。補間処理手段は、指示された内容の補間処理を乗算回路群を用いて実行しその処理結果を出力する。この場合、乗算回路は、処理内容設定指示に基づいて基本論理回路(AND回路、OR回路、NOT回路)の接続状態を変更することで、補間位置での補間処理に合わせた演算をおこなうことができる。

0025

請求項9にかかる補間処理装置は、請求項1〜8に記載の発明において、前記論理構成発生手段は、線形多項式ラグランジェ(Lagrange)補間公式最小自乗法を適用することで得られた式、のいずれかに基づいて、補間処理の内容を決定するものであること、を特徴とするものである。

0026

この請求項9に記載の発明によれば、線形多項式、ラグランジェ(Lagrange)補間公式、最小自乗法を適用することで得られた式、のいずれかに基づいた補間処理をおこなうことができる。

0027

請求項10にかかる補間処理方法は、離散的な入力値の間を補間することで所望の補間位置での値を求める補間処理をおこなう補間処理方法において、補間処理の内容を変更可能に構成された補間処理部を複数用意し、前記補間処理部のそれぞれに対し、互いに異なる補間位置についての補間処理の内容を設定するとともに、前記補間処理部のいずれかを選択し、該選択した補間処理部の実行した補間処理の結果(以下、「補間出力値」という)を外部へ出力させること、を特徴とするものである。

0028

この請求項10に記載の発明によれば、補間処理の内容を変更可能に構成された補間処理部を複数用意する。補間処理部のそれぞれに対し、互いに異なる補間位置についての補間処理の内容を設定する。また、補間処理部のいずれかを選択し、選択した補間処理部の実行した補間処理の結果(補間出力値)を外部へ出力させることができる。

0029

請求項11にかかる補間処理方法は、請求項8に記載の発明において、前記補間処理部は、少なくともAND回路、OR回路およびNOT回路の3種類の基本論理回路を備えて構成される乗算回路を含んで構成されたものであり、前記基本論理回路の接続状態を変更することで、実行する補間処理の内容を変更すること、を特徴とするものである。

0030

この請求項11に記載の発明によれば、補間処理部は、乗算回路を構成する基本論理回路(AND回路、OR回路、NOT回路)の接続状態を変更することで、実行する補間処理の内容を変更することができる。

0031

請求項12にかかる補間処理方法は、請求項10に記載の発明において、前記補間出力値を判定してその判定結果に応じて前記選択をおこなうとともに、それまでとは異なる補間処理部を選択した場合には、あらたに補間位置(以下、「新補間位置」という)を選定するとともにこの新補間位置での補間処理の内容を決定し、そのとき選択されていない補間処理部に当該新補間位置での補間処理を設定すること、を特徴とするものである。

0032

この請求項12に記載の発明によれば、補間出力値を判定してその判定結果に応じて補間処理部を選択する。この場合、それまでとは異なる補間処理部を選択した場合には、あらたに補間位置(新補間位置)を選定するとともに、この新補間位置での補間処理の内容を決定することができる。そして、そのとき選択されていない補間処理部にその新補間位置での補間処理を設定することができる。

0033

また、請求項13に記載の発明にかかる記録媒体は、前記請求項10〜12のいずれか一つに記載された方法をコンピュータに実行させるプログラムを記録したことにより、そのプログラムを機械読み取り可能となり、これによって、請求項10〜12の動作をコンピュータによって実現することが可能となる。

発明を実施するための最良の形態

0034

以下、この発明にかかる補間処理装置、補間処理方法およびその方法をコンピュータに実行させるプログラムを格納したコンピュータが読み取り可能な記録媒体につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

0035

(実施の形態1)この実施の形態1の補間処理装置は、互いの接続関係を変更可能に構成された基本論理回路を含んで構成された定数乗算回路を備えたことを主な特徴とする。以下、詳細に説明する。なお、ここでいう基本論理回路とは、AND回路、OR回路、NOT回路を指す。具体的な補間処理装置について説明する前に、補間そのものについて図1を用いて簡単に説明しておく。

0036

補間とは、与えられたサンプル点(x0,y0)から補間とは、与えられたサンプル点(x0,y0)から(xn,yn)までを、所望の補間式によって決定される滑らかな曲線で接続し、任意の点xにおけるyの値を出力するものである。この場合、ほとんどすべての補間式は後述する式(2)で与えられる形式であり、この実施の形態1の補間処理装置でもこの式(2)の形式の補間式を採用している。

0037

補間式には、未確定の各種係数が含まれており、これらは実際の補間点(補間位置)x、サンプリング位置x0〜xn等に応じてその都度決定する必要がある。この式(2)についても、係数K0〜Knの値は、x0〜xnの値、および、補間点xの座標によって決定される。

0038

つぎに、この実施の形態の補間処理装置について説明する。この補間処理装置は、図2に示すとおり、補間計算部11および論理構成発生部13を備えて構成されている。

0039

補間計算部11は、与えられた信号列に対して補間処理をおこなうことで、所望の補間位置における値を計算するものである。この補間計算部11による補間処理の内容(つまり、補間計算部によって実行される補間式)は、論理構成発生部13が発生し伝達部15を介して入力される信号に応じて変更される。ここでいう補間処理の内容変更とは、補間式中に未定のままで含まれている各種係数の具体的な値を指定するという意味である。

0040

この変更を可能とするため、この補間計算部11は、基本論理回路を複数組み合わせることで構成されている。また、各基本論理回路の接続状態も変更可能に構成されている。この接続状態を変更することで、補間処理の内容を変更することができる。補間計算部11は、この補間処理を、入力端10へ入力された信号列に対しておこなう構成となっている。また、その結果(入力端10へ入力されたパラメータ信号によって指定された補間位置での値)を、出力端12から出力するように構成されている。

0041

論理構成発生部13は、補間位置を指定するパラメータ信号に基づいて、それに対応する補間式をあらわす論理構成を指定する出力信号を発生するものである。論理構成を指定する出力信号とは、より具体的には、補間計算部11が実行する補間処理(補間式)に含まれる各種係数の具体的な値を意味する信号である。なお、元になるパラメータ信号(すなわち、補間位置の指定)は、入力端14を通じて入力されるように構成されている。

0042

また、論理構成を指定するこの出力信号は、伝達部15を通じて、補間計算部11へ入力されるように構成されている。この実施の形態の論理構成発生部13は、前述した各種係数を算定するためのプログラムが格納されたメモリと、このプログラムを実行するプロセッサなどを含んで構成されている。ただし、論理構成発生部13の具体的構成はこれに限定されるものではない。

0043

この補間処理装置の動作概要を説明する。まず、補間処理の準備動作、つまり補間位置に応じた補間式をその内部に完成させる動作を図3を用いて説明する。補間位置を指定したパラメータ信号が、入力端14に入力される(ステップS101)。すると、論理構成発生部13は、そのパラメータ信号の内容(つまり、指定された補間位置)での補間計算を実現するための論理構成を発生する(ステップS102)。

0044

ここで、論理構成を発生するとは、具体的には、補間式中に未定のままで残されている各種係数の具体値を決定することを意味する。論理構成発生部13は、発生したこの論理構成(係数の具体値)を、伝達部15を介して補間計算部11に伝える。

0045

この補間処理の論理構成を伝えられた補間計算部11は、内部にある基本論理回路の接続状態を変化させることで、パラメータ信号において指定されていた位置(補間位置)での補間に見合う補間式をその内部において実現する(ステップS103)。以上のようにして補間処理の準備ができる。

0046

実際の補間処理はこの後以下のようにしておこなわれる。すなわち、時間的に離散化された信号が、入力端10を通じて補間計算部11に入力される。すると、補間計算部11は、この複数の入力信号に対して補間処理をおこなう。つまり、先ほど完成された補間式を、この入力信号列に適用する演算をおこなう。そして、その結果を、出力端12を通じて出力する。

0047

なお、特許請求の範囲においていう「補間処理手段」は、この実施の形態1では補間計算部11によって実現されている。「乗算回路」とは、後述する定数乗算回路22(0)〜22(n)のそれぞれに相当する。乗算回路群とは、定数乗算回路22(0)〜22(n)に相当する。「論理構成発生手段」とは、論理構成発生部13に相当する。「処理内容設定指示」とは、論理構成発生部13から伝達部15を通じて補間計算部11へ出力される、各種係数の値を指定した信号に相当する。

0048

つぎに補間計算部11を図4図7を用いてさらに詳細に説明する。図4において、点線で囲まれた部分が図2における補間計算部11に相当する。この補間計算部11は、回路21(0)〜21(n)と、定数乗算回路22(0)〜22(n)と、加算回路23とを備えて構成されている。

0049

回路21(0)〜21(n)は、互いに直列に接続されて、多値をあらわすディジタル値シフトレジスタを構成している。回路21(0)〜21(n)は、それぞれ1タイミングの間だけ入力信号を保持するものであり、たとえばフリップ・フロップ回路で構成されている。ただし、この例のようにフリップ・フロップ回路を用いる場合は、回路21(0)〜21(n)は、それぞれが、複数のフリップ・フロップ回路によって構成された多値ディジタル値をあらわすようにされている。

0050

入力端10から入力された信号は、所定のタイミングごとに、回路21(n)→回路21(n−1)→・・・→回路21(1)→回路21(0)へと順次出力、保持されてゆくようになっている。以下、回路21(0)〜21(n)のそれぞれを区別する必要がない場合には、単に「回路21」と呼ぶことがある。

0051

定数乗算回路22(0)〜22(n)は、それぞれ入力信号に対して定数を掛け合わせるものである。特にこの実施の形態の定数乗算回路22(0)〜22(n)は、伝達部15を通じて論理構成発生部13から伝達される信号に応じて、上述の補間式を実現した論理演算回路をその内部に実現可能に構成されている。定数乗算回路22(0)〜22(n)のそれぞれは、回路21(0)〜21(n)に対応して設けられており、対応する回路21からの信号が入力されるように構成されている。

0052

たとえば、定数乗算回路22(0)には、回路21(0)からの信号が入力されている。また、定数乗算回路22(1)には、回路21(1)からの信号が入力されている。そして、定数乗算回路22(0)〜22(n)は、乗算結果を加算回路23へ出力する構成となっている。

0053

定数乗算回路22(0)〜22(n)の出力信号(出力値)は、それぞれ補間式中の各項の値に相当している。以下、定数乗算回路22(0)〜22(n)のそれぞれを区別する必要がない場合には単に「定数乗算回路22」と呼ぶことがある。

0054

先に述べたとおり、この実施の形態における定数乗算回路22は、伝達部15から入力される信号(すなわち、補間式中の係数の具体値の指定)に応じて、その演算内容を変更可能に構成されている。つまり、定数乗算回路22はそれぞれ、回路21からの入力信号に対して乗算する定数値を変更可能になっている。これを実現するための機構の詳細については、後ほど図5図6および図7を用いてさらに詳細に説明する。

0055

加算回路23は、定数乗算回路22(0)〜22(n)から入力される信号(値)を加算するものである。先に述べたとおり定数乗算回路22(0)〜22(n)の出力信号(出力値)は、それぞれ補間式中の各項の値に相当している。したがって、この加算回路23は、各項の値を加算していることに相当する。

0056

つぎに、定数乗算回路22を図5図6図7を用いてさらに詳細に説明する。ここでは定数乗算の手法と、この手法を適用して構成されたこの実施の形態における定数乗算回路22の具体的な回路構成とに分けて述べることにする。

0057

[1]定数乗算の手法
まず、定数乗算の手法について図5および図6を用いて説明する。図5は、定数0〜15を乗算する場合の演算式を示したものである。定数3をかける計算は、この図5に示したとおり、入力信号xと、入力信号xを1ビット分だけ桁位置をずらした信号と、を足しあわせることで実現できる。

0058

ただし、実際の定数乗算回路では、図5にあらわす演算式をそのまま論理回路にしたものを使用するわけではない。実際には、より簡単かつ高速な手法によって定数乗算をおこなっている。つまり、入力信号を構成する各ビットの値(1/0)と、出力信号の各ビットの値(1/0)との対応関係を示すテーブルを用意しておく。そして、このテーブルを参照して、出力信号を構成する各ビットの値(1/0)を決定することで、計算をおこなう。以下、図6を用いてこの手法による定数乗算について述べる。

0059

図6は、入力信号のビット幅が4ビットの場合における、定数乗算(ここでも、定数3をかける場合を例にとる)の真理値表である。図6において、P4,P3,P2およびP1は、2進数の入力信号(入力値)をあらわしている。また、Q6,Q5,Q4,Q3,Q2およびQ1は、この入力値に定数3をかけることで得られる値(演算結果)を示す、2進数の出力信号(出力値)である。この真理値表(図6)から論理演算回路を構成すると下記の式(1)のようになる。

0060

0061

この例に示したように、図6の真理値表に基づいて定数乗算回路を構成した場合、ほとんどすべての定数乗算回路が、図5にあげるような算術演算式をおこなう定数乗算回路よりも簡単になる。この実施の形態の定数乗算回路22は、この手法(真理値表に基づいた手法)によって定数乗算をおこなうように構成されている。

0062

[2]定数乗算回路22の具体的な回路構成
この実施の形態の定数乗算回路22(0)〜22(n)の具体的な回路構成について図7を用いて説明する。

0063

先に述べたとおり、この実施の形態の定数乗算回路22(0)〜22(n)は、上述した手法(真理値表に基づいた演算)によって演算をおこなう。このような論理演算回路としては、一般にFPGA(Field Programable Gate Array)、PLD(Programable LogicDevice)等のように、マトリクス状結線網を設け、結線状態を変化させることによってプログラム可能な論理回路を実現しているデバイスがある。

0064

本実施の形態でも、上述のようなデバイスと同じ原理で、定数乗算回路22(0)〜22(n)を実現している。特に、結線網の接続点の接続状態を、再書き込み可能素子(たとえば、SRAM)で指定できるデバイスとして実現している。

0065

図7に示したとおり、一つの定数乗算回路は、論理演算部31(1)〜31(k)を含んで構成されている。そして、各論理演算部31(1)〜31(k)のそれぞれが、マトリクス状に配置された配線と、各配線に接続された各種基本論理回路とを備えて構成されている。ここでいう基本論理回路とは、AND回路、OR回路、NOT回路である。

0066

マトリクス状に配置された配線のうち、図における縦方向信号線P1〜Pmには、入力端32を通じて、対応する回路21からの信号が入力されるようになっている。この配線の交点は、ON/OFF可能なスイッチとなっている。そして、その状態(ON/OFF)は、伝達部15から入力される信号に応じて変更制御部34が設定するように構成されている。

0067

つまり、伝達部15を通じて入力された信号(つまり、補間式の係数)に応じて各スイッチの状態を適宜設定することによって、補間式の論理演算を実現するようになっている。そして、この定数乗算回路の乗算結果を示す出力信号は、出力端33を通じて加算回路23(図4)へ出力されるように構成されている。この図7の例では、mビット幅の入力信号が入力され、kビット幅の出力信号が出力されるようになっている。

0068

つぎに、補間計算部11(図4)の補間処理動作を説明する。ここでは、論理構成発生部13からの指示に基づいて、定数乗算回路22には既に所定の補間式の論理演算が既に実現されているものとする。入力端10から入力された信号は、回路21(0)〜21(n)によって構成されるシフトレジスタに入力される。

0069

ここでは各レジスタの出力yi(i=0,1,・・・,n)は、それぞれ定数乗算回路22(0)〜22(n)によって、それぞれの定数Ki(i=0,1,・・・,n)が掛け合わされる。そして、その乗算結果が、加算回路23に伝達される。加算回路23は、その総和を計算するとともに、その加算結果を出力端12に出力する。つまり、この係数K0〜Knの値と、y0〜ynまでの値との積和によって、補間点xにおけるyの値を算出することができる。以上の演算内容を数式化してあらわすと、下記の式(2)のようになる。

0070

0071

以上説明したとおりこの実施の形態1の補間処理装置では、基本論理回路の接続状態を動的に変化させる構成を採用したことによって、補間計算に必要な乗算機能を定数乗算のみとしている。これにより、従来よりも高速な信号に対応できる。また、回路構成も簡単にすることができる。

0072

この実施の形態では1次元の時系列の信号の場合についてだけ述べたが、この技術は当然、画像処理における2次元のデータ処理にも拡張することは容易である。また、ディジタル信号処理におけるPLL技術にも使用することができる。

0073

この実施の形態1では、補間式として、上述の式(2)を採用していた。しかし、採用可能な補間式はこれに限定されるものではない。以下、様々な補間式について、その補間式を採用した場合における上記各部の信号出力の内容について述べる。ここでは、[1]線形多項式、[2]ラグランジェ補間式、[3]最小自乗法、について述べる。

0074

[1]線形多項式
補間式として線形多項式を使用してもよい。この場合には、補間式は、下記式(3)であらわされる。ただし、この式(3)は実際には式(6)のように変形されたうえで補間に使用される。以下、下記の補間式を採用した場合における、上記各部の信号出力の内容について述べる。

0075

0076

この線形多項式は、サンプル点として与えられる(y0,x0),(y1,x1),…,(yn,xn)を通るため、これらの点の座標を式(3)に代入することで下記の式が得られる。

0077

0078

これより、係数a0〜anの値は、逆行列を用いて下記の式のとおり求めることができる。

0079

0080

このa0,a1,・・・,anを式(3)に代入することによって、実際の補間式ができあがる。ここである補間位置xを、式(3)に代入すれば、求める補間位置xにおける出力値yが得られることになる。

0081

ここで、式(5)のマトリクスの逆行列の各要素をVij(i=0,1,2,・・・,n、j=0,1,2,・・・,n)であらわす。すると、式(3)は下記の式のようになる。

0082

0083

すなわち、図2において、パラメータ信号xを入力端14から与えた場合、論理構成発生部13は、上記式(6)のyiの各係数に相当する値を出力する。これが図4における定数乗算回路22(0)〜22(n)に与えられ、式(6)と等価な回路が補間計算部11において実現される。なお、この式(6)は、先に述べた式(2)と同じ形式となっている。

0084

このように補間式として線形多項式を採用した場合には、補間処理装置を簡易な回路で実現することができる。これに類似したものとしては、これ以外にもたとえば、正弦関数指数関数も採用可能である。

0085

[2]ラグランジェ(Lagrange)の補間公式
補間式としてラグランジェの補間公式(式(7))を採用した場合、論理構成発生部13は、式(7)における各yiの各係数に相当する値を出力するように構成されることになる。

0086

0087

補間公式としてラグランジュの補間公式を使用した場合には、より一般的な補間を実現することができる。なお、ラグランジェの補間公式に類似したものとしては、ニュートン前進差分公式や後進差分公式、また、スプライン曲線等があげられる。これらについても補間式として採用可能である。

0088

[3]最小自乗法
最小自乗法による補間式を適用する場合について述べる。最小自乗法は2次以上の多項式についても適用できるが、ここでは説明を簡単にするため、線形の場合の式を示す。図1において、xiの合計が0となるように座標系を定めることにより、最小自乗法による補間式は、式(8)のようになる。

0089

0090

この式(8)を変形することで下記の式(9)が得られる。論理構成発生部13は、式(9)における各yiの各係数に相当する値を出力するようにすればよい。

0091

0092

最小自乗法による補間公式を使用した場合には、統計的な直線ないしは曲線近似をおこなったうえで補間をおこなうことになる。したがって、入力値にばらつきがある場合でも、正確な補間が可能である。

0093

(実施の形態2)この実施の形態2にかかる発明は、原理的には、補間計算部を複数備え、これらを必要に応じて切り替えて使用することで、補間位置の変更を高速化したものである。ただし、この実施の形態2では、補間計算部全体を複数備えるのではなく、定数乗算回路だけを複数系統用意し、他の部分(加算回路23等)については共有化している。以下、詳細に説明する。

0094

なお、この実施の形態は、受信機などに用いられるリサンプリング回路での補間処理では、位相遅れまたは進みに対して、一定の値dだけ補間位置の補正をおこなうだけでよい場合が多い点に着目してなされたものである。

0095

まずこの実施の形態の受信機の概要について図8を用いて説明する。入力端51にアナログ受信信号が入力される。A/Dコンバータ52は、入力端51から入力された信号をA/D変換する。このA/D変換におけるサンプリングは、サンプル・タイミング発生器54が発生している一定のタイミングにおいておこなう。

0096

この場合、受信信号とサンプル・タイミング発生器54とはタイミング的に関係するものではないため、サンプル・タイミングを補正する必要がある。そこでリサンプリング回路53が、A/Dコンバータ52から離散的に送られてくる受信信号列に対して補間処理をおこなうことで、最適なタイミングでのサンプル信号に変換したうえで、出力端57へと出力する。

0097

この最適なタイミング(補間位置)は、以下のようにして適宜修正されている。つまり、リサンプリング回路53の出力は、位相検出回路56にも出力されている。位相検出回路56は、リサンプリング後のサンプル・タイミングの誤差を検出し出力する。ループフィルタ55は、この誤差に応じた出力値をリサンプリング回路53に出力する。

0098

リサンプリング回路53は、この出力値に応じて最適な補間位置を決定する。そして、この補間位置での補間処理をおこなう。つまり、リサンプリング回路53、位相検出回路56、およびループフィルタ55からなるフィードバックループは、最適なタイミングを検出するための位相同期回路(PLL;Phase Lock Loop)を構成している。

0099

つぎにリサンプリング回路53およびこれに関連する構成について図8図9および図10を用いてさらに詳細に説明する。なお、図10では、図4と同じ機能部分には同じ符号を付している。

0100

ループフィルタ55は、位相検出回路56の検出結果に応じて、補間位置を選択する信号を出力するものである。この実施の形態ではループフィルタ55として出力が3値になるものを採用している。具体的には、ランダムウォークフィルタ(Random Walk Filter)を使用している。このランダム・ウォーク・フィルタは、位相検出回路56からの位相信号を積算する。

0101

そして、その積算結果が、あるマイナスのしきい値を越えた場合には、後述する補間位置x+dを選択する信号を出力するように構成されている。また、あるプラスのしきい値を越えた場合には、後述する補間位置x−dを選択する信号を出力するように構成されている。プラスおよびマイナスの2つのしきい値を越えない場合には補間位置xを選択する信号を出力するように構成されている。

0102

リサンプリング回路53は、図9に示すとおり、補間計算部61および論理構成発生部62を備えて構成されている。論理構成発生部62は、ループフィルタ55からの入力信号(つまり、補間位置を指定する信号)に基づいて、それに対応する補間式をあらわす論理構成を指定する出力信号を発生するものである。ここで論理構成を指定する出力信号とは、より具体的には、補間計算部61が実行する補間式に含まれる各種係数の具体的な値を意味する信号である。

0103

論理構成発生部62はこの係数を3組、すなわち、3種類の補間位置x,x+d,x−dのそれぞれについて、この係数を求めるように構成されている。そして、求めた各種係数を、伝達部65を通じて補間計算部61へ出力するように構成されている。なお、初期的な補間位置xについては、論理構成発生部62にあらかじめ備えられている。

0104

また、補間式の係数決定の際にはサンプリングのタイミング(あるいは、サンプリングの間隔)が必要であるが、A/Dコンバータ52はサンプルタイミング発生回路54による一定タイミングにおいてサンプリングを行っているため、論理構成発生部62にとってこのサンプリングのタイミング(図1におけるx0,x1等)はあらかじめ既知である(あらかじめ、サンプリング間隔を示す情報がメモリに格納されている)。

0105

なお、これがリサンプリング回路であることを考慮した場合には、dの値としては各サンプリング間隔の1/2以下の数値が現実的である。この数値を小さくすると、上述したPLLの位相ジッタを小さくできる一方で、追従できる周波数の範囲が狭くなる。逆に大きくすると、位相ジッタが大きくなるものの、追従できる周波数の範囲は広くなる。使用される状況に応じてdの値は設定する必要がある。具体的にはdの値としては1/128、1/256、1/1024程度の数値が最適である。

0106

さらに、この論理構成発生部62は、ループフィルタ55から入力される信号に基づいて補間位置を変更するか否かを判定し、変更する場合には、伝達部66を通じて補間計算部61の後述するマルチプレクサ71(0)〜71(n)へ切替信号を出力する機能を備えている。また、この時、あらたな補正位置xを基準として、その前後の位置x−d,x+dでの補間式の係数を求めるとともに、このあらたな係数を補間計算部61に設定し直す機能を備えている。なお、先に述べたとおり、ループフィルタ55の出力信号は、補間位置x+d、x、x−dの3つのうちのいずれかを選択する3値の信号である。

0107

この実施の形態の論理構成発生部62は、具体的には前述した各種係数を算定するためのプログラム等が格納されたメモリと、このプログラムを実行するプロセッサなどを含んで構成されている。ただし、論理構成発生部62の具体的構成はこれに限定されるものではない。

0108

補間計算部61は、与えられた信号列に対して補間処理をおこなうことで、与えられた補間位置での値を計算するものである。この補間計算部61の基本構成は実施の形態1における補間計算部11と同様である。ただし、この実施の形態2における補間計算部61は、一つの回路21に対して3つの定数乗算回路22a,22b,22cが接続されている。たとえば、回路21(0)に対しては定数乗算回路22a(0),22b(0),22c(0)の3つが接続されている。さらにこの補間計算部61は、マルチプレクサ71(0)〜71(n)を備えている。

0109

定数乗算回路22a,22b,22cの演算の内容(論理構成)は、論理構成発生部62からそれぞれ指示されるようになっている。たとえば、定数乗算回路22bに対しては現在の補間位置xにおける補間式の係数が、また、定数乗算回路22cには現在の補間位置xに対してdだけ進んだ位置x+dにおける補間式の係数が、さらに、定数乗算回路22aには現在の補間位置xに対してdだけ遅れた位置x−dにおける補間式の係数が、割り当てられる。

0110

ただし、定数乗算回路22a,22b,22cのそれぞれに割り当てられる補間式の係数は、マルチプレクサ71による定数乗算回路の切り替え、すなわち、補間位置の変更に伴って動的に変更されるものであり、常にここで述べた対応関係が維持されているわけではない。たとえば、定数乗算回路22aに補間位置x+dにおける補間式の係数が割り当てられることもある。

0111

マルチプレクサ71(0)〜71(n)は、3系統の定数乗算回路22a,22b,22cのうちのいずれか1系統の演算結果のみを加算回路23へ出力させるものである。このマルチプレクサ71(0)〜71(n)は、伝達部66を通じて論理構成発生部62から送られてくる切替信号に基づいて作動するように構成されている。以下、マルチプレクサ71(0)〜71(n)のそれぞれを区別する必要がない場合には、単にマルチプレクサ71と呼ぶ場合がある。

0112

特許請求の範囲においていう「補間処理部」とは、この実施の形態2においては、シフトレジスタ(回路21(0)〜21(n))、定数乗算回路22a,22b,22c、加算回路23によって実現されている。この実施の形態2においては、シフトレジスタ、加算回路23の共有化を図っているが、概念上は、シフトレジスタ、定数乗算回路22aおよび加算回路23によって一つ目の補間処理部が、構成されている。

0113

そして、シフトレジスタ、定数乗算回路22bおよび加算回路23によって2つ目の補間処理部が、さらに、シフトレジスタ、定数乗算回路22cおよび加算回路23によって3つ目の補間処理部が構成されていることになる。また、「乗算回路」とは、後述する定数乗算回路22a(0)〜22a(n),22b(0)〜22b(n),22c(0)〜22c(n)のそれぞれに相当する。乗算回路群とは、定数乗算回路22a,22b,22cのそれぞれに相当する。「補間出力値」とは、補間計算部61からの出力値に相当する。

0114

「判定手段」とは、位相検出回路56およびループフィルタ55によって実現されている。「選択手段」とは、マルチプレクサ71を含んで構成されている。「論理構成発生手段」とは、論理構成発生部62に相当する。「処理内容設定指示」とは、論理構成発生部62から伝達部65を通じて補間計算部61へ出力される、各種係数の値を指定した信号に相当する。

0115

さらに、「補間位置指定指示」とは、ループフィルタ55から論理構成発生部62への出力信号に相当する。なお、伝達部66を通じてマルチプレクサ71に対して出力される切替信号もこのループフィルタ55からの信号に基づいて決定されるものであるため、この切替信号もここでいう補間位置指定指示の一部を構成しているとみることもできる。

0116

「指定補間位置」とは、この実施の形態2においては、ループフィルタ55から論理構成発生部62への出力信号によって指定されている補間位置に相当する。なお、補間位置の変更後にはこの補間位置(指定補間位置)が、あらたな補間位置xとして扱われることになる。「新補間位置」とは、補間位置が変更された場合にあらたに設定される補間位置に相当する。

0117

たとえば、補間位置をx+dに変更した場合には、位置x,x+2dに相当する。「前側補間位置」とは、その時の補間位置xに対する位置x−dに相当する。「後側補間位置」とは、その時の補間位置xに対する位置x+dに相当する。ただし、上記各部は互いに密接して動作するものでありここで述べた特許請求の範囲との対応関係は厳密なものではない。

0118

つぎに動作を図11を用いて説明する。論理構成発生部62は、現在の補間位置xにおける補間式の係数、現在の補間位置xに対してdだけ進んだ位置x+dにおける補間式の係数、さらには現在の補間位置xに対してdだけ遅れた位置x−dにおける補間式の係数のそれぞれを求める。そして、各係数を補間計算部61へ出力する(ステップS201)。

0119

その結果、定数乗算回路22a,22b,22cには、それぞれ、いずれかの補間位置での係数が割り当てられる(ステップS202)。ここでは、初期状態として、定数乗算回路22bには補間位置xでの係数、定数乗算回路22aには補間位置x−dでの係数、定数乗算回路22cには補間位置x+dでの係数がそれぞれ割り当てられるものとする。また、マルチプレクサ71は、補間位置xでの係数が割り当てられた定数乗算回路(ここでは、定数乗算回路22b)を選択しているものとする。

0120

以上の準備動作によって所定の補間式が内部に構成された補間計算部61は、A/Dコンバータ52から信号が入力された場合にはこれに対して補間処理をおこなう。そして、その処理結果を、出力端57および位相検出回路56へと出力する。なお、補間処理そのものについては実施の形態1と同様であるため説明を省略する。

0121

ところで、補間計算部61が補間処理を実行している最中も、リサンプリング回路53等は、補間処理のタイミングを修正する必要があるか否かを監視している(ステップS203)。この監視は具体的には以下のようにおこなわれる。つまり、ループフィルタ55(ここでは、ランダム・ウォーク・フィルタ)は、位相検出回路56からの位相信号を積算する。

0122

そして、その積算結果が、あるマイナスのしきい値を越えた場合には、補間位置x+dを選択する信号を出力する。また、あるプラスのしきい値を越えた場合には、補間位置x−dを選択する信号を出力する。プラスおよびマイナスの2つのしきい値を越えない場合には補間位置xを選択する信号を出力する。

0123

論理構成発生部62は、このループフィルタ55から入力される信号に基づいて作動する。たとえば、ループフィルタ55からの信号が、補間位置xを選択する信号であった場合には、論理構成発生部62は、補間位置xでの係数が割り当てられている定数乗算回路(ここでは、定数乗算回路22b)がマルチプレクサ71によって選択された状態に保つ。その結果、それまでと同様、加算回路23には定数乗算回路22bの計算結果が入力されることになる。すなわち、補間位置xでの補間処理が継続されることになる。

0124

また、ループフィルタ55からの信号が、補間位置x+dを選択する信号であった場合には、ステップS204へ進む。ステップS204において、論理構成発生部62は、定数乗算回路を切り替えさせる。この切り替えは、具体的には以下のようにしておこなわれる。つまり、論理構成発生部62は、補間位置x+dに割り当てられている定数乗算回路をマルチプレクサ71に選択させる切替信号を、伝達部66を通じて出力する。

0125

これを受けたマルチプレクサ71は補間位置x+dでの係数が割り当てられている定数乗算回路(ここでは、定数乗算回路22c)を選択するように切り替わる。その結果、それ以降、加算回路23には定数乗算回路22cの計算結果が入力されることになる。すなわち、補間位置x+dでの補間処理がおこなわれることになる。なお、ループフィルタ55からの信号が、補間位置x−dを選択する信号であった場合も同様にして、論理構成発生部62は定数乗算回路を切り替えさせる。このような補間位置xから補間位置x+d(あるいは補間位置x−d)への変更は、単に定数乗算回路を切り替えることでおこなわれる。したがって、この切り替えは高速である。

0126

ステップS204において定数乗算回路を切り替えた後は、ステップS201に戻る。ステップS201において、論理構成発生部62は、次回の補間位置の変更に備えて、あらたな位置についての補間式の係数を求める。たとえば、先に入力されたループフィルタ55からの信号が補間位置x+dを選択する信号であってこれに応じて定数乗算回路を切り替えた後である場合には、論理構成発生部62は、あらたに補間位置x+2dでの補間式の係数を求める。そして、これ以降は、これまでの補間位置x+dは、あらたな補間位置xとして扱われることになる。また、これまでの補間位置xは、あらたに補間位置x−dとして扱われることになる。さらに、このとき求めた補間位置x+2dは、あらたな補間位置x+dとして扱われることになる。

0127

そして、論理構成発生部62はこのようにして決定したあらたな補間位置x,x−d,x+dでの係数を、改めて各定数乗算回路へ設定する(ステップS202)。ただし、実際に設定し直すのは、あらたな補間位置x+d(もとのx+2d)についてだけである。補間位置x,x−dについては、論理構成発生部62内での取扱いを変更するだけで足りる。

0128

当然、論理構成発生部62は、マルチプレクサ71に対して指示を出す際も、それまでの補間位置x+dを、あらたな補間位置xとしてあつかう。したがって、これ以降、ループフィルタ55から補間位置xを選択する信号が入力された場合には、あらたな補間位置x(それまでの補間位置x+d)についての係数が割り当てられている定数乗算回路(ここでは、定数乗算回路22c)をマルチプレクサ71が選択したままの状態を保つようにする。なお、補間位置を補間位置x−dに変更した場合も同様である。ただし、この場合には補間位置x−2dでの補間式の係数を求め、これをあらたな補間位置x−dとしてあつかうことになる。

0129

このような補間式の係数の再計算、定数乗算回路内の論理構成の動的変更には時間がかかることが多い。しかし、この実施の形態ではこれらの変更を、次回の補間位置の変更がおこなわれるまでにおこなえば足りるため、これらの変更に要する時間が障害となることはない。これ以後も以上の動作を繰り返すことによって、補間位置をその都度高速に変更することができる。

0130

以上説明したとおりこの実施の形態では、高速に補間位置を切り替えることができる。したがって、この実施の形態のごとくリアルタイムに信号処理をおこなう必要がある場合にも、十分対応可能である。したがって、高速な通信に対応可能である。

0131

また、安価なサンプル・タイミング発生器54を使用していながら、正確なタイミングでのサンプリングが可能である。したがって、受信装置低コストで実現できる。また、製品間のばらつきを抑えることができる。

0132

この実施の形態では、ループフィルタ55として、ランダム・ウォーク・フィルタを用いたがこれに限定されるものではなく、その他にもこれに類するフィルタを用いてもかまわない。

0133

この実施の形態2では、3種類の補間位置x,x−d,x+dでの補間式を、3系統の定数乗算回路それぞれが分担してあらかじめ実現しておくものであったが、より多数の定数乗算回路を備え、より多種類の補間位置での補間式をあらかじめ実現しておくようにしてもよい。たとえば、定数乗算回路を5系統備え、補間位置x,x−d,x−2d,x+d,x+2dでの補間式を5系統ある定数乗算回路それぞれが分担してあらかじめ実現しておくようにしてもよい。その時必要とされるタイミングの修正幅に応じてこれらを使い分けることで、位相ジッタを小さくすることができると同時に、追従できる周波数の範囲も広くすることができる。また逆に、場合によっては、定数乗算回路を2系統だけ備えるようにしてもよい。

0134

この実施の形態では、補間位置xの前後同じ幅(d)だけずれた位置x−d,x+dでの補間処理をあらかじめ準備していた。しかし、あらかじめ準備しておく補間処理の補間位置は必ずしもこれに限定されるものではない。場合によっては、補間位置x,x−d,x−e(ただし、d≠e)としても構わない。

0135

先に述べたとおりこの実施の形態2にかかる発明は、補間計算部を複数備えてこれらを切り替えて使用するというものである。したがって、上述した実施の形態2では、マルチプレクサを加算回路23と定数乗算回路22a,22b,22cとの間に配置していたが、具体的な回路構成はこれに限定されるものではない。たとえば、加算回路を定数乗算回路22a,22b,22cごとに設け、マルチプレクサはこれら加算回路の後段に配置していずれかの加算回路の出力を選択するようにしてもよい。

0136

ただし、このような構成ではコスト面で不利である。あるいは、シフトレジスタと定数乗算回路22a,22b,22cとの間にマルチプレクサを配置し、いずれかの定数乗算回路にのみシフトレジスタからの信号が入力されるようにすることも可能である。ただし、この場合には、マルチプレクサが切り替えられてから定数乗算回路が演算を開始することになるため、処理速度の面で多少不利である。

0137

上述した実施の形態では、定数乗算回路を3種類の基本論理回路(AND回路、OR回路,NOT回路)を含んで構成していたが、この他にもフリップフロップを含んで構成するようにしてもよい。

0138

実施の形態で説明した補間処理方法は、あらかじめ用意されたプログラムをパーソナルコンピュータワークステーション等のコンピュータまたはマイコン内蔵のプリンタディジタル複写機等で実行することにより実現される。このプログラムは、RAM、ROM、ハードディスクフロッピー登録商標ディスクCD−ROM、MO、DVD等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、上記記録媒体を介して、ネットワークを介して配布することができる。

発明の効果

0139

以上説明したように、この発明の補間処理方法および装置では、高速な信号の処理にも対応可能である。より具体的には以下の通りである。

0140

また、請求項1に記載の発明によれば、複数ある補間処理部のそれぞれに、補間位置が異なる補間処理を設定しておいたうえで、このうちのいずれかをその都度選択して使用するため、補間位置を高速に変更することが可能な補間処理装置が得られるという効果を奏する。

0141

また、請求項2に記載の発明では、基本論理回路の接続状態を動的に変化させることで、乗算回路を簡易に構成が可能な補間処理装置が得られるという効果を奏する。

0142

また、請求項3に記載の発明では、補間出力値に応じて、その都度補間位置を修正することが可能な補間処理装置が得られるという効果を奏する。

0143

また、請求項4に記載の発明では、補間出力値のタイミングのズレを修正しつつ補間処理を継続することができ、位相同期装置として機能させることが可能な補間処理装置が得られるという効果を奏する。

0144

また、請求項5に記載の発明では、補間位置を柔軟に変更することが可能な補間処理装置が得られるという効果を奏する。

0145

また、請求項6に記載の発明では、前・後いずれの方向に対しても補間位置を変更することが可能な補間処理装置が得られるという効果を奏する。

0146

また、請求項7に記載の発明では、前・後いずれの方向についても補間位置の変更を同じ特性でおこなうことが可能な補間処理装置が得られるという効果を奏する。

0147

また、請求項8に記載の発明では、基本論理回路の接続状態を動的に変化させることで、乗算回路を簡易に構成することが可能な補間処理装置が得られるという効果を奏する。

0148

また、請求項9に記載の発明では、入力値の特性などに応じて最適な補間式を用いることで、より正確な補間処理が可能である。線形多項式を使用した場合には、装置構成を簡易にできる。ラグランジェ(Lagrange)の補間公式を使用した場合には、より一般的な補間処理を実現することが可能で、最小自乗法に基づいた式を使用した場合には、入力値にばらつきがある場合でも統計的な直線ないしは曲線近似をおこない、その補間をおこなうことが可能な補間処理装置が得られるという効果を奏する。

0149

また、請求項10に記載の発明では、複数ある補間処理部のそれぞれに、補間位置が異なる補間処理を設定しておいたうえで、このうちのいずれかをその都度選択して使用するため、補間位置を高速に変更することが可能な補間処理方法が得られるという効果を奏する。

0150

また、請求項11に記載の発明では、基本論理回路の接続状態を動的に変化させることで、乗算回路を簡易に構成することが可能な補間処理方法が得られるという効果を奏する。

0151

また、請求項12に記載の発明では、補間出力値に応じて、その都度補間位置を修正することが可能な補間処理方法が得られるという効果を奏する。

0152

また、請求項13に記載の発明によれば、請求項10〜12のいずれか一つに記載された方法をコンピュータに実行させるプログラムを記録したことで、そのプログラムを機械読み取り可能となり、これによって、請求項10〜12の動作をコンピュータによって実現することが可能な記録媒体が得られるという効果を奏する。

図面の簡単な説明

0153

図1補間の概要を示した図である。
図2本発明の実施の形態である補間処理装置の基本構成を示す図である。
図3補間処理装置による補間処理の準備動作概要を示すフローチャートである。
図4補間計算部の構成を示す図である。
図5定数乗算の論理式を示した図である。
図6定数乗算における、入力信号(P1〜P4)と、出力信号(Q1〜Q6)との関係を示す図である。
図7定数乗算回路の構成を示す図である。
図8本発明の実施の形態2における補間計算部の基本構成を示す図である。
図9リサンプリング回路の内部構成を示す図である。
図10補間計算部の構成を示す図である。
図11補間位置の変更動作を示すフローチャートである。

--

0154

11補間計算部
13論理構成発生部
21回路
22定数乗算回路
23加算回路
31論理演算部
34変更制御部
52 A/Dコンバータ
53リサンプリング回路
54サンプル・タイミング発生器
55ループフィルタ
56位相検出回路
61 補間計算部
62 論理構成発生部
71 マルチプレクサ

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