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技術 プラチナ下部電極および強誘電性キャパシタの製造方法、ならびに強誘電性キャパシタ

出願人 ラムトロンコーポレーション株式会社アルバック
発明者 グレンアールフォックス鄒紅コウ
出願日 2001年4月24日 (19年4ヶ月経過) 出願番号 2001-125655
公開日 2001年11月9日 (18年10ヶ月経過) 公開番号 2001-313376
状態 特許登録済
技術分野 半導体メモリ
主要キーワード 切り換えサイクル プラチナ薄膜 全応力 薄膜応力 切り換え中 記憶速度 プラチナ層 書き込みサイクル数
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年11月9日)のものです。
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図面 (10)

課題

従来技術の、プラチナ部電極低温堆積技術を利用して製造した強誘電性キャパシタと比較して、疲労に対する抵抗性の改善された強誘電性キャパシタを提供し、また、従来技術の強誘電性キャパシタスタックと比較して、強誘電性キャパシタスタックの全体としての応力を減じ、かつその熱安定性を高めること。

解決手段

基板上の強誘電性キャパシタにおいて使用するのに適した下部電極の製造方法であって、該基板上に接着層を形成する工程と、該接着層上に300〜800℃にて堆積されるプラチナ薄膜層を形成する工程とを含む。

概要

背景

強誘電性メモリー用途に対して利用される強誘電性薄膜キャパシタは、電場印加によって、2つの分極状態の間で切り換えることができる。これら2つの分極状態間で切り換えを行った際に、切り換え電流が生成され、これは外部回路により検知できる。該キャパシタ内に記憶された該メモリーの状態を決定するために、この切り換え電流は、十分に大きくて、該付随する検出回路によって検出できるものである必要がある。そのため、大きな分極切り換え(スイッチング)が、該強誘電性キャパシタにとっては望ましい。読み取り並びに書き込み動作による該強誘電性キャパシタの反復的な分極の切り換え中、この分極切り換えは一般的に低下する。この現象は、通常、疲労として知られている。疲労は、該強誘電体の分極切り換えを、結果的には該メモリーが動作しない点にまで減少させるであろう。このため、疲労を殆どまたは全く示さないキャパシタを製造する必要がある。

薄膜状強誘電性キャパシタはまた、高い分極切り換えおよび低い疲労率をもつことに加えて、機械的な応力および熱サイクルに関して安定でなければならない。高い薄膜応力は、電極/強誘電体または電極/基板の界面の離層をもたらす可能性がある。高温暴露されたことに起因して微細構造変化を受ける膜もまた、高い膜応力を誘発する可能性があり、また、その後に形成される膜の成長およびプロセスの再現性に悪影響を与える可能性もある。この強誘電性キャパシタを構成するこれらの膜が、高い応力または熱的な不安定性を示す場合には、CMOS回路を持つ該キャパシタの集積化に必要なその後の加工段階中に、離層および変動を起こす大きな可能性がある。高い膜応力および熱不安定性はまた、該最終的なメモリーを、長期間の障害をより起こし易いものとする恐れがある。

概要

従来技術の、プラチナ部電極低温堆積技術を利用して製造した強誘電性キャパシタと比較して、疲労に対する抵抗性の改善された強誘電性キャパシタを提供し、また、従来技術の強誘電性キャパシタスタックと比較して、強誘電性キャパシタスタックの全体としての応力を減じ、かつその熱安定性を高めること。

基板上の強誘電性キャパシタにおいて使用するのに適した下部電極の製造方法であって、該基板上に接着層を形成する工程と、該接着層上に300〜800℃にて堆積されるプラチナ薄膜層を形成する工程とを含む。

目的

従って、本発明の課題の一つは、標準的な従来技術である、プラチナ下部電極の低温堆積技術を利用して製造した強誘電性キャパシタと比較して、疲労に対する抵抗性の改善された強誘電性キャパシタを提供することにある。本発明のもう一つの課題は、従来技術の強誘電性キャパシタスタックと比較して、強誘電性キャパシタスタックの全体としての応力を減じ、かつその熱安定性を高めることにある。上記本発明の課題に従って、本発明は、強誘電性PZT結晶構造および対応する分極切り換えを、再現性良く制御するための手段を提供する。このようにして、熱安定性および疲労特性が改善され、応力及びプラチナ膜シート抵抗が減じられる。

効果

実績

技術文献被引用数
2件
牽制数
2件

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請求項1

基板上の強誘電性キャパシタにおいて使用するのに適した下部電極の製造方法であって、該基板上に接着層を形成する工程と、該接着層上に、300〜800℃にて堆積されるプラチナ薄膜層を形成する工程とを含むことを特徴とする該下部電極の製造方法。

請求項2

前記接着層の形成工程が、厚み50nm以下のTiOx接着層を形成する工程を含む請求項1記載の方法。

請求項3

前記接着層の形成工程が、その後に堆積されるPZT層の、{111}構造および対応する分極切り換えが大幅に改善されるように、厚み10nm以下のTiOx接着層を形成する工程を含む請求項1記載の方法。

請求項4

前記基板が、二酸化珪素上層を持つ珪素を含む請求項1記載の方法。

請求項5

前記プラチナ薄膜層が、450〜600℃なる範囲の温度にて堆積される請求項1記載の方法。

請求項6

前記プラチナ薄膜層が、約500℃なる温度にて堆積される請求項1記載の方法。

請求項7

前記プラチナ薄膜層が、約1.5Ω/□未満のシート抵抗を持つ請求項1記載の方法、。

請求項8

基板上に強誘電性キャパシタを製造する方法であって、該基板上に接着層を形成する工程と、該接着層上に、約300〜800℃の温度にて堆積されるプラチナ薄膜層を形成する工程と、該プラチナ薄膜層上に強誘電性層を形成する工程と、該強誘電性層をアニールする工程と、該強誘電性層上に上部電極層を形成する工程と、該接着層、プラチナ薄膜層、強誘電性層および上部電極層の各々をエッチングして、該強誘電性キャパシタを製造する工程とを含むことを特徴とする方法。

請求項9

前記接着層の形成工程が、厚み50nm以下のTiOx接着層を形成する工程を含む請求項8記載の方法。

請求項10

前記接着層の形成工程が、その後に堆積されるPZT層の、{111}構造および対応する分極切り換えが大幅に改善されるように、厚み10nm以下のTiOx接着層を形成する工程を含む請求項8記載の方法。

請求項11

前記基板が、二酸化珪素上層を持つ珪素を含む請求項8記載の方法。

請求項12

前記プラチナ薄膜層が、450〜600℃なる範囲の温度にて堆積される請求項8記載の方法。

請求項13

前記プラチナ薄膜層が、約500℃なる温度にて堆積される請求項8記載の方法。

請求項14

前記プラチナ薄膜層が、堆積された際の応力が約0.3〜0.6GPaなる範囲内にあり、かつPZTアニールの際に0.5GPa未満だけの変動を示すように、300℃よりも十分に高い温度にて堆積される請求項8記載の方法。

請求項15

前記プラチナ薄膜層が、Pt222ピークのXRDブラッグ反射角が該PZTアニール工程中に0.3°2θ未満だけ変動するように、300℃よりも十分に高い温度にて堆積される請求項8記載の方法。

請求項16

前記プラチナ薄膜層が、Pt222ピークの半値全幅が該PZTアニール工程中に2θ角度を0.3°未満だけ変動するように、300℃よりも十分に高い温度にて堆積される請求項8記載の方法。

請求項17

前記プラチナ薄膜層が、該PZTキャパシタが10E9切り換えサイクル後に30%未満だけ疲労するように、300℃よりも十分に高い温度にて堆積される請求項8記載の方法。

請求項18

前記プラチナ薄膜層が、該薄膜層が約1.5Ω/□未満のシート抵抗を持つように、300℃よりも十分に高い温度にて堆積される請求項8記載の方法。

請求項19

前記強誘電性層アニールが、アルゴン酸素との混合雰囲気内で、約500〜650℃なる範囲の温度にて行われる第一アニール工程と、酸素雰囲気内で、約700〜750℃なる範囲の温度にて行われる第二アニール工程とを含む請求項8記載の方法。

請求項20

酸化チタン接着層、300〜800℃なる範囲の温度にて堆積されたプラチナ層アニール処理されたPZT層およびプラチナイリジウムまたは導電性酸化物製の上部電極とを有することを特徴とする珪素基板またはその他の基板上に形成された強誘電性キャパシタ。

技術分野

0001

本発明は、プラチナ部電極および強誘電性キャパシタの製造方法、ならびに強誘電性キャパシタに関するものである。より詳しくは、本発明は、その後に行われるPZT堆積および加工に対して、熱的に安定な下地基板を与える、プラチナ下部電極および強誘電性キャパシタの製造方法、ならびに強誘電性キャパシタに関するものある。

背景技術

0002

強誘電性メモリー用途に対して利用される強誘電性薄膜キャパシタは、電場印加によって、2つの分極状態の間で切り換えることができる。これら2つの分極状態間で切り換えを行った際に、切り換え電流が生成され、これは外部回路により検知できる。該キャパシタ内に記憶された該メモリーの状態を決定するために、この切り換え電流は、十分に大きくて、該付随する検出回路によって検出できるものである必要がある。そのため、大きな分極切り換え(スイッチング)が、該強誘電性キャパシタにとっては望ましい。読み取り並びに書き込み動作による該強誘電性キャパシタの反復的な分極の切り換え中、この分極切り換えは一般的に低下する。この現象は、通常、疲労として知られている。疲労は、該強誘電体の分極切り換えを、結果的には該メモリーが動作しない点にまで減少させるであろう。このため、疲労を殆どまたは全く示さないキャパシタを製造する必要がある。

0003

薄膜状強誘電性キャパシタはまた、高い分極切り換えおよび低い疲労率をもつことに加えて、機械的な応力および熱サイクルに関して安定でなければならない。高い薄膜応力は、電極/強誘電体または電極/基板の界面の離層をもたらす可能性がある。高温暴露されたことに起因して微細構造変化を受ける膜もまた、高い膜応力を誘発する可能性があり、また、その後に形成される膜の成長およびプロセスの再現性に悪影響を与える可能性もある。この強誘電性キャパシタを構成するこれらの膜が、高い応力または熱的な不安定性を示す場合には、CMOS回路を持つ該キャパシタの集積化に必要なその後の加工段階中に、離層および変動を起こす大きな可能性がある。高い膜応力および熱不安定性はまた、該最終的なメモリーを、長期間の障害をより起こし易いものとする恐れがある。

発明が解決しようとする課題

0004

従って、本発明の課題の一つは、標準的な従来技術である、プラチナ下部電極の低温堆積技術を利用して製造した強誘電性キャパシタと比較して、疲労に対する抵抗性の改善された強誘電性キャパシタを提供することにある。本発明のもう一つの課題は、従来技術の強誘電性キャパシタスタックと比較して、強誘電性キャパシタスタックの全体としての応力を減じ、かつその熱安定性を高めることにある。上記本発明の課題に従って、本発明は、強誘電性PZTの結晶構造および対応する分極切り換えを、再現性良く制御するための手段を提供する。このようにして、熱安定性および疲労特性が改善され、応力及びプラチナ膜シート抵抗が減じられる。

課題を解決するための手段

0005

本発明によれば、プラチナ堆積法は、酸化物接着層と高温での薄膜堆積法との組み合わせを利用して、強誘電性キャパシタ用のプラチナ下部電極を製造するものである。このプラチナ下部電極は、約300〜800℃なる範囲内の温度にて接着層(例えば、TiOx層)上に堆積される。高温での堆積は、該プラチナ電極圧縮応力引張応力に変え、プラチナの粒径をまし、そして熱的により安定な、下地基板をその後のPZT堆積に与える。

発明を実施するための最良の形態

0006

図1を参照すると、強誘電性キャパシタ構造10の図が示されており、この構造は高温にて堆積されたプラチナ下部電極20を備えている。このプラチナ下部電極20の基本的な構造は、図1に示されており、ここで通常は珪素製である平坦な基板22は、SiO2の層24で被覆されている。50nm以下の厚みを持つTiOx接着層18は、このSiO2層上に堆積され、該SiO2層とプラチナ層16との間の接着層として機能する。該TiOx接着層18は、酸素含有雰囲気におけるチタン反応性スパッタリングチタン膜熱酸化、並びに当業者には公知のその他の方法を含む種々の方法によって形成できる。このTiOxを、反応性マグネトロンスパッタリングにより堆積する場合には、金属チタンスパッタリングターゲットを、純O2雰囲気またはO2を含有する混合ガス雰囲気(例えば、Ar/O2雰囲気)内でスパッタリングすることができる。全堆積圧は1〜50mTorrなる範囲内であり、またO2分圧は0.01〜50mTorrなる範囲内であり得る。スパッタリングを行うために、0.5〜10kWなる出力を、該チタンターゲットに印加することができる。このTiOxを、未加熱の基板または800℃程度の高温にまで加熱した基板上に堆積できる。上記接着層18の形成工程は、その後に堆積されるPZT層の、{111}構造および対応する分極切り換えが大幅に改善されるように、厚み10nm以下のTiOx接着層を形成する工程を含むことが好ましい。

0007

該TiOx層18の堆積後、プラチナ層16をスパッタ堆積により堆積し、一方で該基板22を、約300〜800℃なる範囲の温度に維持する。該プラチナ層16は、カソードの出力0.3〜5kW、および1〜50mTorrなる圧力の不活性ガス雰囲気を使用して、厚み500nmまで堆積する。該プラチナ下部電極16の堆積後、PZT誘電体層14を堆積する。このPZT誘電体層14を、低温(0〜200℃)にて堆積し、次いで500〜800℃にてアニールして、所望のペロブスカイト強誘電性層を得ることができ、あるいはこの誘電体層14を高温(400〜800℃)にて堆積して、その場で所望の強誘電性層を得ることもできる。理想的には、該強誘電体層のアニールは、アルゴン酸素との混合雰囲気内で、約500〜650℃なる範囲の温度にて行う第一アニール工程、および酸素雰囲気内で、約700〜750℃なる範囲の温度にて行う第二アニール工程を含む。該PZT層は、約300Å〜2μmなる範囲の厚みを持つことができる。該キャパシタ構造10の形成は、プラチナ等の金属またはIrOx等の導電性酸化物からなり得る上部電極層を堆積することにより完成される。この上部電極層は、典型的には30〜500nmなる範囲の厚さまで、約0〜500℃なる範囲内の温度にて堆積される。あるいはまた、上部電極材料は、イリジウム、IrO2、SrRuO3、並びにその他の貴金属および貴金属酸化物を含むことができる。

0008

図1に示された該強誘電性キャパシタ構造10は、以下のようにして層12(上部電極)、14(PZT、すなわち強誘電性誘電体)、16(プラチナ下部電極)および18(TiOx接着層)をエッチングすることにより形成される。即ち、フォトレジストを堆積して、該上部電極領域を画成する。この上部電極を、次に反応性または物理イオンエッチングによってエッチングする。エッチングは、該PZT層表面において停止する。次いで、該フォトレジストを剥離し、そして別のフォトレジスト層を堆積し、露光して、該PZT層の所望領域を画成する。次に、該PZT層を、反応性もしくは物理的イオンエッチングまたは湿式化学エッチングによってエッチングする。エッチングを該下部電極表面において停止する。最後に、第三のフォトレジスト層を利用して、該PZT領域よりも大きな、該所望の下部電極領域を画成する。該プラチナ下部電極および該TiOx接着層の両者を、反応性または物理的イオンエッチングによってエッチングする。エッチングは、該下層のSiO2層表面において停止する。本発明の方法の第一側面において、高温度下で堆積した該TiOx/Pt下部電極20は、PZT結晶構造および分極切り換えの大きさを制御するための手段を与える。図2プロットは、該TiOx接着層18の厚みにおける増加が、該PZT誘電体層におけるPZT{111}配向体積分率を、90%を超える値から10%未満の値に減じることを示している。プロットされた図3に示されているように、該プラチナ堆積温度を高めることによっても、該PZT{111}の体積分率は増大する。

0009

該TiOx接着層18の厚みおよびプラチナ堆積温度を変えることによって、該PZT{111}の体積分率を調節することができるので、該PZTキャパシタ10の該分極切り換えを調節することも可能である。PZT内の該分極は、正方晶系および斜方面体晶系のPZT結晶粒構造については、夫々<001>および<111>方向に沿ってのみ存在する。該PZT薄膜14が、{111}結晶構造をもつ場合、該PZT膜を構成する該PZT結晶粒の分極は、加算されて、ランダムに配向した結晶粒について得ることのできる正味の分極よりも大きな正味の分極を与える。そのために、該PZT層14は、最大の{111}構造をもち、該分極切り換えを最適化することが好ましい。該PZT{111}体積分率と該PZT分極切り換えとの間の関係は、プロットされた図4に示されている。これらの結果は、高温にて堆積された該プラチナ下部電極20が、改善された分極切り換え性能を得るための手段を与えることを示す。また、{111}構造PZT膜について達成された横方向の均一性は、ランダムに配向された膜と比較して、サブミクロンオーダーのキャパシタサイズを使用する強誘電体メモリーにとって極めて望ましいものであることにも注目すべきである。

0010

本発明の方法の第二側面において、高温度にて堆積したプラチナは、基板を加熱せずに堆積した場合と比較して、より高い熱安定性を持つ。このことは、堆積されたままのプラチナ膜およびPZT被膜と共にアニール処理されたプラチナ膜から得たX線回折パターンにおける変化を観測することによって理解することができる。1/2最大強度における全幅半値全幅FWHM)およびPt222ピークブラッグ角の両者は、夫々プロットされた図5および図6に示されたように、基板の加熱なしに堆積されたプラチナ膜については、著しく変化する。該プラチナを、Pt222ピークのXRDブラッグ反射角および該半値全幅が、該PZTアニール工程中に2θ角度を0.3°未満だけ変動するように、300℃よりも十分に高い温度にて堆積すべきことに注目すべきである。これら2つの計測値におけるアニール処理により誘発された変動は、本発明の方法に従って高い基板温度にて堆積したプラチナ膜については、大幅に低下される。該FWHMは、該プラチナ膜の粒径に反比例し、一方、該ブラッグ角は、該プラチナの単位胞結晶の大きさと直接的に関連している。このFWHMにおけるアニール処理により誘発された変動は、基板の加熱なしに堆積されたプラチナ膜が、かなりの結晶粒の成長を経ることを示している。アニール処理に伴う該ブラッグ角におけるシフトは、該プラチナの単位胞結晶の大きさにおける変化を表し、これは該プラチナ膜の応力変化と関連付けられるものと考えられる。高温にて堆積したプラチナ膜が、アニール処理によって誘発される、より小さなFWHMおよびブラッグ角における変化を示すという事実は、これら膜が改善された熱安定性を持つことを立証している。

0011

本発明の第三側面において、高温におけるプラチナ下部層16の堆積は、応力の減少、および、そうでなければ、該プラチナ下部電極16の堆積に引き続き行われる工程中に発生する応力変化の低減をもたらす。基板を加熱せずに堆積されたプラチナは、厚み100nmを持つ膜に対して、約0.6GPaなる圧縮応力を持つ。該プラチナ膜上に堆積されたオーバーレイPZT膜(厚み200nm)のアニール中に、該プラチナ下部電極16における応力変化は、約1.0GPaなる加算されたPZT層14の応力+下部電極20の応力をもたらす。該プラチナ堆積温度を高めた場合、該堆積されたままのプラチナ膜16の応力は、圧縮応力から引張応力に変化し、また300℃を超える温度では、該堆積されたままのプラチナと、一緒にアニールされた該PZT層14+下部電極20のスタックとの間の、応力における差異は殆どない。このことは、プロットされた図7に明瞭に示されている。堆積された際の応力が約0.3〜0.6GPaなる範囲内にあり、かつPZTアニールの際に0.5GPa未満だけの変動を示すように、300℃よりも十分に高い温度にて該プラチナが堆積されることに注目すべきである。該PZTアニール処理によって誘発される応力変化が減少するという事実は、熱安定性が増大するという主張を支持する。更に、PZTアニール処理後の、該PZT+下部電極のスタックの全応力は、高温度にて堆積した該Pt膜で製造した該スタックについては、より低いものである。この応力における低下は、その後の加工段階中のおよび最終的な強誘電体製品における、膜の離層および応力によって誘発される腐食による破損の危険性を低下する。従って、該強誘電性キャパシタ10の信頼性は高くなる。

0012

本発明の方法の第四側面においては、高温度下で堆積された該プラチナ下部電極20によって、改善された疲労性能が得られる。疲労性能は、強誘電性キャパシタの行った切り換えサイクル数の関数として、該分極切り換えを測定することにより決定される。疲労性能は、強誘電体メモリーが破損前に耐えることのできる、読み取り/書き込みサイクル数による。高温度下で堆積された該プラチナ下部電極20を使用することにより達成される疲労性能における改善は、プロットされた図8において明らかにされている。10E9切り換えサイクル後、本発明に従って高温度下で堆積された該プラチナ下部電極20を含むキャパシタは、基板の加熱なしに堆積されたPtで作製されたキャパシタよりも、かなり高いスイッチングを示す。該プラチナを、該PZTキャパシタが10E9切り換えサイクル後に30%未満だけ疲労するように、300℃よりも十分に高い温度にて堆積していることに注意すべきである。この高温度下でのプラチナの堆積によって改善されたこの疲労性能は、強誘電体メモリーの読み取り/書き込みサイクル数を増大する。

0013

本発明の方法の第五側面において、高温度下でのプラチナ下部電極の堆積は、そのシート抵抗の減少をもたらす。シート抵抗は、切り換えのために、電荷を該強誘電性キャパシタに供給できる速度を決定付ける。これは、最終的にFRAMメモリーの動作速度に影響を与える。図9にプロットされたデータから、高温度下でのプラチナ下部電極20の堆積が、一定の厚みを持つ膜のシート抵抗を減じることを理解することができる。このより低いシート抵抗は、FRAMメモリーのより高速での動作を可能とし、あるいは記憶速度を低下せずに、該下部電極の厚みを減じることを可能とする。該プラチナ下部電極20の厚みを減じることは、より高い記憶密度を得るために、該メモリーのスケーリングの際に重要となる。上記シート抵抗に関しては、例えば、上記プラチナ薄膜層が、約1.5Ω/□未満のシート抵抗を持つことが好ましく、そのためには、該薄膜層を300℃よりも十分に高い温度にて堆積することが好ましい。

0014

以上、好ましい実施の形態における本発明の原理および本発明の方法を説明し、かつ例示してきたが、当業者には、このような原理を逸脱せずに、配置および細部において本発明が変更可能であるものと理解される。例えば、珪素/SiO2基板を典型的なものとして使用したが、その他の適当な基板、例えばGaAs、SiC、およびSi/Si3N4を使用することも可能である。好ましい基板温度を300〜800℃なる範囲内にあるものとして与えたが、より狭い範囲:450〜600℃が、より望ましく、最適温度は約500℃である。これら範囲は、何れかの側に拡大することができるが、より低い温度は、本発明の利点を大幅に減じるであろう。また、より高い温度は、該プラチナ膜表面の荒れをきたす可能性がある。該上部電極層は、典型的にはプラチナ製であるが、イリジウム、酸化イリジウムおよび他の導電性酸化物を使用することも可能である。TiOxおよびチタン以外で該接着層を形成し、かつこの層が、該高温でプラチナを堆積するための平滑な表面を与えることが重要である。また、該プラチナを低スパッタリング出力(1kW未満)かつ低圧(10mTorr未満)にて堆積することが推奨される。従って、我々は上記特許請求の範囲の精神および範囲に入る、本発明の方法のあらゆる改良並びに変更を特許請求する。

図面の簡単な説明

0015

図1本発明に従って高温度下で堆積したプラチナ下部電極を備えた強誘電性キャパシタ構造の断面図である。
図2TiOx接着層の厚みにおける増加が、どのようにPZT{111}配向の体積分率を90%を超える値から10%未満の値に減じるかを示すグラフである。
図3プラチナ堆積温度の増加もまた、PZT{111}体積分率を増加することを示すグラフである。
図4PZT{111}体積分率とPZT分極切り換えとの関連性を示すグラフである。
図5プラチナ膜に関するPt222ピーク変化の半値全幅を、温度に対してプロットしたグラフである。
図6温度に対して、Pt222ピーク変化のブラッグ角をプロットしたグラフである。
図7プラチナ堆積温度に対して、プラチナ下部電極における応力をプロットしたグラフである。
図8切り換えられた電荷対切り換えサイクルをプロットしたグラフであり、本発明に従って高温度下で堆積したプラチナ下部電極を使用することにより達成した、疲労性能における大幅な改善を示す。
図9シート抵抗対プラチナ堆積温度の関係をプロットした図であり、これは高温度下でのプラチナ下部電極の堆積が、一定の厚みにおけるプラチナ膜のシート抵抗を減じることを示している。

--

0016

10強誘電性キャパシタ構造12上部電極
14PZT誘電体層16プラチナ層
18 TiOx接着層 20プラチナ下部電極
22基板24 SiO2層

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