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技術 外部ROM端子を有する半導体装置およびその制御方法ならびにハードディスク装置

出願人 インターナショナル・ビジネス・マシーンズ・コーポレーション
発明者 村上昌之高瀬康弘酒井達也
出願日 2000年3月28日 (20年9ヶ月経過) 出願番号 2000-089860
公開日 2001年10月12日 (19年2ヶ月経過) 公開番号 2001-282541
状態 特許登録済
技術分野 ストアードプログラム制御 ストアードプログラム ストアードプログラム
主要キーワード 書き込み要請 ハードディスク記録媒体 経路選択ステップ シリアルフラッシュ 論理演算素子 複数ビットデータ 低レベル電位 量産段階
関連する未来課題
重要な関連分野

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図面 (8)

課題

DRAM同一チップ基板内に形成されたシステムLSIを用いた制御素子において、マイクロコードの変更を、生産リードタイムを発生することなく、また、LSIの再評価を伴うことなく容易に行う。

解決手段

外部シリアルROM11が端子17に接続される半導体装置10において、半導体装置10には、同一チップ基板内に形成されたDRAM14と、端子17から1バイトのデータを入力し、「FF」または「00」(ともに16進数)であるかどうかを比較するコンパレータ20と、前記比較の結果が真であるなら内部シリアルマスクROM19からのダウンロードを選択し、前記比較がであるなら外部シリアルROM11からのダウンロードを選択するセレクタ18とを有し、ダウンロードされたプログラムコードがDRAM14に記録される。

概要

背景

近年、CPU、MPU等のロジック回路論理演算回路)とDRAMメモリセルおよびその周辺回路とを同一チップ基板内に形成するシステムLSIが開発されている。システムLSIは、1チップ内に論理演算回路と汎用的なメモリ素子であるDRAMとが一体に形成されたものであるため、以下のような利点を持つ。つまり、従来別途設置していたメモリ素子を用いる必要がないのでコスト削減が図れ、メモリ素子で占有されていた設置面積を削減できる。加えて、論理演算素子とメモリ素子とを別途設けた場合には、相互接続するデータバス(あるいはアドレスバス)の本数がパッケージに配置できる入出力ピン数で制限されるが、DRAMが一体で形成されるシステムLSIの場合には入出力ピンを介してパッケージ外にデータバス(あるいはアドレスバス)を取り出す必要がないので、データバス本数の制限を少なくできる。これはデータバスの距離を短くすることにも寄与し、当該バスクリティカルパスになっている場合にはシステム全体の速度を向上してその性能を高めることにも寄与できる。特に、大量のデータを取り扱うハードディスクコントローラコンピュータシステム周辺機器への適用に適している。

一方、半導体装置ハードディスク等コンピュータシステムの周辺機器の制御素子に適用しようとした場合、その論理演算回路を機能させるプログラムコードマイクロコード)を記憶させておくことが必要である。一般的にはマスクROMPROMEPROM、EEPROM等が用いられる。当業者に周知な通り、その使い勝手と価格はトレードオフの関係にある。つまり、マスクROMは安価ではあるが一度書き込んだプログラム書き換えは不可能であり、しかも素子製造時にマイクロコードが確定している必要がある。PROMも安価ではあるが一度書き込んだプログラムの書き換えは不可能である。EPROM、EEPROMは、一度プロがラムを書き込んでも紫外線照射してまたは電気的に消去して書き換えることが可能であるが高価である。近年EEPROMの一種にいわゆるフラッシュEEPROMが開発され、大容量かつ比較的安価な電気的書き換え可能ROMが供給されつつある。

ところで、ハードディスク等コンピュータシステムの周辺機器の制御素子の開発には、マイクロコードの書き換えが可能な記憶素子が好ましい。つまり、いかに完成度を高くしてマイクロコードを開発したとしてもプログラムの誤りバグ)を皆無にすることは困難であり、また、開発の途中でユーザの仕様変更に対応する必要が生じる場合がある。このような場合に仮にマスクROMを用いてマイクロコードを記憶していると、半導体装置のマスク変更から製品完成までのリードタイムに数ヶ月を要することを考慮すれば、マイクロコードの変更から実際に変更に対応したチップ(制御素子)が得られるまでに数ヶ月以上の期間を要してしまう。近年の、特にハードディスク装置の早い世代交代を考慮すれば、このような生産のリードタイムは許容できる範囲を超えている。よって、迅速なマイクロコードの変更に対応するためには、マイクロコードの記憶素子としてEPROMまたはEEPROMの適用を考える必要がある。特にフラッシュEEPROMは近年の需要の増大から価格が低下し、記憶容量も大きな製品が開発されており、論理演算回路とフラッシュEEPROMが同一チップ基板一体形成された制御用素子も開発され一般に用いられている。

前記したマイクロコード開発の要請と、DRAMが一体形成されたシステムLSIの制御素子への適用の要請とから、論理演算素子にDRAMとフラッシュEEPROMとが同一チップ基板に一体形成された半導体装置が実現されるのが理想的である。しかしながら、半導体装置の製造技術の問題からDRAM素子とフラッシュEEPROMとを同一チップ基板上に一体形成することは困難である。このため、システムLSIでフラッシュEEPROMを用いようとするとフラッシュEEPROMとシステムLSIを別チップに分けてプリント配線基板上に個別にマウントするという方策が採られる。このとき、入出力端子数の制限から、フラッシュEEPROMはシリアル型が用いられる。

また、開発の初期段階では、マイクロコードの変更が多く行われるという前提のもとに、初期段階ではシリアルタイプ外部フラッシュROMによりマイクロコードを供給し、マイクロコードが確定された段階でシステムLSI内部にマスクROMを形成するという手法がとられる。この場合、量産段階に入ると、最もコストの低いマスクROMによりマイクロコードが記録されるので、また、製造技術上の障害もないので、技術的コスト的に有利な手法であると考えられている。

概要

DRAMが同一チップ基板内に形成されたシステムLSIを用いた制御素子において、マイクロコードの変更を、生産リードタイムを発生することなく、また、LSIの再評価を伴うことなく容易に行う。

外部シリアルROM11が端子17に接続される半導体装置10において、半導体装置10には、同一チップ基板内に形成されたDRAM14と、端子17から1バイトのデータを入力し、「FF」または「00」(ともに16進数)であるかどうかを比較するコンパレータ20と、前記比較の結果が真であるなら内部シリアルマスクROM19からのダウンロードを選択し、前記比較がであるなら外部シリアルROM11からのダウンロードを選択するセレクタ18とを有し、ダウンロードされたプログラムコードがDRAM14に記録される。

目的

本発明の目的は、DRAMが同一チップ基板内に形成されたシステムLSIを用いた制御素子において、マイクロコードの変更を生産リードタイムを発生することなく、また、LSIの再評価を伴うことなく容易に行うことができる手段を提供することにある。

本発明の他の目的は、DRAMが同一チップ基板内に形成されたシステムLSIにおいて低価格なマイクロコードの記録手段と、生産リードタイムを生じないマイクロコードの変更手段を提供することにある。

本発明のさらに他の目的は、制御素子の低価格化高性能化、マイクロコードの柔軟な開発を実現できる手段を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
3件

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請求項1

DRAM部と内部マスクROM部とを同一チップ基板内に含む半導体装置であって、さらに、外部ROMに接続される端子と、前記外部ROMに記録されているプログラムコードまたは前記内部マスクROMに記録されているプログラムコードの何れのプログラムコードをロードするかを選択するロード選択手段と、を含み、前記端子に前記外部ROMが接続されている場合には、前記外部ROMに記録されているプログラムコードのロードが優先的に選択される半導体装置。

請求項2

前記ロード選択手段には、前記端子に前記外部ROMが接続されているか否かを判断する接続判断手段と、前記端子または内部マスクROM部の何れかを選択する経路選択手段とを含み、前記経路選択手段は前記接続判断手段からの信号により、前記端子に前記外部ROMが接続されていない場合には前記内部マスクROM部からの第1経路を選択し、前記端子に前記外部ROMが接続されている場合には前記端子からの第2経路を選択する請求項1記載の半導体装置。

請求項3

前記接続判断手段には、コンパレータを含み、前記端子が、接地電位もしくは低レベル電位に接続され、または、電源電位もしくは高レベル電位に接続され、前記コンパレータは、前記端子からの1バイト入力が「00」(16進数)または「FF」(16進数)であれば前記経路選択手段で前記第1経路を選択する信号を出力し、前記1バイト入力が「00」(16進数)または「FF」以外であれば前記経路選択手段で前記第2経路を選択する信号を出力する請求項2記載の半導体装置。

請求項4

前記DRAM部に前記プログラムコードが記録される請求項1乃至3の何れか一項に記載の半導体装置。

請求項5

前記半導体装置が前記DRAM部以外に、演算部にバス接続された第2RAM部を有し、前記第2RAM部に前記プログラムコードが記録される請求項1乃至3記載の何れか一項に記載の半導体装置。

請求項6

前記半導体装置には、さらにハードディスクドライブとのデータ入出力インターフェイスされるドライブインターフイスと、ホストコンピュータとのデータ入出力がインターフェイスされるホストインターフェイスを有し、前記半導体装置は、ハードディスクコントローラとして利用される請求項3記載の半導体装置。

請求項7

DRAM部と、内部マスクROM部と、外部ROMに接続される端子と、前記内部マスクROM部からの第1経路または前記端子からの第2経路の何れかの経路を選択する経路選択手段と、前記端子に前記外部ROMが接続されているか否かを判断する接続判断手段と、を含む半導体装置の制御方法であって、(a)前記端子に前記外部ROMが接続されているか否かを判断する接続判断ステップと、(b)前記端子に前記外部ROMが接続されていない場合には前記第1経路を選択し、前記端子に前記外部ROMが接続されている場合には前記第2経路を選択する経路選択ステップと、(c)前記内部マスクROM部または外部ROMに記録されているプログラムコードがロードされるロードステップと、を含む半導体装置の制御方法。

請求項8

前記端子が接地電位もしくは低レベル電位に接続され、または、電源電位もしくは高レベル電位に接続され、前記接続判断ステップには、前記端子からの1バイトデータをコンパレータに入力するステップと、前記1バイト入力が「FF」(16進数)または「00」(16進数)であるかを前記コンパレータで比較するステップと、を含み、前記経路選択ステップでは、前記コンパレータの出力が「真」であれば前記第1経路を選択し、「」であれば前記第2経路を選択する請求項7記載の半導体装置の制御方法。

請求項9

前記ロードステップでは、前記端子または内部マスクROM部からのコードデータを1ビット毎にシリアル入力し、前記1ビットデータをシリアルパラレル変換手段で複数ビットデータに変換し、前記複数ビットデータを複数ビット毎にパラレル処理してメモリコントローラ転送する請求項8記載の半導体装置の制御方法。

請求項10

前記パラレル処理される複数ビットデータは、前記DRAM部または前記DRAM部以外の演算部にバス接続された第2RAM部に記録される請求項9記載の半導体装置の制御方法。

請求項11

ハードディスク記録媒体と、媒体駆動装置と、アームの先端部に備えられた磁気ヘッドと、コントローラとを備えたハードディスク装置であって、前記コントローラには、DRAM部と内部マスクROM部とを同一チップ基板内に含み、さらに、外部ROMに接続される端子と、前記外部ROMに記録されているプログラムコードまたは前記内部マスクROMに記録されているプログラムコードの何れのプログラムコードをロードするかを選択するロード選択手段とを含み、前記端子に前記外部ROMが接続されている場合には、前記外部ROMに記録されているプログラムコードのロードが優先的に選択される半導体装置を含み、前記プログラムコードに従って前記媒体およびアームの駆動、前記磁気ヘッドを介した前記媒体へのデータの入出力を制御するハードディスク装置。

技術分野

0001

本発明は、半導体装置およびその制御方法ならびにハードディスク装置に関し、特にハードディスク装置への適用に好適な、内部マスクROMおよびDRAM同一チップ基板に有するシステムLSIとその制御方法に適用して有効な技術に関する。

背景技術

0002

近年、CPU、MPU等のロジック回路論理演算回路)とDRAMのメモリセルおよびその周辺回路とを同一チップ基板内に形成するシステムLSIが開発されている。システムLSIは、1チップ内に論理演算回路と汎用的なメモリ素子であるDRAMとが一体に形成されたものであるため、以下のような利点を持つ。つまり、従来別途設置していたメモリ素子を用いる必要がないのでコスト削減が図れ、メモリ素子で占有されていた設置面積を削減できる。加えて、論理演算素子とメモリ素子とを別途設けた場合には、相互接続するデータバス(あるいはアドレスバス)の本数がパッケージに配置できる入出力ピン数で制限されるが、DRAMが一体で形成されるシステムLSIの場合には入出力ピンを介してパッケージ外にデータバス(あるいはアドレスバス)を取り出す必要がないので、データバス本数の制限を少なくできる。これはデータバスの距離を短くすることにも寄与し、当該バスクリティカルパスになっている場合にはシステム全体の速度を向上してその性能を高めることにも寄与できる。特に、大量のデータを取り扱うハードディスクコントローラコンピュータシステム周辺機器への適用に適している。

0003

一方、半導体装置をハードディスク等コンピュータシステムの周辺機器の制御素子に適用しようとした場合、その論理演算回路を機能させるプログラムコードマイクロコード)を記憶させておくことが必要である。一般的にはマスクROM、PROMEPROM、EEPROM等が用いられる。当業者に周知な通り、その使い勝手と価格はトレードオフの関係にある。つまり、マスクROMは安価ではあるが一度書き込んだプログラム書き換えは不可能であり、しかも素子製造時にマイクロコードが確定している必要がある。PROMも安価ではあるが一度書き込んだプログラムの書き換えは不可能である。EPROM、EEPROMは、一度プロがラムを書き込んでも紫外線照射してまたは電気的に消去して書き換えることが可能であるが高価である。近年EEPROMの一種にいわゆるフラッシュEEPROMが開発され、大容量かつ比較的安価な電気的書き換え可能ROMが供給されつつある。

0004

ところで、ハードディスク等コンピュータシステムの周辺機器の制御素子の開発には、マイクロコードの書き換えが可能な記憶素子が好ましい。つまり、いかに完成度を高くしてマイクロコードを開発したとしてもプログラムの誤りバグ)を皆無にすることは困難であり、また、開発の途中でユーザの仕様変更に対応する必要が生じる場合がある。このような場合に仮にマスクROMを用いてマイクロコードを記憶していると、半導体装置のマスク変更から製品完成までのリードタイムに数ヶ月を要することを考慮すれば、マイクロコードの変更から実際に変更に対応したチップ(制御素子)が得られるまでに数ヶ月以上の期間を要してしまう。近年の、特にハードディスク装置の早い世代交代を考慮すれば、このような生産のリードタイムは許容できる範囲を超えている。よって、迅速なマイクロコードの変更に対応するためには、マイクロコードの記憶素子としてEPROMまたはEEPROMの適用を考える必要がある。特にフラッシュEEPROMは近年の需要の増大から価格が低下し、記憶容量も大きな製品が開発されており、論理演算回路とフラッシュEEPROMが同一チップ基板に一体形成された制御用素子も開発され一般に用いられている。

0005

前記したマイクロコード開発の要請と、DRAMが一体形成されたシステムLSIの制御素子への適用の要請とから、論理演算素子にDRAMとフラッシュEEPROMとが同一チップ基板に一体形成された半導体装置が実現されるのが理想的である。しかしながら、半導体装置の製造技術の問題からDRAM素子とフラッシュEEPROMとを同一チップ基板上に一体形成することは困難である。このため、システムLSIでフラッシュEEPROMを用いようとするとフラッシュEEPROMとシステムLSIを別チップに分けてプリント配線基板上に個別にマウントするという方策が採られる。このとき、入出力端子数の制限から、フラッシュEEPROMはシリアル型が用いられる。

0006

また、開発の初期段階では、マイクロコードの変更が多く行われるという前提のもとに、初期段階ではシリアルタイプ外部フラッシュROMによりマイクロコードを供給し、マイクロコードが確定された段階でシステムLSI内部にマスクROMを形成するという手法がとられる。この場合、量産段階に入ると、最もコストの低いマスクROMによりマイクロコードが記録されるので、また、製造技術上の障害もないので、技術的コスト的に有利な手法であると考えられている。

発明が解決しようとする課題

0007

前記した状況において、さらに制御装置低価格化が望まれている。特にハードディスク装置のようにその世代交代の速さと低価格化の進展が急激である分野においてはその要請は著しい。当該要請は、低価格化を実現するとともに生産のリードタイムが発生ないことが要請される。また、制御素子のデータアクセス速度等性能が低下しないことも同時に要請される。

0008

また、開発段階で用いていた外部フラッシュROMをマイクロコードが確定した段階でLSI内のマスクROMに置き換えようとすると、半導体装置のマスク作成から製品として供給されるまでのリードタイムが長いという問題がある。また、外部フラッシュROMからのマイクロコードのダウンロードを内部ROMからのダウンロードに変更する必要があり、これに伴う回路の変更、マスク作成が必要になる。このようなマスク変更を行えば、LSI製品再評価が必要になり、その分製品供給の時期の遅れ工数の増加を来たすという問題がある。

0009

本発明の目的は、DRAMが同一チップ基板内に形成されたシステムLSIを用いた制御素子において、マイクロコードの変更を生産リードタイムを発生することなく、また、LSIの再評価を伴うことなく容易に行うことができる手段を提供することにある。

0010

本発明の他の目的は、DRAMが同一チップ基板内に形成されたシステムLSIにおいて低価格なマイクロコードの記録手段と、生産リードタイムを生じないマイクロコードの変更手段を提供することにある。

0011

本発明のさらに他の目的は、制御素子の低価格化、高性能化、マイクロコードの柔軟な開発を実現できる手段を提供することにある。

課題を解決するための手段

0012

本願の発明の概略を説明すれば、以下の通りである。すなわち、本発明の半導体装置は、DRAM部と内部マスクROM部とを同一チップ基板内に含む半導体装置であって、さらに、外部ROMに接続される端子と、前記外部ROMに記録されているプログラムコードまたは前記内部マスクROMに記録されているプログラムコードの何れのプログラムコードをロードするかを選択するロード選択手段と、を含み、前記端子に前記外部ROMが接続されている場合には、前記外部ROMに記録されているプログラムコードのロードが優先的に選択されるものである。

0013

また、本発明の制御方法は、DRAM部と、内部マスクROM部と、外部ROMに接続される端子と、前記内部マスクROM部からの第1経路または前記端子からの第2経路の何れかの経路を選択する経路選択手段と、前記端子に前記外部ROMが接続されているか否かを判断する接続判断手段と、を含む半導体装置の制御方法であって、(a)前記端子に前記外部ROMが接続されているか否かを判断する接続判断ステップと、(b)前記端子に前記外部ROMが接続されていない場合には前記第1経路を選択し、前記端子に前記外部ROMが接続されている場合には前記第2経路を選択する経路選択ステップと、(c)前記内部マスクROM部または外部ROMに記録されているプログラムコードがロードされるロードステップと、を含む。

0014

このような半導体装置あるいは制御方法によれば、外部ROMが接続されている場合には外部ROMからプログラムコードがロードされ、外部ROMが接続されていない場合には内部マスクROMからプログラムコードがロードされる。半導体装置に内蔵されるROMとしては、コストの低いマスクROMを用いることができ、半導体装置の製造コストを低減でき、また、製造プロセス上困難なフラッシュEEPROMを用いる必要もない。一方、プログラムコードに変更を生じた場合には外部接続される外部ROMに変更したプログラムコードを記録し、この外部ROMを半導体装置に接続して変更したプログラムコードで半導体装置を作動できる。これにより、予め内部マスクROMが組み込まれているので、外部ROMを読み込むためのインターフェイスと内部ROMを読み込むためのインターフェイスをともに有していることになり、開発段階から量産段階に至るまで当該インターフェイスの変更を行う必要はなく、この部分にかかる設計変更、それに伴うLSI(半導体装置)の再評価の必要がない。 また、プログラムコードの変更にも柔軟に対応することが可能になる。この外部ROMでプログラム変更に対応している期間内では、半導体装置と外部ROMとの両方が必要であるが、その間に半導体装置のマスク変更(プログラム変更)に対応することが可能であり、内部マスクROMがプログラム変更に対応した後には外部ROMを取り付ける必要はない。これにより最小限のコスト上昇で、柔軟なプログラム変更に対応することができる。なお、マスクROMのプログラムの変更は半導体装置のマスク変更を伴うため、半導体装置自体性能試験を行う必要があるが、本発明の場合には製品チェックの期間をも外部ROMの取り付けで時間を稼ぐことができる。これにより製品の出荷計画等を変更することなく、実質的にプログラム変更に伴うリードタイムをゼロにできる。

0015

なお、前記ロード選択手段には、前記端子に前記外部ROMが接続されているか否かを判断する接続判断手段と、前記端子または内部マスクROM部の何れかを選択する経路選択手段とを含み、前記経路選択手段は前記接続判断手段からの信号により、前記端子に前記外部ROMが接続されていない場合には前記内部マスクROM部からの第1経路を選択し、前記端子に前記外部ROMが接続されている場合には前記端子からの第2経路を選択するものとすることができる。

0016

また、前記接続判断手段には、コンパレータを含み、前記端子が、接地電位もしくは低レベル電位に接続され、または、プルアップ抵抗を介して電源電位もしくは高レベル電位に接続され、前記コンパレータは、前記端子からの1バイト入力が「00」(16進数)または「FF」(16進数)であれば前記経路選択手段で前記第1経路を選択する信号を出力し、前記1バイト入力が「00」(16進数)または「FF」以外であれば前記経路選択手段で前記第2経路を選択する信号を出力するものとすることができる。

0017

通常プログラムコードの最初の部分にはジャンプコマンドあるいはジャンプ先アドレスが入るため、プログラムコードの先頭に「00」(16進数)または「FF」(16進数)が入ることはない。本発明はこのようなプログラムの実情を利用したものであり、コンパレータが端子からの1バイト入力を「00」(16進数)または「FF」(16進数)と判断した場合には、端子には外部ROMが接続されていないと判断するものである。なお、端子が接地電位(または低レベル電位)に接続されている場合、外部ROMが接続されていなければ端子からの1バイト入力は「00」(16進数)になる。端子が電源電位(または高レベル電位)にプルアップ抵抗を介して接続されている場合、外部ROMが接続されていなければ端子からの1バイト入力は「FF」(16進数)になる。これにより、外部ROMが接続されていないときの端子電位不定になることを防止し、確実に端子に外部ROMが接続されているか否かを検知できる。

0018

また、本発明のプログラムコードは、半導体装置内のDRAMまたは演算部にバス接続されたRAM部に記憶できる。これにより、プログラムコードの読み出し高速化して半導体装置の動作速度を向上しシステム全体の性能向上を図れる。なお、プログラムコードのロードには、前記端子または内部マスクROM部からのコードデータを1ビット毎にシリアル入力し、前記1ビットデータをシリアルパラレル変換手段で複数ビットデータに変換し、前記複数ビットデータを複数ビット毎にパラレル処理してメモリコントローラ転送する方式を採用できる。

0019

また、本発明の半導体装置は、ハードディスクコントローラとしての適用に特に効果的である。ハードディスク装置の製品開発スピードは極めて早く、製品の世代交代も早い。このような製品分野では、柔軟なプログラム変更に対応することは極めて重要であり、また、本発明を適用すればコストの上昇を抑制してプログラム変更に適応することが可能になる。

0020

なお、本明細書において、同一チップ基板という場合には、半導体基板であるシリコンチップが1チップで構成されていることをいい、同一チップ基板内に複数素子(たとえばMPUを構成するトランジスタとDRAMのメモリセル)が形成されているという場合には、同一のシリコンチップ(1チップ)に複数種類の素子が形成されていることをいう。

発明を実施するための最良の形態

0021

以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素には同じ番号を付するものとする。

0022

図1は、本発明の一実施の形態であるハードディスク装置の一例を示した概念ブロック図である。本実施の形態のハードディスク装置は、情報が磁気的に記録されるディスク状の磁気記録媒体1と、この磁気記録媒体1を回転駆動するスピンドルモータ2と、磁気記録媒体1に情報を記録するあるいは記録された情報を読み出す磁気ヘッド3と、磁気ヘッド3を支持するアーム4と、アーム4を駆動するボイスコイルモータ5を有し、磁気ヘッド3への情報の入出力あるいはスピンドルモータ2、ボイスコイルモータ5の駆動制御を行うハードディスクコントローラ6を有する。また、ハードディスクコントローラ6は、ホストコンピュータ7にインターフェイスし、ホストコンピュータ7からの情報の読み出し要請あるいは書き込み要請に従って磁気記録媒体1に情報を磁気情報として読み出し、あるいは書き込みする。

0023

図2は、ハードディスクコントローラ6に用いられる1チップの半導体装置10と外部シリアルROM11を示したブロック図である。

0024

1チップの半導体装置10は、MPU12、メモリコントローラ13、DRAM14、ホストインターフェイス15、ドライブインターフイス16を有し、さらに、外部シリアルROM11と接続される端子17、セレクタ18、内部シリアルマスクROM19、コンパレータ20、パラレル/シリアル変換器21を有する。

0025

外部シリアルROM11は、シリアルにデータ読み出しが行われるタイプのROMであり、たとえばシリアルフラッシュEEPROMを例示できる。シリアルタイプを用いることにより半導体装置10へのデータインターフェイスに必要な端子数を少なくできる。

0026

MPU12は、たとえば32ビットデータバスを有する論理演算回路である。MPU12は、ホストインターフェイス15を介するホストコンピュータ7との間のデータの入出力を制御する。また、MPU12は、ドライブインターフェイス16を介してハードディスクドライブ(磁気記録媒体1)に情報を書き込みあるいは読み出す制御を行い、アーム4、スピンドルモータ2の駆動を制御する。これら制御に用いられるプログラムコードは、DRAM14の一部に格納される。

0027

メモリコントローラ13は、DRAM14、MPU12、ホストインターフェイス15、ドライブインターフェイス16、パラレル/シリアル変換器21間の相互のデータ通信を制御する。

0028

DRAM14は、汎用的な記憶素子であり、本発明の半導体装置に他の素子と同一チップ基板上に形成される。このように1チップ内に各素子が形成されるため、コストが削減でき、また、DRAMを外部に備える場合と比較してデータバスの本数に制限を受けない効果がある。つまり、たとえば32ビットのデータバスを持つ場合、32本の外部端子がデータバスのために必要になるが、本発明では、このようなデータバスは半導体基板上に配線として形成されるものであり、外部端子を介して取り出す必要がない。データバスがたとえば64ビットに拡張された場合にも特に制限を受けず、一方外部にDRAMを設ける場合には相応の外部端子数を必要とすることを考慮すれば、データバス数が増加するほど本発明のメリットが大きくなる。

0029

また、DRAM14には、後に説明するロードされたプログラムコードが記憶される。動作中のMPU12は、このDRAM14に記録されたプログラムコードを読み出して処理を実行する。後に説明するようにMPU12とDRAM14とは複数データ線からなるバスで接続されているため、一旦DRAM14に記録された後のプログラムコードはパラレルに転送され、高い処理速度を維持できる。

0030

ホストインターフェイス15は、ホストコンピュータ7とハードディスクコントローラ6とのインターフェイスを行い、ドライブインターフェイス16は、ハードディスクコントローラ6とハードディスクドライブとのインターフェイスを行う。

0031

端子17には、外部シリアルROM11が接続され、また、端子17にはプルアップ抵抗22が接続される。プルアップ抵抗22の他端は電源電位Vdd(Highレベル)に接続される。プルアップ抵抗22は、外部シリアルROM11が接続されていない場合に、端子17の電位がVddになるようにするために設けられる。このように端子17の電位が、外部シリアルROM11が接続されていないときには常にVddになるようにすることによって、後に説明する方法で端子17からの1バイト入力を検出し、「FF](16進数)と判断されたときには外部シリアルROM11が接続されていないと判断できる。なお、外部シリアルROM11が接続されているときには、その記憶されている情報に従って端子17の電位はLowレベルまたはHighレベルになる。 端子17の電位がLowレベルの時にはプルアップ抵抗22に電流が流れてプルアップ抵抗22に両端の電位がVdd(Highレベル)に維持される。

0032

なお、プルアップ抵抗22に代えて他端を0V(接地電位)に接続し、プルダウン抵抗として機能させても良い。この場合、端子17に外部シリアルROM11が接続されていなければ、端子17からの1バイト入力は「00」(16進数)と判断されることとなる。

0033

セレクタ18は、プログラムコードのロード元を外部シリアルROM11とするか、内部シリアルマスクROM19とするかを選択する手段であり、後に説明するコンパレータ20の出力によるスイッチ手段である。たとえばコンパレータ20の出力をゲート入力とするCMOS回路により構成できる。

0034

内部シリアルマスクROM19は、プログラムコードが記憶された読み出し専用のメモリ素子である。プログラムコードの書き込みは、配線マスクあるいはROMを構成するトランジスタの拡散層マスクをプログラムに適合するように設計してプログラムとして機能する回路ハード的に構成して実現する。このようなマスクROMを用いることによりプログラム記憶に使用される外部素子を削減し、また、製造コストの低いマスクROMを用いることにより、半導体装置、ハードディスクコントローラのコストを低減できる。なお、マスクROMの製造はシステムLSIの製造技術の障害にはならないので、フラッシュEEPROMを同一チップ基板に形成しようとする場合のような製造技術上の障害はない。

0035

本発明の半導体装置が量産段階で適用されているときにはこの内部シリアルマスクROM19に記録されたプログラムコードがロードされて使用されていることが期待される。これにより量産段階でのコスト削減が期待できる。しかし、仮に内部シリアルマスクROM19に記録されたプログラムコードに変更が生じたときには、外部シリアルROM11に変更後のプログラムコードが記録され、これが端子17に接続され、この変更後のプログラムコードがロードされて使用される。このとき、内部シリアルマスクROM19内に記憶されたプログラムコードは無視される。このような使用態様にすれば、仮に内部シリアルマスクROM19にプログラムコードが書き込まれた後のプログラム変更が生じても、迅速に外部シリアルROM11を用いた使用でプログラムの変更に対応できる。また、配線マスクあるいは拡散層マスクの変更を手配し、半導体装置の再製造を行う時間が稼げる。変更後のプログラムに対応した半導体装置が製造され入手できた段階で外部シリアルROM11を取り外して使用し、最もコストの安い態様で使用できる。このような使用態様を適用することにより、迅速なプログラム変更に対応できるとともに、コストの上昇を最小限に抑制できる。

0036

コンパレータ20は、端子17からの1バイト入力を「FF」(16進数)と比較するものであり、1バイト入力が「FF]であれば外部シリアルROMが接続されていないと判断する。これは、通常プログラムコードの先頭に「FF」のコードは無いことを前提にしている。このようにコンパレータ20は外部シリアルROMが接続されているか否かを検出する機能を持ち、検出結果はセレクタ18に入力されて前記の通りプログラムコードのロード元が選択される。

0037

なお、端子17がプルダウン抵抗を介して接地電位に接続されているときにはコンパレータ20で比較される1バイトデータは「00」(16進数)であることは勿論である。

0038

パラレル/シリアル変換器21は、シリアルデータをパラレルデータに変換する機能を持つ。本実施の形態では、外部ROMとしてシリアルROMを例示している。シリアルROMとすることにより接続端子数を削減できる効果がある。このような外部シリアルROM11を用いることから、入力インターフェイス整合させるために内部ROMについてもシリアルROMを用いるのが好都合である。一方、プログラムデータが記録されるDRAMは複数のデータ線からなるバスで接続される。よってMPU12、メモリコントローラ13等も同数のデータ線からなるバスで接続されている。このため、パラレル/シリアル変換器21でシリアルデータをパラレルデータに変換するものである。パラレルデータに変換された後は、データはパラレルに一括処理されるので処理速度が向上する。

0039

なお、前記説明では、ロードされるプログラムコードはDRAM14に記録される例を示したが、図3に示すように、MPU12にバス接続された内部RAM23を別に有し、この内部RAM23にプログラムコードが記憶されても良い。この場合、作動中のMPU12からのプログラムの読み出しは、この内部RAM23から直接行われ、処理速度を向上できる。

0040

次に、本実施の形態の制御方法をフローチャートに従って説明する。図4は、本実施の形態の制御方法の一部を説明したフローチャートである。

0041

まず、装置の電源投入された段階、あるいはリセット信号が入力された段階で、装置全体リセットし、その後、MPU12を除き、その他の素子のリセットが解除される(ステップ30)。なお、MPU12のリセットは、プログラムコードのダウンロードが終了するまで継続される。

0042

次に、外部シリアルROM11に1バイトデータを読み出すコマンドを発行する(ステップ31)。このコマンドの発行はリセット信号の解除を契機にハード的に行う。

0043

前記コマンドの応答して、外部シリアルROM11から1バイトデータが転送される(ステップ32)。転送されたデータはコンパレータ20に入力される(ステップ33)。この転送は、1ビット毎にシリアル処理で転送される。この様子を図5に示す。図5はコンパレータ20へのデータの入力および比較処理概要を示したブロック図である。

0044

コンパレータ20内には、1バイト分の入力データを記憶するレジスタ(R1〜R8)を有し、外部シリアルROM11に記憶されている先頭データの1ビット目がレジスタR1に入力され、2ビット目がレジスタR2に入力される。順次8ビット目がレジスタR8に入力されるまでデータの転送が続けられる。

0045

レジスタR8まで入力された段階で、入力データが「FF」(16進数)つまり「11111111」(2進数)であるか否かを判断する(ステップ34)。図5に示す場合は、外部シリアルROM11が接続され、先頭データに「93」(16進数)つまり「10010011」(2進数)が記録されているため、レジスタR1〜R8に入力されるデータは各々「1」、「0」、「0」、「1」、「0」、「0」、「1」、「1」である。このデータは、「FF」(16進数)とは異なるのでコンパレータ20の出力はたとえば「Low」レベルの信号を出力する。このとき、セレクタ18は、「Low」レベルの信号入力を受けて外部ROM(外部シリアルROM11)側の接続経路が選択されるように回路を構成する(ステップ35)。

0046

一方、図5には示していないが、外部シリアルROM11が接続されていないときには、端子17つまりコンパレータ20の入力がプルアップ抵抗22でプルアップされているので、レジスタR1〜R8に入力されるデータは「FF」となる。この場合にはコンパレータ20の出力はたとえば「High」レベルの信号が出力され、この「High」レベル信号の入力を受けてセレクタ18では内部ROM(内部シリアルマスクROM19)側の接続経路が選択される(ステップ36)。仮に外部シリアルROM11が接続されその先頭データが「FF」であれば、検出できないことになる。しかし、通常プログラムコードの先頭データが「FF」になることはなく、仮に「FF」になったとしても、プルアップ抵抗22をプルダウン抵抗に代えて、抵抗の他端を接地電位(0V)に維持したうえで、入力される1バイトデータを「00」と比較すればよい。

0047

このようにして外部シリアルROM11の接続の有無を検出できる。なお、端子17が接地電位(またはLowレベル電位)に接続されている場合は、比較される1ビットデータが「00」となり、その他の構成は同様である。

0048

また、ここでは1バイト(8ビット)データを比較する例を説明しているが、4ビット等8ビットより短いデータであってもよく、また、16ビット、32ビット等8ビットより長いデータでも良い。

0049

前記の通りセレクタ18による経路選択がなされた後、プログラムコードのダウンロード(DL)が開始される(ステップ37)。図6は、プログラムコードのダウンロードステップの一例を示すフローチャートである。

0050

プログラムコードは前記の通り外部シリアルROM11または内部シリアルマスクROM19の何れかからダウンロードされ、その選択はセレクタ18により行われる。ここで、前記何れのROMもシリアル型なので、1ビット毎にデータが転送される(ステップ38)。転送される1ビットデータは、パラレル/シリアル変換器21内のレジスタr1〜r32に順次入力され、ラッチされる(ステップ39)。この様子を図7を用いて説明する。外部シリアルROM11内のデータ(図7では外部シリアルROM11が選択されている場合を説明している。内部シリアルマスクROM19が選択されている場合は、当該ROMからのデータが入力される。)の1ビット目のデータ「1」が、セレクタ18を通してレジスタr1に入力される。続く2ビット目以降のデータが順次レジスタr2以降に入力され、図7では16ビット目がレジスタr16に入力されていることを示している。

0051

このようにしてたとえば32ビット分のデータが蓄積された段階で(ステップ40)、この32ビット分のデータをパラレル転送する(ステップ41)。パラレル転送は、複数データ線を介してデータをバスに送り出し、メモリコントローラ13を介してDRAM14に転送する。転送が終了したレジスタ(r1〜r32)は新たなデータの書き込みに備える。さらに33ビット目以降のシリアルデータは、前記パラレル転送が終了した後のレジスタr1以降のレジスタに上記同様順次入力され、32ビット分が蓄積された段階で前記同様DRAM14にパラレル転送される。

0052

前記操作をROMに記録されたデータがすべて転送されるまで行われ、転送が終了すると(ステップ42)、MPU12のリセットが解除される(ステップ43)。その後、MPU12の制御がダウンロードされたプログラムに従って開始される(ステップ44)。

0053

本発明の半導体装置およびそれを用いた制御方法によれば、外部ROMが接続されているかいないかを検出し、接続されているときには優先的に外部ROMからのプログラムダウンロードを実行し、接続されていないときには内部ROMからのダウンロードを実行する。このため、内部ROMのプログラムに変更が生じてもその半導体装置が使用できなくなるのではなく、外部ROMに変更後のプログラムを記憶させてこれを半導体装置に接続するだけでプログラム変更に対処できる。そして、外部ROMによる対処を行うと同時に内部ROMのプログラム変更に対処するためのマスク変更と半導体装置の製造を行い、半導体装置が製造された後には外部ROMなしで動作させることが可能になる。このような使用態様により、プログラムの変更に迅速に対処できるとともに、コストの上昇を最小限に抑制できる。

0054

また、本実施の形態の半導体装置では、外部ROMのプログラムコードをダウンロードするためのインターフェイスと内部ROMのためのインターフェイスを両方有していることになる。このため、開発段階では外部ROMを用いてプログラムコードの頻繁な変更に対応し、量産段階では内部ROMに記憶させてコストを低減できる。本実施の形態の半導体装置および制御方法では、この開発段階から量産段階に移行する時期に、プログラムダウンロードのためのインターフェイスの仕様変更(マスク変更)の必要がない。このため、仕様変更にともなうLSIの再評価の必要がなく、再評価の期間、工数を削減して、コストを低減し、また量産段階の立ち上げを迅速に行える。

0055

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

0056

たとえば、前記実施の形態では、ハードディスク装置への本発明の半導体装置とその制御方法の適用を説明したが、ハードディスク装置には限られず、マイクロコードを用いてコントロールする部分を有する装置、たとえば携帯電話用コントローラ自動車航空機昇降装置その他輸送機器制御用コントローラオーディオ装置テレビ洗濯機家庭用機器のコントローラ、その他コントローラに用いられる半導体装置のすべてに適用できる。

0057

また、外部フラッシュROMは、フラッシュ型に限られず、電気的書き換え可能な、または紫外線で消去でき、再書き込みが可能な不揮発性メモリのすべてを適用できる。たとえば誘電体メモリ(FRAM)を用いても良い。

0058

また、外部ROMの接続検出方法は、前記コンパレータによるデータ比較に限られず、その他の検出方法を適用することもできる。たとえば半導体装置からのリクエストに対して特定の応答を返送するようなメモリを適用してもよい。

発明の効果

0059

本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。

0060

すなわち、DRAMが同一チップ基板内に形成されたシステムLSIを用いた制御素子において、マイクロコードの変更を、生産リードタイムを発生することなく、また、LSIの再評価を伴うことなく容易に行うことができる。

0061

また、DRAMが同一チップ基板内に形成されたシステムLSIにおいて低価格なマイクロコードの記録手段と、生産リードタイムを生じないマイクロコードの変更手段を提供できる。

0062

また、制御素子の低価格化、高性能化、マイクロコードの柔軟な開発を実現できる。

図面の簡単な説明

0063

図1本発明の一実施の形態であるハードディスク装置の一例を示した概念ブロック図である。
図2ハードディスクコントローラに用いられる1チップの半導体装置と外部シリアルROMを示したブロック図である。
図3本実施の形態の半導体装置の他の例を示すブロック図である。
図4本発明の一実施の形態である制御方法の一部を説明したフローチャートである。
図5コンパレータへのデータの入力および比較処理の概要を示したブロック図である。
図6プログラムコードのダウンロードステップの一例を示すフローチャートである。
図7パラレル/シリアル変換器の動作の一例を示すブロック図である。

--

0064

1…磁気記録媒体、2…スピンドルモータ、3…磁気ヘッド、4…アーム、5…ボイスコイルモータ、6…ハードディスクコントローラ、7…ホストコンピュータ、10…半導体装置、11…外部シリアルROM、12…MPU、13…メモリコントローラ、14…DRAM、15…ホストインターフェイス、16…ドライブインターフェイス、17…端子、18…セレクタ、19…内部シリアルマスクROM、20…コンパレータ、21…パラレル/シリアル変換器、22…プルアップ抵抗、23…内部RAM、R1〜R8…レジスタ、Vdd…電源電位、r…レジスタ。

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