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技術 排他的論理和演算装置

出願人 パナソニック株式会社
発明者 原田紀之
出願日 2000年3月28日 (19年10ヶ月経過) 出願番号 2000-087707
公開日 2001年10月5日 (18年4ヶ月経過) 公開番号 2001-274691
状態 未査定
技術分野 エラーの検出訂正 符号誤り検出・訂正 エラーの検出、防止
主要キーワード 排他的論理和結果 排他的論理和演算回路 最終段出力 排他的論理和処理 論理演算装置 最終出力段 データスイッチ 接続スイッチ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年10月5日)のものです。
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図面 (13)

課題

レジスタの任意の位置の複数ビット排他的論理和演算を、高速かつメモリ量を削減して演算できる演算装置を提供することを目的とする。

解決手段

レジスタ400と、データスイッチ401と、排他的論理和回路402とメモリ404,405をハードウェアで構成し、ソフトウェアでデータスイッチ401に取り出したい任意ビット値を設定する。次にレジスタ400の各ビット入力値に対するデータスイッチ401からの出力を排他的論理和回路402に入力し、その演算結果をメモリ404,405に格納する手段をもつことにより、高速な排他的論理和演算を可能とする。また、複数の記憶媒体をもち、複数の排他的論理和回路402で構成された回路接続スイッチ403を挿入して出力信号パス切り替えることで任意の排他的論理和演算の出力を可能とする。さらに、上記排他的論理和演算装置を用いた畳み込み符号演算装置を備えた通信装置を構成することにより、高速な畳み込み符号化処理を実現できる。

概要

背景

冗長符号伝送データに付加することによって誤りを検出する手法があり、その冗長符号を生成する方法として、伝送データの任意のビット排他的論理和演算をする方法がある。

従来の例を、図11,図12を用いて説明する。まず、論理演算の対象となるシリアルデータをシフトしてレジスタ1100に格納する。レジスタ1100のデータのうち対象となるビットをソフトウェアで選択して、値をそれぞれ、レジスタ1101,レジスタ1102,レジスタ1103,レジスタ1104のLSBにシフトする。次に、それぞれのレジスタ1101〜1104のLSBの値を2値づつ読み出して排他的論理和演算を行い、演算結果を次のレジスタ1105,レジスタ1106のLSBにシフトする。これを繰り返して、最後の2値の演算結果をレジスタ1107のLSBにシフトする。

図12は、上記行程フローチャートにまとめたものである。

概要

レジスタの任意の位置の複数ビットの排他的論理和演算を、高速かつメモリ量を削減して演算できる演算装置を提供することを目的とする。

レジスタ400と、データスイッチ401と、排他的論理和回路402とメモリ404,405をハードウェアで構成し、ソフトウェアでデータスイッチ401に取り出したい任意ビット値を設定する。次にレジスタ400の各ビットの入力値に対するデータスイッチ401からの出力を排他的論理和回路402に入力し、その演算結果をメモリ404,405に格納する手段をもつことにより、高速な排他的論理和演算を可能とする。また、複数の記憶媒体をもち、複数の排他的論理和回路402で構成された回路接続スイッチ403を挿入して出力信号パス切り替えることで任意の排他的論理和演算の出力を可能とする。さらに、上記排他的論理和演算装置を用いた畳み込み符号演算装置を備えた通信装置を構成することにより、高速な畳み込み符号化処理を実現できる。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

ディジタルデータを格納する少なくとも1つの第1の記憶手段と、前記第1の記憶手段の任意のビットを選択する前記各ビットに対応するスイッチと、選択された前記任意のビットの値を演算する複数の排他的論理和回路と、最終演算結果を格納する第2の記憶手段とで構成された排他的論理和演算装置

請求項2

演算結果を格納する第1,第2以外の複数の記憶手段と、任意の排他的論理和回路の演算結果を選択して前記第1,第2以外の複数の記憶手段に出力するための接続スイッチを有することを特徴とする請求項1に記載の排他的論理和演算装置。

請求項3

請求項1あるいは請求項2のいずれかに記載の排他論理演算装置装備することを特徴とする畳み込み符号演算装置

請求項4

請求項3記載の畳み込み符号演算装置を装備することを特徴とする通信装置

技術分野

0001

本発明は、ディジタル信号処理排他的論理和回路を用いて処理する装置に関するものである。

背景技術

0002

冗長符号伝送データに付加することによって誤りを検出する手法があり、その冗長符号を生成する方法として、伝送データの任意のビット排他的論理和演算をする方法がある。

0003

従来の例を、図11図12を用いて説明する。まず、論理演算の対象となるシリアルデータをシフトしてレジスタ1100に格納する。レジスタ1100のデータのうち対象となるビットをソフトウェアで選択して、値をそれぞれ、レジスタ1101,レジスタ1102,レジスタ1103,レジスタ1104のLSBにシフトする。次に、それぞれのレジスタ1101〜1104のLSBの値を2値づつ読み出して排他的論理和演算を行い、演算結果を次のレジスタ1105,レジスタ1106のLSBにシフトする。これを繰り返して、最後の2値の演算結果をレジスタ1107のLSBにシフトする。

0004

図12は、上記行程フローチャートにまとめたものである。

発明が解決しようとする課題

0005

しかしながら、従来の方法では、レジスタの任意の複数ビットをLSBまでシフトする動作と、それを記憶手段に記憶する動作と、記憶手段から呼び出して複数の排他的論理和演算を行なう動作が必要があり、演算量が増加してしまうという課題があった。

0006

またシフト後の値と排他的論理和演算後の値を記憶する記憶手段が、選択された任意の複数ビット分必要となるという課題があった。

課題を解決するための手段

0007

上記課題を解決するために、本発明の排他的論理和演算装置は、ディジタルデータを格納する少なくとも1つの第1の記憶手段と、第1の記憶手段の任意のビットを選択する各ビットに対応するスイッチと、選択された任意のビットの値を演算する複数の排他的論理和回路と、最終演算結果を格納する第2の記憶手段とで構成されている。この構成により、第1の記憶手段に入力された論理演算の対象となるデータを、ビットを選択して直接排他的論理和演算されるので、動作量が少なくなり、高速な排他的論理和演算を可能とし、記憶手段を削減することもできる。

0008

また、演算結果を格納する第1,第2以外の複数の記憶手段と、任意の排他的論理和回路の演算結果を選択して出力するための接続スイッチを有することができる。この構成により、第1の記憶手段の選択されたビットのうちからさらに選択されたビットの排他的論理和演算結果を出力することができる。

0009

ここで、以上の排他的論理和演算装置を備えた畳み込み符号演算装置を構成することができる。高速な排他的論理和演算装置を備えたことにより、畳み込み符号演算を高速に行うことができる。

0010

また、上記の畳み込み符号演算装置を備えた通信装置を構成することができる。高速な畳み込み符号演算装置を備えたことにより、高速な通信を行うことができる。

発明を実施するための最良の形態

0011

(実施の形態1)図1は、本発明の実施の形態1に係る排他的論理和演算装置の構成を示すブロック図である。図1において100は論理演算の対象となる8ビットのレジスタ、101はソフトウェアで設定された値により対象ビットを取り出して排他的論理和演算回路に入力するか否かを切り替えデータスイッチ、102は2入力1出力の排他的論理和回路、103は最終段出力値を格納するためのメモリである。

0012

次いで、上記構成を有する排他論理演算装置の動作について、図2のブロック図、図3に示すフローチャートを用いて説明する。図2において200は論理演算の対象となる8ビットのレジスタ、201はソフトウェアで設定し対象ビットを取り出すデータスイッチ、202は2入力1出力の排他的論理和回路、203は最終段出力値を格納するためのメモリである。

0013

まず図3のフローチャートのように、対象となる8ビットの入力値(0x00CC)をレジスタ200に格納する。次にソフトウェアでデータスイッチ201に取り出したい任意ビット値(0x0096)を設定し、データスイッチ201からの出力を2入力1出力の排他的論理和回路202に入力し排他的論理和演算を行なう。さらに排他的論理和演算結果(0)はメモリ203に格納される。最後にメモリ203から出力データの読み出しを行なう。

0014

このように、本実施の形態1の排他的論理和演算装置によれば、1つのレジスタの任意の位置の複数ビットの排他的論理和演算を高速に実現することができる。

0015

(実施の形態2)次に実施の形態1に接続スイッチを構成することにより、レジスタの0ビットから15ビットのレジスタの任意ビットの排他的論理和を出力することを可能にする実施の形態2について説明する。

0016

図4は本発明の実施の形態2に係る排他的論理和演算装置の構成を示すブロック図である。図4において400は論理演算の対象となる16ビットのレジスタ、401はソフトウェアで設定し対象ビットを取り出すデータスイッチ、402は2入力1出力の排他的論理和回路、403はレジスタのビット8からビット15の排他的論理和結果をメモリ405に出力するか最終段の排他的論理和回路406に入力するかを選択する接続スイッチ、404は最終段出力値を格納するためのメモリ、405は接続スイッチ403で選択された出力値を格納するためのメモリ、406は最終出力段の排他的論理和回路である。

0017

次いで、上記構成を有する排他的論理演算装置の動作について、図5のブロック図、図6に示すフローチャートを用いて説明する。図5は本発明の実施の形態2に係る排他的論理和演算装置の構成を示すブロック図である。図5において500は論理演算の対象となる16ビットのレジスタ、501はソフトウェアで設定し対象ビットを取り出すデータスイッチ、502は2入力1出力の排他的論理和回路、503はレジスタのビット8からビット15の排他的論理和結果をメモリ505に出力するか最終段の排他的論理和回路506に入力するかを選択する接続スイッチ、504は最終段出力値を格納するためのメモリ、505は接続スイッチ503で選択された出力値を格納するためのメモリ、506は最終出力段の排他的論理和回路である。

0018

まず図6のフローチャートのように、対象となる16ビットの入力値(0xFFFF)をレジスタ500に格納する。次にソフトウェアでデータスイッチ501に取り出したい任意ビット値(0x016F)を設定し、接続スイッチ503値(0)を設定する。その後、レジスタのビット0からビット7までの入力値に対するデータスイッチ501からの出力を2入力1出力の排他的論理和回路502に入力し排他的論理和演算を行なう。ここでレジスタのビット0からビット7までの排他的論理和演算結果の信号を信号Aとする。同時にレジスタのビット8からビット15までの入力値に対するデータスイッチ501からの出力を2入力1出力の排他的論理和回路502に入力し排他的論理和演算を行なう。ここでレジスタのビット8からビット15までの排他的論理和演算結果の信号を信号Bとすると、信号Aと信号Bの排他的論理和結果がメモリ504に格納される。最後にメモリ504から出力データの読み出しを行なう。これにより、16ビットレジスタ500の任意の位置の複数ビットの排他的論理和演算が可能となる。

0019

(実施の形態3)次に実施の形態1に接続スイッチを構成することにより、レジスタの0ビットから7ビットと8ビットから15ビットの任意ビットの排他的論理和をそれぞれ出力することも可能にする実施の形態3について説明する。

0020

上記構成を有する排他的論理演算装置の動作について、図7のブロック図、図8に示すフローチャートを用いて説明する。図7は本発明の実施の形態3に係る排他的論理和演算装置の構成を示すブロック図である。図7において700は論理演算の対象となる16ビットのレジスタ、701はソフトウェアで設定し対象ビットを取り出すデータスイッチ、702は2入力1出力の排他的論理和回路、703はレジスタのビット8からビット15の排他的論理和結果をメモリ705に出力するか最終段の排他的論理和回路706に入力するかを選択する接続スイッチ、704は最終段出力値を格納するためのメモリ、705は接続スイッチ703で選択された出力値を格納するためのメモリ、706は最終出力段の排他的論理和回路である。

0021

まず図8のフローチャートのように、対象となる16ビットの入力値(0xFFFF)をレジスタ700に格納する。次にデータスイッチ701に取り出したい任意ビット値(0x016F)、接続スイッチ703値(1)をソフトウェアでで設定する。その後、レジスタのビット0からビット7までの入力値に対するデータスイッチ701からの出力を2入力1出力の排他的論理和回路702に入力し排他的論理和演算を行なう。ここでレジスタのビット0からビット7までの排他的論理和演算結果の信号を信号Aとする。同時にレジスタのビット8からビット15までの入力値に対するデータスイッチ701からの出力を2入力1出力の排他的論理和回路702に入力し排他的論理和演算を行なう。ここでレジスタのビット8からビット15までの排他的論理和演算結果の信号を信号Bとして、信号Aと信号Bがそれぞれメモリ704とメモリ705に格納される。最後にメモリ704、メモリ705から出力結果を読み出す。これによりレジスタ700の0ビットから7ビットと8ビットから15ビットの任意ビットの排他的論理和をそれぞれ出力することが可能となる。

0022

このように、本実施の形態3の排他的論理和演算装置によれば、1つのレジスタの任意の位置の複数ビットの8ビットずつの排他的論理和を可能にする。なお第2,第3の実施形態でレジスタを16ビットとしたが、16ビット以外の場合も複数の排他的論理和回路を構成しその間に接続スイッチを挿入することにより任意の位置の複数ビットの排他的論理和演算を可能にする。

0023

また、本実施の形態では、上位8ビットの演算結果を出力したが、その他の排他的論理和回路の出力結果も、接続スイッチと出力値を格納するメモリを付加することによって得ることができる。

0024

このように、本実施の形態2,3の排他的論理和演算装置によれば、1つのレジスタの任意の位置の複数ビットの排他的論理和演算を高速に実現することができる。

0025

(実施の形態4)次に第4の実施形態である畳み込み符号化(レート3分の1)を説明する。上記構成を有する畳み込み符号演算装置の動作について、図5のブロック図、図9に示すフローチャートを用いて説明する。図5は本発明の実施の形態4に係る排他的論理和演算装置の構成を示すブロック図である。まず図9のフローチャートのように、対象となる16ビットの入力値(0xFFFF)をレジスタ500に格納する。次にデータスイッチ501に取り出したい任意ビット値(0x016F)、接続スイッチ503値(0)をソフトウェアで設定する。その後レジスタ500のビット0からビット15までの入力値に対するデータスイッチ501からの出力を2入力1出力の排他的論理和回路502に入力し排他的論理和演算を行ない、出力値をメモリ504に格納する。最後にメモリ504から第1出力データを読み出す。ここまでで、畳み込み符号化(レート3分の1)3出力のうちの1番目の出力を算出することができる。

0026

次に3出力のうちの2番目の出力について説明する。まず、ソフトウェアでデータスイッチ501に取り出したい任意ビット値(0x01B3)を設定する。次にレジスタ500のビット0からビット15までの入力値に対するデータスイッチ501からの出力を2入力1出力の排他的論理和回路502に入力し排他的論理和演算を行ない、出力値をメモリ504に格納する。最後にメモリ504から第2出力データを読み出す。これにより、畳み込み符号化(レート3分の1)3出力のうちの2番目の出力を算出することができる。

0027

次に3出力のうちの3番目の出力について説明する。まず、ソフトウェアでデータスイッチ501に取り出したい任意ビット値(0x01C9)を設定する。次にレジスタ500のビット0からビット15までの入力値に対するデータスイッチ501からの出力を2入力1出力の排他的論理和回路502に入力し排他的論理和演算を行ない、出力値をメモリ504に格納する。最後にメモリ504から第3出力データを読み出す。これにより、畳み込み符号化(レート3分の1)3出力のうちの3番目の出力を算出することができる。

0028

上より畳み込み符号化(レート3分の1)の3出力を高速に演算することが可能となる。
(実施の形態5)図10は、本発明の実施の形態5に係る通信装置の構成を示すブロック図である。図10において1000は通信装置A、1001は通信装置Aの内部に構成されるベースバンド部A、1002はベースバンド部Aの内部に構成された本発明の排他的論理和演算装置を装備した畳み込み符号化装置A、1003はベースバンド部Aの内部に構成される畳み込み復号化装置A、1004は送信部A、1005は受信部A、1010は通信装置B、1011は通信装置Bの内部に構成されるベースバンド部B、1012はベースバンド部Bの内部に構成された本発明の排他的論理和演算装置を装備した畳み込み符号化装置B、1013はベースバンド部Bの内部に構成される畳み込み復号化装置B、1014は送信部B、1015は受信部B、1006は通信装置Aと通信装置Bの通信媒体であるケーブルである。

0029

その動作について以下に説明する。1000の通信装置Aが送信するときには1001のベースバンド部Aの内部に構成された1002の畳み込み符号化装置Aにより送信データを畳み込み符号化し、1004の送信部Aにデータを送り、1006のケーブルにより送信を行なう。1010の通信装置Bはその送信データを取り込み1015の受信部Bに送り、1011のベースバンド部Bの内部の1013の畳み込み復号化装置Bにより復号を行ないデータを受信する。逆に1010の通信装置Bが送信するときには1011のベースバンド部Bの内部に構成された1012の畳み込み符号化装置Bにより送信データを畳み込み符号化し、1014の送信部Bにデータを送り、1006のケーブルにより送信を行なう。1000の通信装置Aはその送信データを取り込み1005の受信部Aに送り、1001のベースバンド部Aの内部の1003の畳み込み復号化装置Aにより復号を行ないデータを受信する。

0030

なお上記の形態は通信路をケーブルとし有線通信としたが、無線通信にも用いることができる。このように、本実施の形態5の通信装置によれば、データを畳み込み符合化し送信する際に高速な排他的論理和を可能にする。

発明の効果

0031

本発明の排他的論理和演算装置によれば、データの格納されたレジスタの任意の複数ビットの位置をソフトウェアによりデータスイッチで選択し、直接排他的論理和回路に入力する手段をもつことにより、任意ビットの排他的論理和演算を高速かつメモリ量を削減できる排他的論理和演算装置を提供することができる。

0032

また、複数の記憶手段をもち、接続スイッチを挿入して出力信号パスを切り替えることで任意の排他的論理和演算の結果を出力することも可能となる。さらに、通信装置の内部に排他的論理和演算装置で構成される畳み込み符号化装置を内蔵することにより、高速な排他的論理和処理を行なうことができる。

図面の簡単な説明

0033

図1本発明の実施の形態1に係る排他的論理和演算装置のブロック図
図2本発明の実施の形態1に係る排他的論理和演算装置のブロック図
図3本発明の実施の形態1に係る排他的論理和演算装置の動作を説明するためのフローチャート図
図4本発明の実施の形態2に係る排他的論理和演算装置のブロック図
図5本発明の実施の形態2に係る排他的論理和演算装置のブロック図
図6本発明の実施の形態2に係る排他的論理和演算装置の動作を説明するためのフローチャート図
図7本発明の実施の形態3に係る排他的論理和演算装置のブロック図
図8本発明の実施の形態3に係る排他的論理和演算装置の動作を説明するためのフローチャート図
図9本発明の実施の形態4に係る排他的論理和演算装置の動作を説明するためのフローチャート図
図10本発明の実施の形態5に係る通信装置のブロック図
図11従来技術の排他的論理和演算の概念
図12従来技術の排他的論理和演算のフローチャート図

--

0034

100レジスタ
101データスイッチ
102排他的論理和回路
103メモリ
200 レジスタ
201 データスイッチ
202 排他的論理和回路
203 メモリ
400 レジスタ
401 データスイッチ
402 排他的論理和回路
403接続スイッチ
404 メモリ
405 メモリ
406 排他的論理和回路
500 レジスタ
501 データスイッチ
502 排他的論理和回路
503 接続スイッチ
504 メモリ
505 メモリ
506 排他的論理和回路
700 レジスタ
701 データスイッチ
702 排他的論理和回路
703 接続スイッチ
704 メモリ
705 メモリ
706 排他的論理和回路
1000通信装置A
1001ベースバンド部A
1002畳み込み符号化装置A
1003 畳み込み復号化装置A
1004 送信部A
1005 受信部A
1006ケーブル
1010 通信装置B
1011 ベースバンド部B
1012 畳み込み符号化装置B
1013 畳み込み復号化装置B
1014 送信部B
1015 受信部B
1100 レジスタ
1101 レジスタ
1102 レジスタ
1103 レジスタ
1104 レジスタ
1105 レジスタ
1106 レジスタ
1107 レジスタ

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