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技術 電源スイッチ回路

出願人 アルプス電気株式会社
発明者 佐々木弘明
出願日 2000年3月23日 (20年9ヶ月経過) 出願番号 2000-087100
公開日 2001年10月5日 (19年2ヶ月経過) 公開番号 2001-274662
状態 未査定
技術分野 トランジスタを用いた連続制御型電源 電子的スイッチ1
主要キーワード キャリア蓄積効果 電源スイッチ回路 抵抗とコンデンサ PNP型 MOSスイッチ 立ち下がり時間 スイッチトランジスタ NPN型
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年10月5日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (6)

課題

電源電圧負荷印加するスイッチトランジスタ立ち上がり時間を短縮すると共に、立ち下がり時間も短くする。

解決手段

電源エミッタが接続されると共に、負荷にコレクタが接続されるPNP型のスイッチトランジスタ1と、PNP型のスイッチスイッチトランジスタ1をオン又はオフ切り替えるための制御電圧が入力されるC−MOSスイッチ回路2とを有し、PNP型のスイッチトランジスタ1のベースとC−MOSスイッチ回路2の出力端とを抵抗4とコンデンサ5との並列回路によって接続した。

概要

背景

従来の電源スイッチ回路は図4に示すように、PNP型スイッチトランジスタ11とNPN型のスイッチトランジスタ12とを有し、スイッチトランジスタ11のエミッタ電源(図示せず)に接続され、コレクタ負荷13に接続される。スイッチトランジスタ11のベース抵抗14を介してスイッチトランジスタ12のコレクタに接続される。また、スイッチトランジスタ12のエミッタは接地される。スイッチトランジスタ12のベースにはスイッチトランジスタ11をオン又はオフ切り替えるための制御電圧印加される。

そして、図5Aに示すように、スイッチトランジスタ12のベースにハイレベルの制御電圧が印加されることによってスイッチトランジスタ12がオンとなると共に、そのコレクタの電圧ローレベルとなり、同図Bに示すように、スイッチトランジスタ11もオンとなり、負荷13に電源の電圧が印加される。また、スイッチトランジスタ12のベースにローレベルの制御電圧が印加されることによってスイッチトランジスタ12がオフとなると共に、そのコレクタの電圧がハイレベルとなってスイッチトランジスタ11もオフとなり、負荷13に印加されていた電源の電圧が遮断される。

抵抗14、15は、比較的小さな値に設定されている。これによってスイッチトランジスタ11、12のベース電流を大きくして(オーバードライブ)短時間でオンするようにしている。

概要

電源電圧を負荷に印加するスイッチトランジスタの立ち上がり時間を短縮すると共に、立ち下がり時間も短くする。

電源にエミッタが接続されると共に、負荷にコレクタが接続されるPNP型のスイッチトランジスタ1と、PNP型のスイッチスイッチトランジスタ1をオン又はオフに切り替えるための制御電圧が入力されるC−MOSスイッチ回路2とを有し、PNP型のスイッチトランジスタ1のベースとC−MOSスイッチ回路2の出力端とを抵抗4とコンデンサ5との並列回路によって接続した。

目的

そこで、本発明の電源スイッチ回路は、電源電圧を負荷に印加するスイッチトランジスタの立ち上がり時間を短縮すると共に、立ち下がり時間も短くすることを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

電源エミッタが接続されると共に、負荷コレクタが接続されるPNP型スイッチトランジスタと、前記PNP型のスイッチスイッチトランジスタをオン又はオフ切り替えるための制御電圧が入力されるC−MOSスイッチ回路とを有し、前記PNP型のスイッチトランジスタのベースと前記C−MOSスイッチ回路の出力端とを抵抗とコンデンサとの並列回路によって接続したことを特徴とする電源スイッチ回路

請求項2

電源にエミッタが接続されると共に、負荷にコレクタが接続されるPNP型のスイッチトランジスタと、前記PNP型のスイッチスイッチトランジスタをオン又はオフに切り替えるための制御電圧が入力されるC−MOSスイッチ回路とを有し、前記PNP型のスイッチトランジスタのベースと前記C−MOSスイッチ回路の出力端とを抵抗によって接続すると共に、前記C−MOSスイッチ回路に印加する電源電圧を前記PNP型のスイッチスイッチトランジスタのエミッタに印加される電圧よりも高くしたことを特徴とする電源スイッチ回路。

請求項3

前記抵抗にコンデンサ並列に接続したことを特徴とする請求項2記載の電源スイッチ回路。

技術分野

0001

この発明は、バースト信号を出力する送信回路等に供給する電源電圧断続するための電源スイッチ回路に関する。

背景技術

0002

従来の電源スイッチ回路は図4に示すように、PNP型スイッチトランジスタ11とNPN型のスイッチトランジスタ12とを有し、スイッチトランジスタ11のエミッタ電源(図示せず)に接続され、コレクタ負荷13に接続される。スイッチトランジスタ11のベース抵抗14を介してスイッチトランジスタ12のコレクタに接続される。また、スイッチトランジスタ12のエミッタは接地される。スイッチトランジスタ12のベースにはスイッチトランジスタ11をオン又はオフ切り替えるための制御電圧印加される。

0003

そして、図5Aに示すように、スイッチトランジスタ12のベースにハイレベルの制御電圧が印加されることによってスイッチトランジスタ12がオンとなると共に、そのコレクタの電圧ローレベルとなり、同図Bに示すように、スイッチトランジスタ11もオンとなり、負荷13に電源の電圧が印加される。また、スイッチトランジスタ12のベースにローレベルの制御電圧が印加されることによってスイッチトランジスタ12がオフとなると共に、そのコレクタの電圧がハイレベルとなってスイッチトランジスタ11もオフとなり、負荷13に印加されていた電源の電圧が遮断される。

0004

抵抗14、15は、比較的小さな値に設定されている。これによってスイッチトランジスタ11、12のベース電流を大きくして(オーバードライブ)短時間でオンするようにしている。

発明が解決しようとする課題

0005

しかし、上記の電源スイッチ回路では、スイッチトランジスタ11、12のオン時間(立ち上がり時間)は短縮されるが、オフ時間(立ち下がり時間)Tfが長くなる。

0006

これは、スイッチトランジスタ11、12が大きなベース電流によってオン期間中オーバードライブされるので、そのキャリア蓄積効果によって長くなるためである。さらに、スイッチトランジスタ12の出力インピーダンスが比較的高いため、そのコレクタにおける時定数のために、スイッチトランジスタ11のベース電圧応答遅れて、結果としてスイッチトランジスタ11の立ち下がり時間がさらに長くなるためである。

0007

そこで、本発明の電源スイッチ回路は、電源電圧を負荷に印加するスイッチトランジスタの立ち上がり時間を短縮すると共に、立ち下がり時間も短くすることを目的とする。

課題を解決するための手段

0008

上記の課題を解決する手段として、電源にエミッタが接続されると共に、負荷にコレクタが接続されるPNP型のスイッチトランジスタと、前記PNP型のスイッチスイッチトランジスタをオン又はオフに切り替えるための制御電圧が入力されるC−MOSスイッチ回路とを有し、前記PNP型のスイッチトランジスタのベースと前記C−MOSスイッチ回路の出力端とを抵抗とコンデンサとの並列回路によって接続した。

0009

また、電源にエミッタが接続されると共に、負荷にコレクタが接続されるPNP型のスイッチトランジスタと、前記PNP型のスイッチスイッチトランジスタをオン又はオフに切り替えるための制御電圧が入力されるC−MOSスイッチ回路とを有し、前記PNP型のスイッチトランジスタのベースと前記C−MOSスイッチ回路の出力端とを抵抗によって接続すると共に、前記C−MOSスイッチ回路に印加する電源電圧を前記PNP型のスイッチスイッチトランジスタのエミッタに印加される電圧よりも高くした。

0010

また、前記抵抗にコンデンサ並列に接続した。

発明を実施するための最良の形態

0011

以下、本発明の電源スイッチ回路を図面に従って説明すると、先ず図1において、PNP型のスイッチトランジスタ1とC−MOSスイッチ回路であるC−MOSインバータ2とを有し、スイッチトランジスタ1のエミッタが電源(図示せず)に接続され、コレクタが負荷3に接続される。スイッチトランジスタ1のベースは第一の抵抗4と第一のコンデンサ5との並列回路を介してC−MOSインバータ2の出力端に接続される。第一の抵抗4は、C−MOSインバータ2がオンのときにPNP型のスイッチトランジスタ1をオンさせるに必要なベース電流を流せる値になっている。そして、図2Aに示すように、C−MOSインバータ2にはスイッチトランジスタ1をオン又はオフに切り替えるための制御電圧が印加される。

0012

C−MOSインバータ2にハイレベルの制御電圧が印加されると、その出力端の電圧はローレベルとなり、スイッチトランジスタ1がオンする。そして、PNP型のスイッチトランジスタのコレクタから負荷に電源の電圧が印加される。また、C−MOSインバータ2にローレベルの制御電圧が印加されると、その出力端の電圧はハイレベルとなり、スイッチトランジスタ1がオフする。そして、負荷3に印加されていた電源の電圧が遮断される。この様子を図2Bに示す。

0013

そして、C−MOSインバータ2の出力端の電圧がローレベルに変化したときには第一のコンデンサ5を介してスイッチトランジスタ1のベースからC−MOSインバータ2の出力端に大きな電流(ベース電流)が流れて第一のコンデンサ5が充電される。電圧変化直後のベース電流は第一の抵抗4による定常的なベース電流よりも大きいので、スイッチトランジスタ1はオンするときだけ第一のコンデンサによってオーバードライブされ、オン時間(立ち上がり時間)Trは短縮される。

0014

また、C−MOSインバータ2の出力インピーダンスが低いので、出力端における時定数が無視でき、ローレベルの制御電圧によって出力端の電圧が速やかにハイレベルに変化し、スイッチトランジスタ1のベースにはC−MOSインバータ2の出力端の電圧に第一のコンデンサ5に充電されていた電圧が加算されて大きくなった電圧が印加される。この結果、スイッチトランジスタ1のオフ時間(立ち下がり時間)Tfは短くなる。

0015

図3は本発明の電源スイッチ回路の他の構成を示す。PNP型のスイッチトランジスタ1のエミッタにはレギュレータ6を介して電源電圧が印加される。また、C−MOSインバータ2には電源電圧が印加される。従って、スイッチトランジスタ1のエミッタに印加されている電圧よりもC−MOSインバータ2に印加されている電圧が高くなっている。

0016

この場合においても、C−MOSインバータ2がオフになった場合、その出力端の電圧はスイッチトランジスタ1のエミッタの電圧よりも高くなるので、スイッチトランジスタ1の立ち下がり時間Tfは短くなる。なお、抵抗4に対してコンデンサ5を並列に接続すれば、スイッチトランジスタ1の立ち上がり時間Trと立ち下がり時間Tfとを短く出来る。

0017

なお、C−MOSスイッチ回路としてインバータを使用しているが、必ずしもインバータで構成する必要はない。

発明の効果

0018

以上のように、本発明の電源スイッチ回路は、電源にエミッタが接続されると共に、負荷にコレクタが接続されるPNP型のスイッチトランジスタと、PNP型のスイッチスイッチトランジスタをオン又はオフに切り替えるための制御電圧が入力されるC−MOSスイッチ回路とを有し、PNP型のスイッチトランジスタのベースとC−MOSスイッチ回路の出力端とを抵抗とコンデンサとの並列回路によって接続したので、スイッチトランジスタはコンデンサによってオーバードライブされて立ち上がり時間が短くなる。また、コンデンサの充電電圧とC−MOSスイッチ回路の出力端の電圧とが加算されてスイッチトランジスタのベースに加わるので、立ち下がり時間も短くなる。さらに、C−MOSスイッチ回路の出力端の時定数が無視できるので立ち下がり時間は一層短くなる。

0019

また、電源にエミッタが接続されると共に、負荷にコレクタが接続されるPNP型のスイッチトランジスタと、PNP型のスイッチスイッチトランジスタをオン又はオフに切り替えるための制御電圧が入力されるC−MOSスイッチ回路とを有し、PNP型のスイッチトランジスタのベースとC−MOSスイッチ回路の出力端とを抵抗によって接続すると共に、C−MOSスイッチ回路に印加する電源電圧をPNP型のスイッチスイッチトランジスタのエミッタに印加される電圧よりも高くしたので、スイッチトランジスタのオフ時にはエミッタの電圧よりも高い電圧が印加されるので立ち下がり時間が短くなる。

0020

また、抵抗にコンデンサを並列に接続したので、スイッチトランジスタのオフ時にはベースにはより大きな電圧が印加される。従って、立ち下がり時間の短縮に一層効果がある。

図面の簡単な説明

0021

図1本発明の電源スイッチ回路の構成を示す回路図である。
図2本発明の電源スイッチ回路の動作を説明するタイミングチャートである。
図3本発明の電源スイッチ回路の他の構成を示す回路図である。
図4従来の電源スイッチ回路の構成を示す回路図である。
図5従来の電源スイッチ回路の動作を説明するタイミングチャートである。

--

0022

1PNP型のスイッチトランジスタ
2 C−MOSインバータ(C−MOSスイッチ回路)
3負荷
4抵抗
5コンデンサ
6 レギュレータ

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