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技術 定数乗算器、定数乗算器を用いたディジタル係数演算装置及びディジタルフィルタ装置

出願人 パナソニック株式会社
発明者 甲斐肇
出願日 2000年3月15日 (20年0ヶ月経過) 出願番号 2000-072532
公開日 2001年9月28日 (18年6ヶ月経過) 公開番号 2001-265567
状態 特許登録済
技術分野 位取り記数法を用いた四則演算 ディジタル回路網
主要キーワード 乗算式 共通因数 不定数 ディジタルフィルタ係数 定数乗算器 ディジタルフィルタ装置 ディジタル演算装置 遅延回路群
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図面 (13)

課題

定数乗算器において加算器個数及び規模を削減し、小型化、低消費電流化及び演算高速化を図る。

解決手段

乗数「M」と不定乗数「X」との乗算を行う定数乗算器1において、定乗数「M」を展開した2のべき乗式「α0」中に、三つの2のべき乗項からなる乗算項群「β3j 」(jは正の整数)が複数存在する場合、共通項である乗算項群「γ3j 」と、これをくくり出して残った乗算項群「δ3j 」とによって置換した式に対して不定乗数「X」を乗じた乗算式「α1」に置き換えられるように、乗算式「α0」から乗算式「α1」を求め、この乗算式「α1」の乗算を行うように構成する。ここで、「α1」中の加算符号を加算器に、乗算符号をシフト回路にそれぞれ対応させて配置した構成とし、最終段に定乗数「M」の符号に合わせる符号変換部105を設ける。

概要

背景

ディジタル演算装置におけるディジタルフィルタなどでは、定数乗算器として例えば図11に示すような構成が一般に用いられる。この定数乗算器1200は、シフト回路1202〜1212からなるシフト回路群1200Aと、加算器1213〜1222からなる加算器群1200Bと、加算器1222と、符号変換部1223とを備えて構成される。

ここで、乗算する2つの数について具体的に説明する。例えば図12に示すように、被乗数である「一方の数」を、絶対値をnビットビット列2進数表現した定乗数「M」、すなわち、
「M」=10…0110…0101010…
…0110…0101010…0
……(12A)
とし、また、乗数である「他方の数」を、mビット不定乗数「X」として、これらを定数乗算器1200で乗算する場合について考えてみる。

この定数乗算器1200では、定乗数「M」の絶対値を2進数表現したビット列(12A)において、不定数入力端1201より入力されるmビットの不定乗数「X」が、最初に「1」になるビット桁まで全てシフトするシフト回路1202に入力される。さらに、このシフト回路1202の出力が、次に「1」になるビット桁までシフトするシフト回路1203に入力され、これが残りの「1」になるビット桁に対してそれぞれシフトするシフト回路1204、1205、…、1212に順次入力される。

また、これらのシフト回路1202、1203、…、1212の出力は、加算項として加算器1213〜1221へ入力され、これらの出力が、最後に、加算器1222へ入力される。そして、この加算器1222の出力が定乗数「M」と不定乗数「X」との絶対値の乗算結果となり、この加算器1222の出力が符号変換部1223に入力される。最後に、この符号変換部1223で定乗数「M」の符号が乗じられ、その出力が不定乗数「X」と定乗数「M」とを乗算した結果となって乗算出力端1224から出力される。

概要

定数乗算器において加算器の個数及び規模を削減し、小型化、低消費電流化及び演算高速化を図る。

定乗数「M」と不定乗数「X」との乗算を行う定数乗算器1において、定乗数「M」を展開した2のべき乗式「α0」中に、三つの2のべき乗項からなる乗算項群「β3j 」(jは正の整数)が複数存在する場合、共通項である乗算項群「γ3j 」と、これをくくり出して残った乗算項群「δ3j 」とによって置換した式に対して不定乗数「X」を乗じた乗算式「α1」に置き換えられるように、乗算式「α0」から乗算式「α1」を求め、この乗算式「α1」の乗算を行うように構成する。ここで、「α1」中の加算符号を加算器に、乗算符号をシフト回路にそれぞれ対応させて配置した構成とし、最終段に定乗数「M」の符号に合わせる符号変換部105を設ける。

目的

本発明は、上記事情に鑑みてなされたもので、加算器の個数及び規模を削減することができ、回路構成の小型化、低消費電流化及び演算の高速化を実現可能とする定数乗算器、この定数乗算器を用いたディジタル係数演算装置及びディジタルフィルタ装置を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

正若しくは負の数であるnビット(nは正の整数)の定乗数Mとmビット(mは正の整数)の不定乗数Xとの乗算を行う定数乗算器であって、前記定乗数Mの絶対値を2のべき乗項に展開した2のべき乗式α0中に、ある三つの2のべき乗項からなる加算項群を含む乗算項群β3j (jは正の整数)が存在する場合、これらの乗算項群β3j から共通項である乗算項群γ3j をくくり出した後、残りの乗算項群δ3j と前記乗算項群γ3j とを掛け合わせ、この結果得られた式によって前記2のべき乗式α0を置換し、この置換した式に対して前記不定乗数Xを乗じることにより得られる定乗数Mと不定乗数Xとの乗算式α1の乗算を行うように構成されており、前記乗算式α1中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えたことを特徴とする定数乗算器。

請求項2

前記定乗数Mと不定乗数Xとの乗算式α1中に含まれる乗算項群δ3j において、さらに共通する2のべき乗項である共通べき乗項ε3j をくくり出し、残りの乗算項群ζ3j と前記共通べき乗項ε3j とを掛け合わせ、この結果得られた式によって前記乗算式α1を置換した定乗数Mと不定乗数Xとの乗算式α2の乗算を行うように構成されており、前記乗算式α2中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えたことを特徴とする請求項1に記載の定数乗算器。

請求項3

前記定乗数Mの2のべき乗式α0において共通項をくくり出して置換した乗算式α2に対して、さらに前記乗算項群β3j が存在しなくなるまで共通項でくくり出す手法をs回(sは正の整数)繰り返し行い、この結果得られた式によって前記乗算式α2を置換した定乗数Mと不定乗数Xとの乗算式α2s の乗算を行うように構成されており、前記乗算式α2s 中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えたことを特徴とする請求項2に記載の定数乗算器。

請求項4

前記定乗数Mの絶対値を2のべき乗項に展開した2のべき乗式α0中に、ある二つの2のべき乗項からなる加算項群を含む乗算項群β2j が存在する場合、これらの乗算項群β2j から共通項である乗算項群γ2j をくくり出した後、残りの乗算項群δ2j と前記乗算項群γ2j とを掛け合わせ、この結果得られた式によって前記2のべき乗式α0を置換し、この置換した式に対して前記不定乗数Xを乗じることにより得られる定乗数Mと不定乗数Xとの乗算式η1の乗算を行うように構成されており、前記乗算式η1中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えたことを特徴とする請求項1〜3のいずれかに記載の定数乗算器。

請求項5

前記定乗数Mと不定乗数Xとの乗算式η1中に含まれる乗算項群δ2j において、さらに共通する2のべき乗項である共通べき乗項ε2j をくくり出し、残りの乗算項群ζ2j と前記共通べき乗項ε2j とを掛け合わせ、この結果得られた式によって前記乗算式η1を置換した定乗数Mと不定乗数Xとの乗算式η2の乗算を行うように構成されており、前記乗算式η2中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えたことを特徴とする請求項4に記載の定数乗算器。

請求項6

前記定乗数Mの2のべき乗式α0において共通項をくくり出して置換した乗算式η2に対して、さらに前記乗算項群β2j が存在しなくなるまで共通項でくくり出す手法をu回(uは正の整数)繰り返し行い、この結果得られた式によって前記乗算式η2を置換した定乗数Mと不定乗数Xとの乗算式η2u の乗算を行うように構成されており、前記乗算式η2u 中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えたことを特徴とする請求項5に記載の定数乗算器。

請求項7

複数の遅延回路を備えた遅延回路群と、この遅延回路群の各遅延回路からの出力を入力して乗算を行う複数の係数乗算器を設けた係数乗算器群と、この係数乗算器群の各係数乗算器からの出力を加算する複数の加算器を設けた加算器群とを備えたディジタルフィルタ装置であって、前記係数乗算器として、請求項1〜6のいずれか1項に記載の定数乗算器を用いたことを特徴とするディジタルフィルタ装置。

請求項8

正若しくは負の数であるnビットの定乗数Mとmビットの不定乗数Xとの乗算を行う係数乗算部を有するディジタル係数演算装置であって、前記係数乗算部に設ける定数乗算器として、請求項1〜6のいずれか1項に記載の定数乗算器を用いたことを特徴とするディジタル係数演算装置。

請求項9

送信データ変調処理するデータ変調部と、前記変調処理された送信データに対してフィルタ処理を行うディジタルフィルタとを備え、データ送信を行う送信機装置であって、前記ディジタルフィルタの一部を構成する係数乗算器として、請求項1〜6のいずれか1項に記載の定数乗算器を用いたことを特徴とする送信機装置。

請求項10

送信データを変調処理するデータ変調部と、前記変調処理された送信データに対してフィルタ処理を行うディジタルフィルタとを備えてなる送信部を有し、無線信号によるデータ通信を行う無線通信装置であって、前記ディジタルフィルタの一部を構成する係数乗算器として、請求項1〜6のいずれか1項に記載の定数乗算器を用いたことを特徴とする無線通信装置。

技術分野

0001

本発明は、ディジタル演算装置に用いられ、定数不定数との乗算を行う定数乗算器、この定数乗算器を用いたディジタル係数演算装置及びディジタルフィルタ装置に関する。

背景技術

0002

ディジタル演算装置におけるディジタルフィルタなどでは、定数乗算器として例えば図11に示すような構成が一般に用いられる。この定数乗算器1200は、シフト回路1202〜1212からなるシフト回路群1200Aと、加算器1213〜1222からなる加算器群1200Bと、加算器1222と、符号変換部1223とを備えて構成される。

0003

ここで、乗算する2つの数について具体的に説明する。例えば図12に示すように、被乗数である「一方の数」を、絶対値をnビットビット列2進数表現した定乗数「M」、すなわち、
「M」=10…0110…0101010…
…0110…0101010…0
……(12A)
とし、また、乗数である「他方の数」を、mビット不定乗数「X」として、これらを定数乗算器1200で乗算する場合について考えてみる。

0004

この定数乗算器1200では、定乗数「M」の絶対値を2進数表現したビット列(12A)において、不定数入力端1201より入力されるmビットの不定乗数「X」が、最初に「1」になるビット桁まで全てシフトするシフト回路1202に入力される。さらに、このシフト回路1202の出力が、次に「1」になるビット桁までシフトするシフト回路1203に入力され、これが残りの「1」になるビット桁に対してそれぞれシフトするシフト回路1204、1205、…、1212に順次入力される。

0005

また、これらのシフト回路1202、1203、…、1212の出力は、加算項として加算器1213〜1221へ入力され、これらの出力が、最後に、加算器1222へ入力される。そして、この加算器1222の出力が定乗数「M」と不定乗数「X」との絶対値の乗算結果となり、この加算器1222の出力が符号変換部1223に入力される。最後に、この符号変換部1223で定乗数「M」の符号が乗じられ、その出力が不定乗数「X」と定乗数「M」とを乗算した結果となって乗算出力端1224から出力される。

発明が解決しようとする課題

0006

しかしながら、上述したような従来の定数乗算器では、図11及び図12に示したように、定乗数「M」の絶対値を2進数表現したビット列に、「1」が存在するビット桁まで不定数「X」をシフトし、その全てを加算項とした加算器回路を設けなければならない。つまり、例えば、ビット列に「1」が多く存在すればするほど、加算器回路の規模が増大するため、定数乗算器の改良目標として挙げられる回路構成の小型化、消費電流の低減化、演算速度高速化が実現困難になっている。

0007

本発明は、上記事情に鑑みてなされたもので、加算器の個数及び規模を削減することができ、回路構成の小型化、低消費電流化及び演算の高速化を実現可能とする定数乗算器、この定数乗算器を用いたディジタル係数演算装置及びディジタルフィルタ装置を提供することを目的とする。

課題を解決するための手段

0008

本発明による定数乗算器は、正若しくは負の数であるnビット(nは正の整数)の定乗数Mとmビット(mは正の整数)の不定乗数Xとの乗算を行う定数乗算器であって、前記定乗数Mの絶対値を2のべき乗項に展開した2のべき乗式α0中に、ある三つの2のべき乗項からなる加算項群を含む乗算項群β3j (jは正の整数)が存在する場合、これらの乗算項群β3j から共通項である乗算項群γ3j をくくり出した後、残りの乗算項群δ3j と前記乗算項群γ3j とを掛け合わせ、この結果得られた式によって前記2のべき乗式α0を置換し、この置換した式に対して前記不定乗数Xを乗じることにより得られる定乗数Mと不定乗数Xとの乗算式α1の乗算を行うように構成されており、前記乗算式α1中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えたことを特徴とする。

0009

また、上記の定数乗算器において、前記定乗数Mと不定乗数Xとの乗算式α1中に含まれる乗算項群δ3j において、さらに共通する2のべき乗項である共通べき乗項ε3j をくくり出し、残りの乗算項群ζ3j と前記共通べき乗項ε3jとを掛け合わせ、この結果得られた式によって前記乗算式α1を置換した定乗数Mと不定乗数Xとの乗算式α2の乗算を行うように構成されており、前記乗算式α2中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えた構成とすることもできる。

0010

また、上記の定数乗算器において、前記定乗数Mの2のべき乗式α0において共通項をくくり出して置換した乗算式α2に対して、さらに前記乗算項群β3jが存在しなくなるまで共通項でくくり出す手法をs回(sは正の整数)繰り返し行い、この結果得られた式によって前記乗算式α2を置換した定乗数Mと不定乗数Xとの乗算式α2s の乗算を行うように構成されており、前記乗算式α2s 中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えた構成とすることもできる。

0011

また、上記いずれかの定数乗算器において、前記定乗数Mの絶対値を2のべき乗項に展開した2のべき乗式α0中に、ある二つの2のべき乗項からなる加算項群を含む乗算項群β2j が存在する場合、これらの乗算項群β2j から共通項である乗算項群γ2j をくくり出した後、残りの乗算項群δ2j と前記乗算項群γ2j とを掛け合わせ、この結果得られた式によって前記2のべき乗式α0を置換し、この置換した式に対して前記不定乗数Xを乗じることにより得られる定乗数Mと不定乗数Xとの乗算式η1の乗算を行うように構成されており、前記乗算式η1中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えた構成とすることもできる。

0012

また、上記の定数乗算器において、前記定乗数Mと不定乗数Xとの乗算式η1中に含まれる乗算項群δ2j において、さらに共通する2のべき乗項である共通べき乗項ε2j をくくり出し、残りの乗算項群ζ2j と前記共通べき乗項ε2jとを掛け合わせ、この結果得られた式によって前記乗算式η1を置換した定乗数Mと不定乗数Xとの乗算式η2の乗算を行うように構成されており、前記乗算式η2中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えた構成とすることもできる。

0013

また、上記の定数乗算器において、前記定乗数Mの2のべき乗式α0において共通項をくくり出して置換した乗算式η2に対して、さらに前記乗算項群β2jが存在しなくなるまで共通項でくくり出す手法をu回(uは正の整数)繰り返し行い、この結果得られた式によって前記乗算式η2を置換した定乗数Mと不定乗数Xとの乗算式η2u の乗算を行うように構成されており、前記乗算式η2u 中の加算符号を加算器に、乗算符号をシフト回路に、それぞれ対応させて配置構成するとともに、最終段において前記定乗数Mの符号に合わせる符号変換部を備えた構成とすることもできる。

0014

本発明のディジタルフィルタ装置は、複数の遅延回路を備えた遅延回路群と、この遅延回路群の各遅延回路からの出力を入力して乗算を行う複数の係数乗算器を設けた係数乗算器群と、この係数乗算器群の各係数乗算器からの出力を加算する複数の加算器を設けた加算器群とを備えたディジタルフィルタ装置であって、前記係数乗算器として、上記のいずれかの定数乗算器を用いたことを特徴とする。

0015

本発明のディジタル係数演算装置は、正若しくは負の数であるnビットの定乗数Mとmビットの不定乗数Xとの乗算を行う係数乗算部を有するディジタル係数演算装置であって、前記係数乗算部に設ける定数乗算器として、上記のいずれかの定数乗算器を用いたことを特徴とする。

0016

本発明の送信機装置は、送信データ変調処理するデータ変調部と、前記変調処理された送信データに対してフィルタ処理を行うディジタルフィルタとを備え、データ送信を行う送信機装置であって、前記ディジタルフィルタの一部を構成する係数乗算器として、上記のいずれかの定数乗算器を用いたことを特徴とする。

0017

本発明の無線通信装置は、送信データを変調処理するデータ変調部と、前記変調処理された送信データに対してフィルタ処理を行うディジタルフィルタとを備えてなる送信部を有し、無線信号によるデータ通信を行う無線通信装置であって、前記ディジタルフィルタの一部を構成する係数乗算器として、上記のいずれかの定数乗算器を用いたことを特徴とする。この無線通信装置は、例えば、移動体通信システムにおける移動局装置又は基地局装置として用いられる。

0018

上記のように定数乗算器を構成することにより、置換した乗算式の加算符号が減少するため、これに対応する加算器の個数を削減することが可能となり、定数乗算器の回路規模縮小でき、小型化、低消費電力化演算処理の高速化を図れる。

発明を実施するための最良の形態

0019

以下、図面を参照して本発明の実施の形態を説明する。

0020

[第1実施形態]図1は本発明の第1実施形態に係る定数乗算器の構成を示すブロック図である。

0021

第1実施形態の定数乗算器1は、乗算項群乗算部101と、シフト回路群102と、加算器群103と、加算器104と、符号変換部105とを備えており、以下に示す正若しくは負の数であるnビット(nは正の整数)の定乗数「M」とmビット(mは正の整数)の不定乗数「X」との乗算式「α1」についての乗算を行う構成となっている。

0022

本実施形態では、定乗数「M」の絶対値が、次に示す定乗数「M」の2のべき乗式「α0」で表すことができる場合を例示する。
|M|=α0
=2n-1+ψ0+2k+4+t+2k+2+t+2k+t
+2k+4+2k+2+2k+2h+1+r+2h+r
+2h+1+2h ……(1A)
(ただし、「ψ0」は2のべき乗項群、n,k,t,h,rは正の整数(以下同様))

0023

なお、定乗数「M」の2のべき乗式「α0」中の3つの2のべき乗項からなる加算項群「2k+4+2k+2+2k」は、「2t」を掛けると「2k+4+t+2k+2+t+2k+t」となる関係にあるから、定乗数「M」の2のべき乗式「α0」に、不定乗数「X」を乗じたもの、つまり定乗数「M」と不定乗数「X」との乗算式「α1」は、次式のように表すことができる。
α1=(2n-1+ψ0+2h+1+r+2h+r
+2h+1+2h)・X+β3j ・X ……(1B)
(jは正の整数、「・」は乗算子を表すものとする(以下同様))

0024

ただし、定乗数「M」と不定乗数「X」の乗算式「α1」中の乗算項群「β3j 」は、
β3j =γ3j ・δ3j ……(1C)
である。なお、乗算項群「γ3j 」及び乗算項群「δ3j 」は、それぞれ、
γ3j =(24+22+1) ……(1D)
δ3j =(2k+t+2k) ……(1E)
である。

0025

乗算項群乗算部101は、第1乗算項群乗算部106と第2乗算項群乗算部107とから構成されている。このうち、第1乗算項群乗算部106は、乗算式「α1」中に存在する乗算項群「γ3j 」を乗算するためのものであり、シフト回路108,109、加算器110,111を備えている。一方、第2乗算項群乗算部107は、乗算式「α1」中に存在する乗算項群「δ3j 」を乗算するためのものであり、シフト回路112,113、加算器114を備えている。

0026

シフト回路群102は、乗算式「α1」中に存在する「(2n-1+ψ0+2h+1+r+2h+r+2h+1+2h)・X」項群内の各項を個別に生成するためのものであり、複数のシフト回路115,116,117,118,…,119を備えている。加算器群103は、シフト回路群102の各シフト回路からの出力を加算して一つの項群式を生成するためのものであり、複数の加算器120,121,122,…,123を備えている。

0027

次に、第1実施形態における定数乗算器の動作について説明する。まず、被乗数である不定乗数「X」が入力端124より入力され、定乗数「M」と不定乗数「X」の乗算式「α1」に存在する乗算項群を乗算するために、乗算項群乗算部101に入力される。ここで最初に、乗算項群「β3j 」中に存在する乗算項群「γ3j 」を乗算するために、この不定乗数「X」が第1乗算項群乗算部106に入力される。そして、この第1乗算項群乗算部106に入力された不定乗数「X」は、そのまま乗算項群「γ3j 」に存在する「+1」の項となり、加算器110の入力となる。

0028

次に、不定乗数「X」をシフト回路108へ入力すると、このシフト回路108の出力が乗算項群「γ3j 」に存在する「+22」の項となり、加算器110へ入力される。そして、この加算器110の出力が「(+22+1)・X」となる。

0029

一方、シフト回路108の出力はシフト回路109へ入力され、このシフト回路109の出力が乗算項群「γ3j 」に存在する「+24」の項となって、加算器111へ入力される。

0030

先の加算器110で算出した出力結果「(+22+1)・X」と、シフト回路109の出力結果「+24・X」とを加算器111へ入力すると、この加算器111での出力結果として乗算項群「γ3j 」と不定乗数「X」との乗算式が得られる。これにより、不定乗数「X」に対する乗算項群「γ3j 」の乗算が完了する。

0031

次に、乗算項群「δ3j 」を乗算するために、加算器111の出力、つまり第1乗算項群乗算部106の出力を、第2乗算項群乗算部107へ入力する。

0032

第2乗算項群乗算部107の入力を、シフト回路112の入力とすると、シフト回路112の出力が乗算項群「δ3j 」に存在する「+2k」項となり、このシフト回路112の出力が加算器114の入力及びシフト回路113の入力となっている。そして、シフト回路113の出力が「+2k+t」となり、シフト回路112の出力「+2k」とシフト回路113の出力「+2k+t」とが加算器114に入力される。そして、この加算器114の出力が「γ3j ・δ3j ・X」となり、ここまでで不定乗数「X」に対する乗算項群「γ3j 」及び乗算項群「δ3j 」の乗算が完了する。

0033

次に、定乗数「M」の2のべき乗式「α1」中に存在する「(2n-1+ψ0+2h+1+i+2h+i+2h+1+2h)・X」項群を生成するために、入力端124より入力された被乗数である不定乗数「X」をシフト回路群102の入力とする。そして、シフト回路群102の各シフト回路115,116,117,118,…,119の出力が、それぞれ「2n-1・X」、「ψ0・X」、「2h+1+i・X」、「2h+i・X」、「2h+1・X」、「2h・Xと」なり、加算器群103へ入力される。その結果、加算器群103の各加算器120,121,122,…での加算の結果、最終的に、加算器123からの出力が、「(2n-1+ψ0+2h+1+i+2h+i+2h+1+2h)・X」となる。

0034

最後に、第2乗算項群乗算部107の出力「γ3j ・δ3j ・X」と加算器群103の出力「(2n-1+ψ0+2h+1+i+2h+i+2h+1+2h)・X」を加算器104の入力とすると、この加算器104の出力が不定乗数「X」と定乗数「M」の絶対値との乗算結果、つまり定乗数「M」と不定乗数「X」との乗算式中の「α1」となる。この加算器群104の出力が符号変換部105に入力され、符号変換部105において定乗数「M」の符号が乗じられて、乗算出力端125から不定乗数「X」と定乗数「M」との乗算結果として出力される。

0035

従って、この第1実施形態の定数乗算器では、定乗数「M」の2のべき乗式「α0」において、加算項群(乗算項群「β3j 」)から共通項である加算項群(乗算項群「γ3j 」)をくくり出す(すなわち、因数分解を行う)ことにより、加算符号の数を削減することができ、この結果算出される不定乗数「X」との乗算式「α1」において、加算符号を加算器で、2のべき乗を掛けている乗算符号をシフト回路で置き換えた構成をとることによって、従来の定数乗算器に比べて加算器の個数を削減することができる。例えば図11に示した従来例と比較して、加算器の個数を3つ削減できる。これによって、定数乗算器の回路規模を縮小でき、小型化、低消費電力化、演算処理の高速化を図ることが可能となる。

0036

[第2実施形態]図2は本発明の第2実施形態に係る定数乗算器の構成を示すブロック図である。

0037

第2実施形態の定数乗算器2は、乗算項群乗算部201と、シフト回路群202と、加算器群203と、加算器204と、符号変換部205とを備えており、第1実施形態と同様の定乗数「M」と不定乗数「X」の乗算式「α1」についての乗算を行う構成となっている。

0038

第1実施形態で述べたように、定乗数「M」と不定乗数「X」との乗算式は(1B)式の「α1」のように表される。第2実施形態では、これを次式のように定乗数「M」の2のべき乗式「α2」として表す。
α2=(2n-1+ψ0+2h+1+r+2h+r
+2h+1+2h)・X+β3j ・X ……(2A)

0039

また、この第2実施形態において、次に示す定乗数「M」と不定乗数「X」の乗算式「α2」中の乗算項群「β3j 」、すなわち、
β3j =γ3j ・δ3j ……(2B)
は、第1実施形態における乗算項群「β3j 」と同じものである。また、この第2実施形態においても、乗算項群「γ3j 」は
γ3j =(24+22+1) ……(2C)
であり、第1実施形態における乗算項群「γ3j 」と同じものである。

0040

一方、乗算項群「δ3j 」は、次に示すように、乗算項群「ζ3j 」式と共通べき乗項「ε3j 」式を用いることにより、
δ3j =ζ3j ・ε3j ……(2D)
で表すことができる。ここで、
ζ3j =(2t+1) ……(2E)
ε3j =2k ……(2F)
である。

0041

乗算項群乗算部201は、第1乗算項群乗算部206と、第2乗算項群乗算部207と、シフト回路208とから構成されている。このうち、第2乗算項群乗算部207は、乗算項群「δ3j 」中に存在する乗算項群「ζ3j 」を乗算するためのものであり、シフト回路209と加算器210とを備えている。一方、シフト回路208は、共通べき乗項「ε3j 」を乗算するものである。

0042

シフト回路群202は、乗算式「α2」中に存在する「(2n-1+ψ0+2h+1+r+2h+r+2h+1+2h)・X」項群内の各項を個別に生成するためのものであり、複数のシフト回路211,212,213,214,…,215を備えている。加算器群203は、シフト回路群202の各シフト回路からの出力を加算して一つの項群式を生成するためのものであり、複数の加算器216,217,218,…,219を備えている。

0043

次に、第2実施形態における定数乗算器の動作について説明する。まず、被乗数である不定乗数「X」が入力端220より入力され、定乗数「M」と不定乗数「X」の乗算式「α2」に存在する乗算項群「β3j 」を乗算するために、乗算項群乗算部201に入力される。

0044

ここで、初めに、乗算項群「β3j 」に存在する乗算項群「γ3j 」を乗算するため、不定乗数「X」が第1乗算項群乗算部206に入力され、第1乗算項群乗算部206の出力が「γ3j ・X」となる。この時点で、不定乗数「X」に対する乗算項群「γ3j 」の乗算が完了する。

0045

次いで、乗算項群「ζ3j 」を乗算するため、第1乗算項群乗算部206の出力を第2乗算項群乗算部207に入力すると、これがそのまま乗算項群「ζ3j」に存在する「+1」項となり、加算器210の入力となる。次に、第1乗算項群乗算部206の出力をシフト回路209に入力すると、このシフト回路209の出力が乗算項群「ζ3j 」に存在する「+2t」項となり、加算器210の入力となる。従って、加算器210の出力、つまり第2乗算項群乗算部207の出力が、「γ3j ・(2t+1)・X」となる。この時点で、不定乗数「X」に対する乗算項群「ζ3j 」の乗算が完了する。

0046

そして、乗算項群「ε3j 」を乗算するため、第2乗算項群乗算部207の出力をシフト回路208へ入力すると、シフト回路208の出力が、「γ3j ・ζ3j ・2k・X」となる。この時点で、不定乗数「X」に対する共通べき乗項「ε3j 」の乗算が完了する。

0047

次に、乗算式「α2」に存在する「(2n-1+ψ0+2h+1+i+2h+i+2h+1+2h)・X」項群を生成するため、入力端220より入力された被乗数である不定乗数「X」をシフト回路群202の入力とし、このシフト回路群202の各シフト回路211、212、213、214、…、215の出力が、それぞれ、「2n-1・X」、「ψ0・X」、「2h+1+i・X」、「2h+i・X」、「2h+1・X」、「2h・X」となり、加算器群203へ入力する。その結果、加算器群203の出力が、「(2n-1+ψ0+2h+1+i+2h+i+2h+1+2h)・X」となる。

0048

最後に、乗算項群乗算部201の出力「γ3j ・ζ3j ・ε3j ・X」と、加算器群203の加算器219の出力「(2n-1+ψ0+2h+1+i+2h+i+2h+1+2h)・X」とを加算器204の入力とすると、この加算器204の出力が不定乗数「X」と定乗数「M」の絶対値との乗算結果、つまり定乗数「M」と不定乗数「X」との乗算式中の「α2」となる。そして、この加算器群204の出力が符号変換部205に入力され、符号変換部205において定乗数「M」の符号が乗じられて、乗算出力端221から不定乗数「X」と定乗数「M」との乗算結果として出力される。

0049

従って、この第2実施形態の定数乗算器では、不定乗数「X」との乗算式「α2」に含まれる乗算項群「δ3j 」からさらに共通する2のべき乗項「ε3j 」をくくり出すことにより、加算項の絶対量を削減することができ、この結果算出される不定乗数「X」との乗算式「α2」において、加算符号を加算器で、2のべき乗を掛けている乗算符号をシフト回路で置き換えた構成をとることによって、加算器一つあたりの回路規模を縮小することができる。例えば図1に示した第1実施形態の加算器114に比べて、図2に示した第2実施形態の加算器210の方が入力値ビット数をより削減できるので、回路規模を縮小することができ、さらなる小型化、低消費電力化、演算処理の高速化を図ることが可能となる。

0050

[第3実施形態]図3は本発明の第3実施形態に係る定数乗算器の構成を示すブロック図である。

0051

第3実施形態の定数乗算器3は、乗算項群乗算部301と、シフト回路群302と、加算器群303と、加算器304と、符号変換部305とを備えている。この第3実施形態は、第2実施形態と同様に次式に示す定乗数「M」と不定乗数「X」との乗算式「α2」について乗算を行うものであるが、後述する乗算式「α2s 」に変形可能な場合を例示する。
α2=(2n-1+ψ0+2h+1+r+2h+r
+2h+1+2h)・X+β3j ・X ……(3A)

0052

この乗算式「α2」において、2のべき乗項群「ψ0」が、
ψ0=ψ1+ψ2
=ψ1+(β3s-1 +…+β3j +…+β30 )
に分解される場合、すなわち、ψ2の中に、乗算項群β3j がさらにS個存在する場合は、次式のように定乗数「M」と不定乗数「X」の乗算式「α2s 」で表すことができる。
α2s =(2n-1+ψ0+2h+1+r+2h+r
+2h+1+2h)・X+β3j ・X
=(2n-1+ψ1+2h+1+r+2h+r
+2h+1+2h)・X
+(β3s-1 +…+β3j +…+β30 )・X
……(3B)
(ただし、「ψ1」は2のべき乗項群、sは正の整数(以下同様))

0053

従って、この第3実施形態に係る定数乗算器3では、この乗算式「α2s 」に基づいて乗算を行う構成となっている。

0054

乗算項群乗算部301は、乗算式「α2s 」中に存在する乗算項群「β30 」を乗算する乗算項群乗算部306、…、乗算式「α2s 」に存在する乗算項群「β3j 」を乗算する乗算項群乗算部307、…、乗算式「α2s 」に存在する乗算項群「β3s-1 」を乗算する乗算項群乗算部308と、これらの出力を加算する加算器309とを備えている。

0055

シフト回路群302は、乗算式「α2s 」中に存在する「(2n-1+ψ1+2h+1+r+2h+r+2h+1+2h)・X」項群内の各項を個別に生成するためのものであり、複数のシフト回路310,311,312,313,…,314を備えている。加算器群303は、シフト回路群302の各シフト回路からの出力を加算して一つの項群式にまとめるためのものであり、複数の加算器315,316,317,…,318を備えている。

0056

次に、第3実施形態における定数乗算器の動作について説明する。まず、被乗数である不定乗数「X」が、入力端319から入力される。すなわち、定乗数「M」と不定乗数「X」の乗算式「α2s 」に存在する乗算項群「β30 」を乗算するため、不定乗数「X」を乗算項群乗算部306に入力すると、この乗算項群乗算部306の出力が「β30 ・X」となり、加算器309に入力される。

0057

また、例えば、定乗数「M」と不定乗数「X」の乗算式「α2s 」に存在する乗算項群「β3j 」を乗算するため、不定乗数「X」を乗算項群乗算部307に入力する。そして、この乗算項群乗算部307の出力が「β3j ・X」となり、加算器309に入力される。

0058

さらに、定乗数「M」と不定乗数「X」の乗算式「α2s 」に存在する乗算項群「β3s-1 」を乗算するため、不定乗数「X」を乗算項群乗算部308に入力する。そして、この乗算項群乗算部308の出力が「β3s-1 ・X」となり、加算器309に入力される。

0059

このようにして、上記の乗算項群乗算部306〜308からの出力が加算器309に入力され、その結果、加算器309の出力が「(β3s-1 +…+β3j +…+β30 )・X」となる。

0060

次に、乗算式「α2s 」に存在する「(2n-1+ψ1+2h+1+r+2h+r+2h+1+2h)・X」項群内の各項を個別に生成するため、入力端319より入力された被乗数である不定乗数「X」をシフト回路群302に入力する。このシフト回路群302の各シフト回路からは、「2n-1・X」、「ψ1・X」、「2h+1+r・X」、「2h+r・X」、「2h+1・X」、「2h・X」がそれぞれ出力される。従って、これらの出力を加算器群303へ入力すると、その結果、加算器群303の出力が、「(2n-1+ψ1+2h+1+r+2h+r+2h+1+2h)・X」となる。

0061

最後に、加算器309の出力と加算器群303の出力とを加算器304へ入力することにより、この加算器304からは不定乗数「X」と定乗数「M」の絶対値との乗算結果である乗算式「α2s 」が出力されることとなる。そして、この加算器304の出力が符号変換部305に入力され、符号変換部305において定乗数「M」の符号が乗じられて、乗算出力端320から不定乗数「X」と定乗数「M」との乗算結果として出力される。

0062

この第3実施形態の定数乗算器では、定乗数「M」と不定乗数「X」との乗算式「α2」に対して、第1及び第2実施形態で示したような2のべき乗項「ψ0」から乗算項群「β3j 」による共通項のくくり出し手法をs回繰り返し、加算符号を加算器で、2のべき乗を掛けている乗算符号をシフト回路で置き換えた構成をとることによって、さらに加算器の個数、規模を削減することができる。これによって、定数乗算器のさらなる小型化、低消費電力化、演算処理の高速化を図ることが可能となる。

0063

[第4実施形態]図4は本発明の第4実施形態に係る定数乗算器の構成を示すブロック図である。

0064

上記の第1〜第3実施形態では、2のべき乗式からくくり出す共通項が三項加算となる乗算項群「γ3j 」の場合を例示したが、以下の第4〜第6実施形態では、共通項が二項加算となる乗算項群「γ2j 」を有する場合の例を示す。

0065

第4実施形態の定数乗算器4は、第1乗算項群乗算部401と、第2乗算項群乗算部402と、シフト回路群403と、加算器群404と、加算器405と、符号変換部406とを備えている。この第4実施形態においても、乗算式として次式で表すような第3実施形態と同様の「α2s 」を用いるものとする。
α2s =(2n-1+ψ1+2h+1+r+2h+r+2h+1+2h)・X
+(β3s-1 +…+β3j +…+β30 )・X
……(4A)

0066

この乗算式「α2s 」中の2つのべき乗項からなる加算項群「2h+1+2h」が、「2r」を掛けると「2h+1+r+2h+r」となる関係にあるので、乗算式「α2s」は次の乗算式「η1」に書換えることができる。
α2s =η1
=(2n-1+ψ1)・X+β2j ・X
+(β3s-1 +…+β3j +…+β30 )・X ……(4B)
ここで、
β2j =γ2j ・δ2j ……(4C)
γ2j =(21+1) ……(4D)
δ2j =(2h+r+2h) ……(4E)
である。

0067

従って、この第4実施形態に係る定数乗算器4では、この乗算式「η1」についての乗算を行う構成となっている。

0068

第1乗算項群乗算部401は、乗算式「η1」に存在する乗算項群「β3j 」(j=0,…,s−1)を乗算するものであり、「β30 」を乗算する乗算項群乗算部407、…、「β3j 」を乗算する乗算項群乗算部408、…、「β3s-1 」を乗算する乗算項群乗算部409と、これらの出力を加算する加算器410とを備えている。

0069

第2乗算項群乗算部402は、乗算式「η1」に存在する乗算項群「β2j 」を乗算するものであり、この乗算項群「β2j 」に含まれる乗算項群「γ2j 」を乗算するための乗算項群乗算部411と、同乗算項群「β2j 」に含まれる乗算項群「δ2j 」を乗算するための乗算項群乗算部412とを備えている。乗算項群乗算部411は、シフト回路413と、加算器414とを備えて構成される。一方、乗算項群乗算部412は、2つのシフト回路415,416と、加算器417とを備えて構成される。

0070

シフト回路群403は、乗算式「η1」中に存在する「(2n-1+ψ1)・X」項を生成するためのものであり、複数のシフト回路418,…,419を備えている。加算器群404は、シフト回路群403の各シフト回路418,…,419の出力を加算する複数の加算器で構成されており、最終的には加算器420によって一つの乗算項群、すなわち、「(2n-1+ψ1)・X」を生成するようになっている。

0071

次に、第4実施形態における定数乗算器の動作について説明する。まず、被乗数である不定乗数「X」が入力端421から入力され、乗算式「η1」中に存在する乗算項群「β3j 」を乗算するための第1乗算項群乗算部401に入力される。そして、不定乗数「X」がこの第1乗算項群乗算部401の各乗算項群乗算部407,…,409でそれぞれ乗算され、これらの出力を加算した加算器410からは、乗算項群「(β3s-1 +…+β3j +…+β30 )・X」が出力される。

0072

次に、乗算式「η1」中に存在する乗算項群「β2j 」を乗算するため、不定乗数「X」を第2乗算項群乗算部402に入力する。ここで、初めに、この乗算項群「β2j 」中に存在する乗算項群「γ2j 」を乗算するために、不定乗数「X」が乗算項群乗算部411へ入力される。この乗算項群乗算部411へ入力された不定乗数「X」は、そのまま乗算項群「γ2j 」中に存在する「+1」項となり、加算器414に入力される。

0073

そして、不定乗数「X」をシフト回路413に入力すると、このシフト回路413の出力が乗算項群「γ2j 」中に存在する「+21」項となり、加算器414に入力される。その結果、加算器414からは「(21+1)・X」が出力される。すなわち、この加算器414からの出力が「γ2j ・X」となり、これによって不定乗数「X」に対する乗算項群「γ2j 」の乗算が完了する。

0074

さらに、乗算項群「β2j 」中に存在する乗算項群「δ2j 」を乗算するため、加算器414の出力、つまり乗算項群乗算部411の出力が乗算項群乗算部412に入力される。この乗算項群乗算部412では、加算器414の出力がシフト回路415に入力され、このシフト回路415の出力が乗算項群「δ2j 」中に存在する「+2h」項となり、加算器417に入力されるとともにシフト回路416に入力される。

0075

そして、シフト回路416の出力が「+2h+r」項となり、このシフト回路416の出力「+2h+r」項と先に求めたシフト回路415からの出力「+2h」項とが加算器417へ出力される。その結果、これらを入力とする加算器417の出力が、「γ2j ・δ2j ・X」となり、これによって不定乗数「X」に対する乗算項群「γ2j 」及び「δ2j 」の乗算が完了する。

0076

次に、乗算式「η1」中に存在する乗算項群「(2n-1+ψ1)・X」を生成するため、入力端421から入力された被乗数である不定乗数「X」をシフト回路群403に入力する。このシフト回路群403において、構成要素である各シフト回路418,…,419からは、それぞれ「ψ1・X」,…,「2n-1・X」が出力される。従って、これらの出力を加算器群404へ入力すると、その結果、加算器群404からの出力が、「(2n-1+ψ1)・X」となる。

0077

最後に、第1乗算項群乗算部401の出力「(β3s-1 +…+β3j +…+β30 )・X」、第2乗算項群乗算部402の出力「γ2j ・δ2j ・X」及び加算器群404の出力「(2n-1+ψ1)・X」を加算器405に入力して加算する。これにより、加算器405からは不定乗数「X」と定乗数「M」の絶対値との乗算結果、つまり乗算式「η1」が出力されることとなる。そして、この加算器405の出力が符号変換部406に入力され、符号変換部406において定乗数「M」の符号が乗じられて、乗算出力端422から不定乗数「X」と定乗数「M」との乗算結果として出力される。

0078

この第4実施形態の定数乗算器では、不定乗数「X」との乗算式「α2s 」において、第1〜第3実施形態と同様に、加算項群(乗算項群「β2j 」)から共通項である加算項群(乗算項群「γ2j 」)をくくり出すことにより、加算符号の数を削減することができ、この結果算出される不定乗数「X」との乗算式「η1」において、加算符号を加算器で、2のべき乗を掛けている乗算符号をシフト回路で置き換えた構成をとることによって、さらに加算器の個数を削減することができる。例えば図3に示した第3実施形態と比較して、加算器の個数を1つ削減でき、回路規模を縮小できるため、さらなる定数乗算器の小型化、低消費電力化、演算処理の高速化を図ることが可能となる。

0079

[第5実施形態]図5は本発明の第5実施形態に係る定数乗算器の構成を示すブロック図である。

0080

第5実施形態の定数乗算器5は、第1乗算項群乗算部501と、第2乗算項群乗算部502と、シフト回路群503と、加算器群504と、加算器505と、符号変換部506とを備えている。

0081

第5実施形態では、定乗数「M」と不定乗数「X」との乗算式として、第4実施形態の乗算式「η1」と同様のものが用いられるが、ここでは次式の乗算式「η2」として表す。
η2=(2n-1+ψ1)・X+β2j ・X
+(β3s-1 +…+β3j +…+β30 )・X ……(5A)
ただし、第4実施形態から、
β2j =γ2j ・δ2j ……(5B)
γ2j =(21+1) ……(5C)
である。

0082

ここで、乗算項群「δ2j 」は、共通する2のべき乗項「2h」を有しているので、この2のべき乗項「2h」を「ε2j 」とすると、乗算項群「δ2j 」は、次式のように共通べき乗項「ε2j 」と乗算項群「ζ2j 」との積で表すことができる。
ID=000003HE=010 WI=080 LX=0200 LY=1150
ただし、
ζ2j =(2r+1) ……(5E)
ε2j =2h ……(5F)

0083

従って、第4実施形態で示した式を含めたこれらの各式、すなわち、「η2」,「β2j 」,「γ2j 」,「δ2j 」,「ζ2j 」,「ε2j 」に基づいて、第5実施形態の定数乗算器5を構成することができる。

0084

第1乗算項群乗算部501は、定乗数「M」と不定乗数「X」との乗算式「η2」に存在する乗算項群「β3j 」を乗算するものであり、「β30 」を乗算する乗算項群乗算部507、…、「β3j 」を乗算する乗算項群乗算部508、…、「β3s-1 」を乗算する乗算項群乗算部509と、これらの出力を加算する加算器510とを備えている。

0085

第2乗算項群乗算部502は、乗算式「η1」に存在する乗算項群「β2j 」を乗算するものであり、この乗算項群「β2j 」に含まれる乗算項群「γ2j 」を乗算するための乗算項群乗算部511と、同乗算項群「β2j 」に含まれる乗算項群「δ2j 」を乗算するための乗算項群乗算部512と、シフト回路515とを備えている。乗算項群乗算部512は、シフト回路513と、加算器514とを備えて構成される。

0086

シフト回路群503は、乗算式「η2」中に存在する「(2n-1+ψ1)・X」項を生成するためのものであり、複数のシフト回路516,…,517を備えている。加算器群504は、シフト回路群503の各シフト回路516,…,517の出力を加算する複数の加算器で構成されており、最終的には加算器518によって一つの乗算項群、すなわち、「(2n-1+ψ1)・X」を生成するようになっている。

0087

次に、第5実施形態における定数乗算器の動作について説明する。まず、被乗数である不定乗数「X」が入力端519から入力され、乗算式「η2」中に存在する乗算項群「β3j 」を乗算するための第1乗算項群乗算部501に入力される。そして、不定乗数「X」がこの第1乗算項群乗算部501の各乗算項群乗算部507,…,509でそれぞれ乗算され、これらの出力を加算した加算器510からは、乗算項群「(β3s-1 +…+β3j +…+β30 )・X」が出力される。

0088

次に、乗算式「η2」中に存在する乗算項群「β2j 」を乗算するため、不定乗数「X」を第2乗算項群乗算部502に入力する。ここで、初めに、この乗算項群「β2j 」中に存在する乗算項群「γ2j 」(すなわち、「21+1」)を乗算するために、不定乗数「X」が乗算項群乗算部511へ入力される。そして、この乗算項群乗算部511において、不定乗数「X」に「γ2j 」が乗算されて「γ2j ・X」が出力される。これによって、不定乗数「X」に対する乗算項群「γ2j 」の乗算が完了する。

0089

次に、乗算項群「β2j 」中に存在するもう一方の乗算項群「δ2j 」を乗算する。この乗算項群「δ2j 」は、乗算項群「ζ2j 」(すなわち、「2r+1」)と2のべき乗項「ε2j 」(すなわち、「2h」)とを乗算したものであるから、初めに、乗算項群乗算部511の出力に乗算項群「ζ2j 」を乗算する。

0090

このとき、乗算項群乗算部511の出力「γ2j ・X」を乗算項群乗算部512へ入力すると、これがそのまま乗算項群「ζ2j 」中に存在する「+1」項となり、加算器514に入力される。また、乗算項群乗算部511の出力「γ2j・X」は乗算項群乗算部512のシフト回路513にも入力され、このシフト回路513では乗算項群「ζ2j 」中に存在する「+2r」項が乗算され、この出力が加算器514に入力される。そして、加算器514で入力された「γ2j ・X・2r」と「γ2j ・X・1」とが加算されて出力される。つまり、乗算項群乗算部512からの出力が、「γ2j ・(2r+1)・X」となる。これにより、不定乗数「X」に対する乗算項群「γ2j 」及び乗算項群「ζ2j 」の乗算が完了する。

0091

さらに、2の共通べき乗項「ε2j 」を乗算するため、乗算項群乗算部512の出力がシフト回路515に入力され、このシフト回路515からの出力が「γ2j ・ζ2j ・ε2j ・X」となる。これによって、不定乗数「X」に対する共通べき乗項「ε2j 」の乗算が完了する。

0092

次に、乗算式「η2」中に存在する乗算項群「(2n-1+ψ1)・X」を生成するため、入力端519から入力された被乗数である不定乗数「X」をシフト回路群503に入力する。このシフト回路群503において、構成要素である各シフト回路516,…,517からは、それぞれ「ψ1・X」,…,「2n-1・X」が出力される。従って、これらの出力を加算器群504に入力すると、その結果、加算器群504からの出力が、「(2n-1+ψ1)・X」となる。

0093

最後に、第1乗算項群乗算部501の出力「(β3s-1 +…+β3j +…+β30 )・X」、第2乗算項群乗算部502の出力「γ2j ・ζ2j ・ε2j ・X」及び加算器群504の出力「(2n-1+ψ1)・X」を加算器505に入力して加算する。これにより、加算器505からは不定乗数「X」と定乗数「M」の絶対値との乗算結果、つまり乗算式「η2」が出力されることとなる。そして、この加算器505の出力が符号変換部506に入力され、符号変換部506において定乗数「M」の符号が乗じられて、乗算出力端520から不定乗数「X」と定乗数「M」との乗算結果として出力される。

0094

この第5実施形態の定数乗算器では、不定乗数「X」との乗算式「η2」に含まれる乗算項群「δ2j 」からさらに共通する2のべき乗項「ε2j 」をくくり出すことにより、加算項の絶対量を削減することができ、この結果算出される不定乗数「X」との乗算式「η2」において、加算符号を加算器で、2のべき乗を掛けている乗算符号をシフト回路で置き換えた構成をとることによって、加算器一つあたりの回路規模を縮小することができる。例えば図4に示した第4実施形態の加算器417に比べて、図5に示した第5実施形態の加算器514の方が入力値のビット数をより削減できるので、回路規模を縮小することができ、さらなる小型化、低消費電力化、演算処理の高速化を図ることが可能となる。

0095

[第6実施形態]図6は本発明の第6実施形態に係る定数乗算器の構成を示すブロック図である。

0096

第6実施形態の定数乗算器6は、第1乗算項群乗算部601と、第2乗算項群乗算部602と、シフト回路群603と、加算器群604と、加算器605と、符号変換部606とを備えている。この第6実施形態は、第5実施形態と同様に次式に示す定乗数「M」と不定乗数「X」との乗算式「η2」について乗算を行うものであるが、後述する乗算式「α2u 」に変形可能な場合を例示する。
η2=(2n-1+ψ1)・X+β2j ・X
+(β3s-1 +…+β3j +…+β30 )・X ……(6A)

0097

この乗算式「η2」において、2のべき乗項群「ψ1」の中に、乗算項群「β2j 」がさらにu個存在する場合は、次式のように定乗数「M」と不定乗数「X」の乗算式「η2u 」で表すことができる。
η2u =(2n-1+ψ2)・X
+(β2u-1 +…+β2j +…+β20 )・X
+(β3s-1 +…+β3j +…+β30 )・X
……(6B)
ここで、
ψ1=ψ2+(β2u-1 +…+β2j +…+β20 ) ……(6C)

0098

従って、この第6実施形態に係る定数乗算器6では、この乗算式「η2u 」に基づいて乗算を行う構成となっている。

0099

第1乗算項群乗算部601は、乗算式「η2u 」中に存在する乗算項群「β3j 」を乗算するものであり、乗算項群「β30 」を乗算する乗算項群乗算部607、…、乗算項群「β3j 」を乗算する乗算項群乗算部608、…、乗算項群「β3s-1 」を乗算する乗算項群乗算部609と、これらの出力を加算する加算器610とを備えている。

0100

第2乗算項群乗算部602は、乗算式「η2u 」中に存在する乗算項群「β2j 」を乗算するものであり、乗算項群「β20 」を乗算する乗算項群乗算部611、…、乗算項群「β2j 」を乗算する乗算項群乗算部612、…、乗算項群「β2u-1 」を乗算する乗算項群乗算部613と、これらの出力を加算する加算器614とを備えている。

0101

シフト回路群603は、乗算式「η2u 」中に存在する「(2n-1+ψ2)・X」項を生成するためのものであり、複数のシフト回路615,…,616を備えている。加算器群604は、シフト回路群603の各シフト回路615,…,616の出力を加算する複数の加算器で構成されており、最終的には加算器617によって一つの乗算項群、すなわち、「(2n-1+ψ2)・X」を生成するようになっている。

0102

次に、第6実施形態における定数乗算器の動作について説明する。まず、被乗数である不定乗数「X」が入力端618から入力され、定乗数「M」と不定乗数「X」との乗算式「η2u 」中に存在する乗算項群「β3j 」を乗算するための第1乗算項群乗算部601に入力される。ここで、第1乗算項群乗算部601の乗算式「η2u 」中に存在する乗算項群「β30 」と乗算するため、不定乗数「X」が乗算項群乗算部607に入力される。そして、この乗算項群乗算部607の出力が「β30 ・X」となり、加算器610に入力される。

0103

また、乗算式「η2u 」中に存在する乗算項群「β3j 」と乗算するため、不定乗数「X」が乗算項群乗算部608に入力される。そして、この乗算項群乗算部608の出力が「β3j ・X」となり、加算器610に入力される。同様に、乗算式「η2u 」中に存在する乗算項群「β3s-1 」と乗算するため、不定乗数「X」が乗算項群乗算部609に入力される。そして、この乗算項群乗算部609の出力が「β3s-1 ・X」となり、加算器610に入力される。この結果、加算器610の出力は、「(β3s-1 +…+β3j +…+β30 )・X」となる。

0104

次に、乗算式「η2u 」中に存在する乗算項群「β2j 」を乗算するため、入力端618より入力された不定乗数「X」を第2乗算項群乗算部602に入力する。ここで、初めに、乗算式「η2u 」中に存在する乗算項群「β20 」と乗算するため、不定乗数「X」が乗算項群乗算部611に入力される。そして、この乗算項群乗算部611の出力が「β20 ・X」となり、加算器614に入力される。

0105

また、乗算式「η2u 」中に存在する乗算項群「β2j 」と乗算するため、不定乗数「X」が乗算項群乗算部612に入力される。そして、この乗算項群乗算部612の出力が「β2j ・X」となり、加算器614に入力される。同様に、乗算式「η2u 」中に存在する乗算項群「β2u-1 」と乗算するため、不定乗数「X」が乗算項群乗算部613に入力される。そして、この乗算項群乗算部613の出力が「β2u-1 ・X」となり、加算器614に入力される。この結果、加算器614の出力は、「(β2u-1 +…+β2j +…+β20 )・X」となる。

0106

次に、乗算式「η2u 」中に存在する乗算項群「(2n-1+ψ2)・X」を生成するため、入力端618から入力された被乗数である不定乗数「X」をシフト回路群603に入力する。このシフト回路群603において、構成要素である各シフト回路615,…,616からは、それぞれ「ψ2・X」,…,「2n-1・X」が出力される。従って、これらの出力を加算器群604に入力すると、その結果、加算器群604からの出力が、「(2n-1+ψ2)・X」となる。

0107

最後に、第1乗算項群乗算部601の出力「(β3s-1 +…+β3j +…+β30 )・X」、第2乗算項群乗算部602の出力「(β2s-1 +…+β2j +…+β20 )・X」及び加算器群604の出力「(2n-1+ψ2)・X」を加算器605に入力して加算する。これにより、加算器605からは不定乗数「X」と定乗数「M」の絶対値との乗算結果、つまり乗算式「η2u 」が出力されることになる。そして、この加算器605の出力が符号変換部606に入力され、符号変換部606において定乗数「M」の符号が乗じられて、乗算出力端619から不定乗数「X」と定乗数「M」との乗算結果として出力される。

0108

この第6実施形態の定数乗算器では、定乗数「M」と不定乗数「X」との乗算式「η2」に対して、第4及び第5実施形態で示したような2のべき乗項「ψ1」から乗算項群「β2j 」による共通項のくくり出し手法をu回繰り返し、加算符号を加算器で、2のべき乗を掛けている乗算符号をシフト回路で置き換えた構成をとることによって、さらに加算器の個数、規模を削減することができる。これによって、定数乗算器のさらなる小型化、低消費電力化、演算処理の高速化を図ることが可能となる。

0109

また、第1〜第3実施形態において3つの2のべき乗項からなる加算項群「β3j (三項加算式)」に対応する加算器の個数及び規模の削減について、第4及び第5実施形態において2つの2のべき乗項からなる加算項群「β2j (二項加算式)」に対応する加算器の個数及び規模の削減についてそれぞれ述べたが、第6実施形態においては、加算項群「β3j 」と加算項群「β2j 」との組み合わせにより、4つ以上の2のべき乗項からなる加算項群の削減も可能である。

0110

[第7実施形態]以降の実施形態において、第1〜第6実施形態の定数乗算器を用いた応用例について説明する。

0111

図7は本発明の第7実施形態に係るディジタルフィルタ装置の構成を示すブロック図である。

0112

ディジタルフィルタ装置7は、複数の遅延回路701,…,708を直列に配設した遅延回路群709と、この遅延回路群709の各遅延回路701,…,708からの出力をそれぞれ入力して係数乗算を行う複数の係数乗算器710,…,717を設けた係数乗算器群718と、この係数乗算器群718の各係数乗算器710,…,717からの出力を加算する複数の加算器719,…,725を設けた加算器群726とを備えて構成される。

0113

このうち、係数乗算器群718を構成する各係数乗算器710,…,717には、正又は負の数である絶対値がnビットの定乗数「M」とmビットの不定乗数「X」とを乗算する、図1ないし図6に示した第1〜第6実施形態のいずれかの定数乗算器が用いられる。

0114

上記のように構成されたディジタルフィルタ装置7の動作について説明する。送信データが送信データ入力端727から入力され、遅延回路701,…,708においてそれぞれ単位時間分だけ遅延されて順に伝わり、遅延回路708の出力まで到達する。

0115

遅延回路701,…,708の出力はそれぞれ係数乗算器710,…,717に入力され、送信データにディジタルフィルタ係数が乗算された係数乗算器710,…,717の出力がそれぞれ加算器719,…,725に入力され、送信データにディジタルフィルタ係数が乗算されたデータの総和、つまりディジタルフィルタ出力がディジタルフィルタ出力端728から出力される。

0116

従って、第7実施形態では、ディジタルフィルタ装置において第1〜第6実施形態に基づく加算器の個数及び規模を削減した定数乗算器を係数乗算器710,…,717に用いることにより、装置の小型化、低消費電力化、処理の高速化を図ることが可能となる。なお、この第7実施形態では、8タップのディジタルフィルタを例示したが、特にこのタップ数に限らずに様々な構成に適用可能である。

0117

[第8実施形態]図8は本発明の第8実施形態に係るディジタル係数演算装置の構成を示すブロック図である。

0118

ディジタル係数演算装置8は、正若しくは負の数である絶対値がnビットの定乗数「M」と、被乗数であるmビットの不定乗数「X」との乗算を行うため、係数乗算部8Aに定数乗算器81を備えて構成される。この定数乗算器81には、図1ないし図6に示した第1〜第6実施形態のいずれかの定数乗算器が用いられる。

0119

上記のように構成されたディジタル係数演算装置8の動作について説明する。不定乗数入力端82から不定乗数「X」が入力され、第1〜第6実施形態の定数乗算器1〜6のいずれかによる定数乗算器81で不定乗数「X」に定乗数「M」が定数乗算され、次式に示す乗算値「Y」が乗算値出力端83から出力される。
Y=M・X ……(8)

0120

従って、第8実施形態では、ディジタル係数演算装置において第1〜第6実施形態に基づく加算器の個数及び規模を削減した定数乗算器を係数乗算部に用いることにより、装置の小型化、低消費電力化、処理の高速化を図ることが可能となる。

0121

[第9実施形態]図9は本発明の第9実施形態に係る送信装置の構成を示すブロック図である。

0122

送信装置9は、送信データを変調処理するデータ変調部91と、図7に示した第7実施形態のディジタルフィルタ装置7を用いてなるディジタルフィルタ92と、ディジタル信号アナログ信号に変換するD/Aコンバータ93と、アナログ信号を増幅送信出力とする送信アンプ94とを送信系主要部の構成として備えている。

0123

上記のように構成された送信装置9の動作について説明する。音声信号等やその他各種の通信信号に基づく送信データが送信データ入力端95から入力され、データ変調部91で変調処理された後、ディジタルフィルタ92に入力される。そして、このディジタルフィルタ92において変調処理された送信データに対してフィルタ処理が行われ、D/Aコンバータ93に入力される。そして、D/Aコンバータ93において、フィルタ処理が施された送信データがアナログ信号に変換され、送信アンプ94で増幅されて送信信号出力端96から送信信号として出力され、図示しないアンテナより無線送信される。

0124

従って、第9実施形態では、送信装置の信号処理系に設けられるディジタルフィルタとして、第1〜第6実施形態に基づく加算器の個数及び規模を削減した定数乗算器を用いた第7実施形態のようなディジタルフィルタ装置を使用することによって、装置の小型化、低消費電力化、処理の高速化を図ることが可能となる。

0125

[第10実施形態]図10は本発明の第10実施形態に係る無線通信装置の構成を示すブロック図である。

0126

本実施形態の無線通信装置は、例えば、移動体通信システムの移動局装置や基地局装置に適用可能である。

0127

無線通信装置10は、送信部10Aにおける送信機11として、第9実施形態のようなディジタルフィルタを備えた送信装置を設けている。また、受信部10Bにおいて、受信信号を増幅する受信アンプ12と、アナログ信号をディジタル信号に変換するA/Dコンバータ13と、受信データを復調処理するデータ復調部14とを備えている。なお、ディジタルフィルタは、例えば、直接拡散(DS:Direct Sequence )方式によるCDMA(Code Division Multiple Access )方式の符号化/復号化などにおけるフィルタ処理に用いる。

0128

上記のように構成された無線通信装置10の動作について説明する。音声信号又は文字信号等やその他各種の通信信号に基づく送信データが送信データ入力端15から入力され、送信部10Aの送信機11によって各種送信信号処理がなされて、送信信号出力端16から送信信号として出力されて図示しないアンテナより通信相手局(自身が移動局の場合は基地局、基地局の場合は移動局)へ無線送信される。

0129

一方、通信相手局から送信された無線信号は、図示しないアンテナで受信されて受信信号入力端17に入力され、受信アンプ12で増幅された後、A/Dコンバータ13に入力される。そして、A/Dコンバータ13において受信信号がディジタル信号に変換され、データ復調部14に入力される。そして、データ復調部14において、受信データの復調処理がなされ、受信データ出力として受信データ出力端18から出力される。

0130

従って、第10実施形態では、送信部の信号処理系に設けられるディジタルフィルタとして、第1〜第6実施形態に基づく加算器の個数及び規模を削減した定数乗算器を用いた第7実施形態のようなディジタルフィルタ装置を使用し、送信機を構成することによって、第9実施形態と同様に装置の小型化、低消費電力化、処理の高速化を図ることが可能となる。なお、送信部に限らず、受信部などの他の信号処理回路に設けられるフィルタ手段においても同様に本発明を適用可能である。

0131

上述したように、本実施形態では、入力される被乗数である不定乗数に定乗数を乗算する定数乗算器において、定乗数を2のべき乗式に展開したときに、3つの2のべき乗項からなる加算項群の共通項及び2つの2のべき乗項からなる加算項群の共通項を求めてこれらの共通項をくくり出した式を生成し、この式における加算符号を加算器で、乗算符号をシフト回路で構成する。この場合、定乗数の展開式中に、3つの2のべき乗項からなる加算項群を複数有する場合、これらの加算項群に対して共通項を共通因数として因数分解することができるから、因数分解前の展開式よりも項数を削減できる。

0132

従って、定数乗算器の構成において、加算器の個数を削減でき、回路規模を縮小することができるため、装置の小型化及び低消費電力化を図り、演算処理の高速化が実現可能な定数乗算器を提供できるようになる。

0133

また、本実施形態の定数乗算器をディジタル係数演算装置、ディジタルフィルタ装置、送信装置、無線通信装置等に用いて信号処理回路等を構成することによって、同様に装置の小型化、低消費電力化、及び演算処理の高速化を図ることが可能となる。

0134

なお、上述した実施形態における定数乗算器やこの定数乗算器を用いたディジタル係数演算装置、ディジタルフィルタ装置などの各構成要素は、ディジタル回路で構成され、半導体チップ上に形成されるのが一般的である。よって、本発明を実現する装置のハードウェア構成においては電子回路素子、特に半導体素子及び半導体回路に関する種々の公知技術を任意に適用可能である。また、DSP(Digital Signal Processor)等のプロセッサユニットを用いて本発明の構成をソフトウェア的に実現することも可能である。

発明の効果

0135

以上説明したように本発明によれば、加算器の個数及び規模を削減することができ、回路構成の小型化、低消費電流化及び演算の高速化を実現可能とする定数乗算器、この定数乗算器を用いたディジタル係数演算装置及びディジタルフィルタ装置を提供できる効果がある。

図面の簡単な説明

0136

図1本発明の第1実施形態に係る定数乗算器の構成を示すブロック図である。
図2本発明の第2実施形態に係る定数乗算器の構成を示すブロック図である。
図3本発明の第3実施形態に係る定数乗算器の構成を示すブロック図である。
図4本発明の第4実施形態に係る定数乗算器の構成を示すブロック図である。
図5本発明の第5実施形態に係る定数乗算器の構成を示すブロック図である。
図6本発明の第6実施形態に係る定数乗算器の構成を示すブロック図である。
図7本発明の第7実施形態に係るディジタルフィルタ装置の構成を示すブロック図である。
図8本発明の第8実施形態に係るディジタル係数演算装置の構成を示すブロック図である。
図9本発明の第9実施形態に係る送信装置の構成を示すブロック図である。
図10本発明の第10実施形態に係る無線通信装置の構成を示すブロック図である。
図11従来の定数乗算器の構成例を示すブロック図である。
図12図11の定数乗算器における定乗数Mの絶対値を2進数表現したビット列を示す説明図である。

--

0137

1定数乗算器
1A 定乗数「M」の2のべき乗式「α0」
1B 定乗数「M」と不定乗数「X」との乗算式「α1」
1C 定乗数「M」の乗算項群「β3j 」
1D 定乗数「M」の乗算項群「γ3j 」
1E 定乗数「M」の乗算項群「δ3j 」
101 乗算項群乗算部
102シフト回路群
103加算器群
104 加算器
105符号変換部
6 定数乗算器
6A 定乗数「M」と不定乗数「X」との乗算式「η2」
6B 定乗数「M」と不定乗数「X」との乗算式「η2u 」
601 第1乗算項群乗算部
602 第2乗算項群乗算部
603 シフト回路群加算器群
604 加算器群
605 加算器
606 符号変換部

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