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技術 回路設計装置および方法

出願人 日本電気株式会社
発明者 成田宏樹
出願日 2000年3月7日 (21年2ヶ月経過) 出願番号 2000-062312
公開日 2001年9月14日 (19年8ヶ月経過) 公開番号 2001-249952
状態 特許登録済
技術分野 CAD
主要キーワード 分割制 最小制限値 最適化制約 最適化結果 制約値 マージ結果 最適化ステップ 最適化対象
関連する未来課題
重要な関連分野

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図面 (10)

課題

回路の最適化を高速に処理する回路設計装置および方法を提供する

解決手段

本発明の回路設計装置は、1つの回路100を分割して複数の分割回路111、112、113および114を生成する論理回路分割手段6と、回路100の制約値を用いて複数の分割回路111、112、113および114の各々の個別制約値を求める分割制約値生成手段8と、複数の分割回路111、112、113および114の各々に対して対応する個別制約値に基づいて最適化を行う分割回路最適化手段10と、分割回路最適化手段10により最適化された複数の分割回路1110、1120、1130および1140を結合して1つの回路1000を生成する分割回路マージ手段12とを含む。

概要

背景

従来この種の回路設計装置および方法では、論理回路全体に対して論理最適化を行っていた(以下、第1の従来技術という)。また、他の従来の論理最適化方法では、論理回路全体を複数のサブブロック人手で分割した後、各サブブロック毎に論理最適化していた(以下、第2の従来技術という)。

概要

回路の最適化を高速に処理する回路設計装置および方法を提供する

本発明の回路設計装置は、1つの回路100を分割して複数の分割回路111、112、113および114を生成する論理回路分割手段6と、回路100の制約値を用いて複数の分割回路111、112、113および114の各々の個別制約値を求める分割制約値生成手段8と、複数の分割回路111、112、113および114の各々に対して対応する個別制約値に基づいて最適化を行う分割回路最適化手段10と、分割回路最適化手段10により最適化された複数の分割回路1110、1120、1130および1140を結合して1つの回路1000を生成する分割回路マージ手段12とを含む。

目的

第2の従来技術では、サブブロック分割に人手工数がかかり、かつ、各サブブロックの最適化に必要な目標値を別途作成しなければならない、という欠点がある。そこで、本発明の目的は、回路を自動的に分割して分割回路を生成する回路設計装置および方法を提供することにある。また、本発明の他の目的は、回路の最適化を高速に処理する回路設計装置および方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

1つの回路を分割して複数の分割回路を生成する第1の手段と、前記回路の制約値を用いて前記複数の分割回路の各々の個別制約値を求める第2の手段と、前記複数の分割回路の各々に対して対応する前記個別制約値に基づいて最適化を行う第3の手段と、この第3の手段により最適化された複数の分割回路を結合して1つの回路を生成する第4の手段とを含むことを特徴とする回路設計装置

請求項2

前記第1の手段は、前記回路に含まれる論理素子出力信号切断点として該回路を分割することを特徴とする請求項1記載の回路設計装置。

請求項3

前記第1の手段は、出力信号が複数の論理素子に接続している論理素子を抽出する抽出手段と、この抽出手段が抽出した論理素子の出力信号を切断点と決定する決定手段とを有することを特徴とする請求項1記載の回路設計装置。

請求項4

前記制約値は遅延制限時間であることを特徴とする請求項1記載の回路設計装置。

請求項5

前記第2の手段は、前記複数の分割回路の接続関係から対応する分割回路の個別制約値を求めることを特徴とする請求項1記載の回路設計装置。

請求項6

前記複数の分割回路は第1および第2の分割回路を含み、前記第1の分割回路は第1の遅延時間を有し、前記第2の分割回路は前記第1の分割回路の出力端に接続されているとともに第2の遅延時間を有し、前記第2の手段は前記第1および第2の遅延時間の比に基づいて前記第1および第2の分割回路の個別制約値を求めることを特徴とする請求項1記載の回路設計装置。

請求項7

前記第2の手段は前記第1および第2の遅延時間の比を用いて前記回路の制約値を比例配分して前記第1および第2の分割回路の個別制約値を求めることを特徴とする請求項6記載の回路設計装置。

請求項8

前記複数の分割回路は、第1の分割回路と、第2の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第3の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第4の分割回路とを含み、前記第1の分割回路と前記第3の分割回路との関係から当該第1および3の分割回路の個別制約値をそれぞれ求め、前記第2の分割回路と前記第3の分割回路との関係から当該第2よび3の分割回路の個別制約値をそれぞれ求め、記第1の分割回路と前記第4の分割回路との関係から当該第1および4の分割回路の個別制約値をそれぞれ求め、前記第2回路と前記第4の分割回路との関係から当該第2および4の分割回路の個別制約値をそれぞれ求め、前記第1乃至第4の分割回路のそれぞれについて複数得られた前記個別制約値のうちから最も制約が厳しいものをその分割回路の個別制約値として生成することを特徴とする請求項1記載の回路設計装置。

請求項9

前記第1の手段により生成された複数の分割回路の各々が所定の規模の制約を満たしているか否かを識別する第5の手段をさらに含むことを特徴とする請求項1記載の回路設計装置。

請求項10

1つの回路から複数の分割回路を生成する第1の手段と、前記回路に含まれ互いに接続された少なくとも2つの前記分割回路の組の中から遅延時間が最大のものを選び、選ばれた分割回路の組について各分割回路の個別制約値を求める第2の手段と、前記第2の手段により制約値が求められた前記分割回路について対応する前記個別制約値に基づいて最適化を行う第3の手段と、この第3の手段により最適化された分割回路と、前記第1の手段により生成され前記第2の手段により選ばれた分割回路の組に含まれない分割回路とを結合して1つの回路を生成する第4の手段とを含むことを特徴とする回路設計装置。

請求項11

前記複数の分割回路は、第1の分割回路と、第2の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第3の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第4の分割回路とを含み、前記第2の手段は、前記第1および第3の分割回路からなる組を選択し、前記第1の分割回路と前記第3の分割回路との関係から当該第1および3の分割回路の個別制約値をそれぞれ求め、前記第3の手段は、前記第1および第3の分割回路の最適化を行い、前記第4の手段は、前記第3の手段により最適化された前記第1および第3の分割回路と、前記第2および第4の分割回路とを結合することを特徴とする請求項10記載の回路設計装置。

請求項12

1つの回路を分割して複数の分割回路を生成するステップと、前記回路の制約値を用いて前記複数の分割回路の各々の個別制約値を求めるステップと、前記複数の分割回路の各々に対して対応する前記個別制約値に基づいて最適化を行うステップと、最適化された複数の分割回路を結合して1つの回路を生成するステップとを含むことを特徴とする回路設計方法

請求項13

前記分割回路を生成するステップにおいて、前記回路に含まれる論理素子の出力信号を切断点として該回路を分割することを特徴とする請求項12記載の回路設計方法。

請求項14

前記分割回路を生成するステップにおいて、出力信号が複数の論理素子に接続している論理素子を抽出し、抽出された論理素子の出力信号を切断点と決定することを特徴とする請求項12記載の回路設計方法。

請求項15

前記個別制約値を求めるステップにおいて、前記制約値および前記個別制約値として遅延制限時間を用いることを特徴とする請求項12記載の回路設計方法。

請求項16

前記個別制約値を求めるステップにおいて、前記複数の分割回路の接続関係から対応する分割回路の個別制約値を求めることを特徴とする請求項12記載の回路設計方法。

請求項17

前記分割回路を生成するステップにおいて、第1の遅延時間を有する第1の分割回路と、この第1の分割回路の出力端に接続されているとともに第2の遅延時間を有する第2の分割回路とを生成し、前記個別制約値を求めるステップにおいて、前記第1および第2の遅延時間の比に基づいて前記第1および第2の分割回路の個別制約値を求めることを特徴とする請求項12記載の回路設計方法。

請求項18

前記個別制約値を求めるステップにおいて、前記第1および第2の遅延時間の比を用いて前記回路の制約値を比例配分して前記第1および第2の分割回路の個別制約値を求めることを特徴とする請求項17記載の回路設計方法。

請求項19

前記分割回路を生成するステップにおいて、第1の分割回路と、第2の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第3の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第4の分割回路とを生成し、前記個別制約値を求めるステップにおいて、前記第1の分割回路と前記第3の分割回路との関係から当該第1および3の分割回路の個別制約値をそれぞれ求め、前記第2回路と前記第3の分割回路との関係から当該第2よび3の分割回路の個別制約値をそれぞれ求め、記第1の分割回路と前記第4の分割回路との関係から当該第1および4の分割回路の個別制約値をそれぞれ求め、前記第2回路と前記第4の分割回路との関係から当該第2よび4の分割回路の個別制約値をそれぞれ求め、前記第1乃至第4の分割回路のそれぞれについて複数得られた前記個別制約値のうちから最も制約が厳しいものをその分割回路の個別制約値として生成することを特徴とする請求項12記載の回路設計方法。

請求項20

生成された複数の分割回路の各々が所定の規模の制約を満たしているか否かを識別するステップをさらに含むことを特徴とする請求項12記載の回路設計方法。

請求項21

1つの回路から複数の分割回路を生成するステップと、前記回路に含まれ互いに接続された少なくとも2つの前記分割回路の組の中から遅延時間が最大のものを選択するステップと、選択された分割回路の組について各分割回路の個別制約値を前記回路の制約値を用いて求めるステップと、前記個別制約値が求められた前記分割回路について対応する前記個別制約値に基づいて最適化を行うステップと、前記回路に含まれる前記分割回路のうち前記選択ステップにおいて選択された前記分割回路の組に含まれないものと、前記最適化ステップにおいて最適化された分割回路とを結合して1つの回路を生成するステップとを含むことを特徴とする回路設計方法。

技術分野

0001

本発明は、回路設計装置および方法に関し、特に、回路最適化処理を行う回路設計装置および方法に関する。

背景技術

0002

従来この種の回路設計装置および方法では、論理回路全体に対して論理最適化を行っていた(以下、第1の従来技術という)。また、他の従来の論理最適化方法では、論理回路全体を複数のサブブロック人手で分割した後、各サブブロック毎に論理最適化していた(以下、第2の従来技術という)。

発明が解決しようとする課題

0003

第1の従来技術では、多大な処理時間を要し、かつ、最適化処理を1つのプロセスでしか行えないという欠点がある。第1の従来技術は、回路を分割せずに最適化処理を行っていたためである。

0004

第2の従来技術では、サブブロック分割に人手工数がかかり、かつ、各サブブロックの最適化に必要な目標値を別途作成しなければならない、という欠点がある。そこで、本発明の目的は、回路を自動的に分割して分割回路を生成する回路設計装置および方法を提供することにある。また、本発明の他の目的は、回路の最適化を高速に処理する回路設計装置および方法を提供することにある。

課題を解決するための手段

0005

上記課題を解決するために本発明の回路設計装置は、1つの回路を分割して複数の分割回路を生成する第1の手段と、前記回路の制約値を用いて前記複数の分割回路の各々の個別制約値を求める第2の手段と、前記複数の分割回路の各々に対して対応する前記個別制約値に基づいて最適化を行う第3の手段と、この第3の手段により最適化された複数の分割回路を結合して1つの回路を生成する第4の手段とを含む。

0006

また、本発明の他の回路設計装置は、前記第1の手段は、前記回路に含まれる論理素子出力信号切断点として該回路を分割することを特徴とする。

0007

さらに、本発明の他の回路設計装置は、前記第1の手段は、出力信号が複数の論理素子に接続している論理素子を抽出する抽出手段と、この抽出手段が抽出した論理素子の出力信号を切断点と決定する決定手段とを有することを特徴とする。

0008

また、本発明の他の回路設計装置は、前記制約値は遅延制限時間であることを特徴とする。

0009

さらに、本発明の他の回路設計装置は、前記第2の手段は、前記複数の分割回路の接続関係から対応する分割回路の個別制約値を求めることを特徴とする。

0010

また、本発明の他の回路設計装置は、前記複数の分割回路は第1および第2の分割回路を含み、前記第1の分割回路は第1の遅延時間を有し、前記第2の分割回路は前記第1の分割回路の出力端に接続されているとともに第2の遅延時間を有し、前記第2の手段は前記第1および第2の遅延時間の比に基づいて前記第1および第2の分割回路の個別制約値を求めることを特徴とする。

0011

さらに、本発明の他の回路設計装置は、前記第2の手段は前記第1および第2の遅延時間の比を用いて前記回路の制約値を比例配分して前記第1および第2の分割回路の個別制約値を求めることを特徴とする。

0012

また、本発明の他の回路設計装置は、前記複数の分割回路は、第1の分割回路と、第2の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第3の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第4の分割回路とを含み、前記第1の分割回路と前記第3の分割回路との関係から当該第1および3の分割回路の個別制約値をそれぞれ求め、前記第2の分割回路と前記第3の分割回路との関係から当該第2よび3の分割回路の個別制約値をそれぞれ求め、記第1の分割回路と前記第4の分割回路との関係から当該第1および4の分割回路の個別制約値をそれぞれ求め、前記第2回路と前記第4の分割回路との関係から当該第2よび4の分割回路の個別制約値をそれぞれ求め、前記第1乃至第4の分割回路のそれぞれについて複数得られた前記個別制約値のうちから最も制約が厳しいものをその分割回路の個別制約値として生成することを特徴とする。

0013

さらに、本発明の他の回路設計装置は、前記第1の手段により生成された複数の分割回路の各々が所定の規模の制約を満たしているか否かを識別する第5の手段をさらに含む。

0014

本発明の回路設計装置は、1つの回路から複数の分割回路を生成する第1の手段と、前記回路に含まれ互いに接続された少なくとも2つの前記分割回路の組の中から遅延時間が最大のものを選び、選ばれた分割回路の組について各分割回路の個別制約値を求める第2の手段と、前記第2の手段により制約値が求められた前記分割回路について対応する前記個別制約値に基づいて最適化を行う第3の手段と、この第3の手段により最適化された分割回路と、前記第1の手段により生成され前記第2の手段により選ばれた分割回路の組に含まれない分割回路とを結合して1つの回路を生成する第4の手段とを含む。

0015

また、本発明の他の回路設計装置は、前記複数の分割回路は、第1の分割回路と、第2の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第3の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第4の分割回路とを含み、前記第2の手段は、前記第1および第3の分割回路からなる組を選択し、前記第1の分割回路と前記第3の分割回路との関係から当該第1および3の分割回路の個別制約値をそれぞれ求め、前記第3の手段は、前記第1および第3の分割回路の最適化を行い、前記第4の手段は、前記第3の手段により最適化された前記第1および第3の分割回路と、前記第2および第4の分割回路とを結合することを特徴とする。

0016

本発明の回路設計方法は、1つの回路を分割して複数の分割回路を生成するステップと、前記回路の制約値を用いて前記複数の分割回路の各々の個別制約値を求めるステップと、前記複数の分割回路の各々に対して対応する前記個別制約値に基づいて最適化を行うステップと、最適化された複数の分割回路を結合して1つの回路を生成するステップとを含む。

0017

また、本発明の他の回路設計方法は、前記分割回路を生成するステップにおいて、前記回路に含まれる論理素子の出力信号を切断点として該回路を分割することを特徴とする。

0018

また、本発明の他の回路設計方法は、前記分割回路を生成するステップにおいて、出力信号が複数の論理素子に接続している論理素子を抽出し、抽出された論理素子の出力信号を切断点と決定することを特徴とする。

0019

また、本発明の他の回路設計方法は、前記個別制約値を求めるステップにおいて、前記制約値および前記個別制約値として遅延制限時間を用いることを特徴とする。

0020

また、本発明の他の回路設計方法は、前記個別制約値を求めるステップにおいて、前記複数の分割回路の接続関係から対応する分割回路の個別制約値を求めることを特徴とする。

0021

また、本発明の他の回路設計方法は、前記分割回路を生成するステップにおいて、第1の遅延時間を有する第1の分割回路と、この第1の分割回路の出力端に接続されているとともに第2の遅延時間を有する第2の分割回路とを生成し、前記個別制約値を求めるステップにおいて、前記第1および第2の遅延時間の比に基づいて前記第1および第2の分割回路の個別制約値を求めることを特徴とする。

0022

また、本発明の他の回路設計方法は、前記個別制約値を求めるステップにおいて、前記第1および第2の遅延時間の比を用いて前記回路の制約値を比例配分して前記第1および第2の分割回路の個別制約値を求めることを特徴とする。

0023

また、本発明の他の回路設計方法は、前記分割回路を生成するステップにおいて、第1の分割回路と、第2の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第3の分割回路と、前記第1および第2の分割回路の出力信号をそれぞれ入力する第4の分割回路とを生成し、前記個別制約値を求めるステップにおいて、前記第1の分割回路と前記第3の分割回路との関係から当該第1および3の分割回路の個別制約値をそれぞれ求め、前記第2回路と前記第3の分割回路との関係から当該第2よび3の分割回路の個別制約値をそれぞれ求め、記第1の分割回路と前記第4の分割回路との関係から当該第1および4の分割回路の個別制約値をそれぞれ求め、前記第2回路と前記第4の分割回路との関係から当該第2よび4の分割回路の個別制約値をそれぞれ求め、前記第1乃至第4の分割回路のそれぞれについて複数得られた前記個別制約値のうちから最も制約が厳しいものをその分割回路の個別制約値として生成することを特徴とする。

0024

また、本発明の他の回路設計方法は、生成された複数の分割回路の各々が所定の規模の制約を満たしているか否かを識別するステップをさらに含むことを特徴とする。

0025

本発明の回路設計方法は、1つの回路から複数の分割回路を生成するステップと、前記回路に含まれ互いに接続された少なくとも2つの前記分割回路の組の中から遅延時間が最大のものを選択するステップと、選択された分割回路の組について各分割回路の個別制約値を前記回路の制約値を用いて求めるステップと、前記個別制約値が求められた前記分割回路について対応する前記個別制約値に基づいて最適化を行うステップと、前記回路に含まれる前記分割回路のうち前記選択ステップにおいて選択された前記分割回路の組に含まれないものと、前記最適化ステップにおいて最適化された分割回路とを結合して1つの回路を生成するステップとを含む。

発明を実施するための最良の形態

0026

次に本発明の回路設計装置および方法の実施の形態について図面を参照して詳細に説明する。

0027

図1を参照すると、本発明の回路設計装置は、論理回路格納手段1、最適化制約値格納手段2、分割回路規模格納手段3、複数出力素子抽出手段4、複数出力素子格納手段5、論理回路分割手段6、分割回路格納手段7、分割制約値生成手段8、分割制約値格納手段9、分割回路最適化手段10、分割回路最適化結果格納手段11、分割回路マージ手段12および分割回路マージ結果格納手段13を含む。論理回路格納手段1は、回路図やハードウェア記述言語として表現され論理最適化の対象となる論理回路の回路情報を格納している。論理回路格納手段1には、例えば、図2に示されるような、論理素子101(遅延値5.0ナノ秒、規模10)、102(遅延値5.0ナノ秒、規模10)、103(遅延値10ナノ秒、規模20)および104(遅延値10ナノ秒、規模20)を有する論理回路100が格納されている。論理回路100では、論理素子101の出力信号が論理素子102と104とに入力され、規模とは、論理素子が占める面積である。論理素子103の出力信号が論理素子102と104とに入力された論理回路の情報が格納されている。最適化制約値格納手段2は、論理回路格納手段1に格納されている論理回路に対して論理最適化処理を行うときに用いられる制約値を格納している。制約値は、例えば、遅延制限時間である。制約値は論理回路毎に決められている。本実施の形態では、最適化制約値格納手段2は論理回路100の制約値として10ナノ秒を格納している。分割回路規模格納手段3は、分割後の回路の規模の最小制限値を格納している。規模の最小制限値は、分割されて生成された分割回路が所定の規模を満たしているか否かを判別するために用いられる。分割回路規模格納手段3には、例えば、規模1が格納されている。複数出力素子抽出手段4は、論理回路格納手段1に格納されている論理回路の中から、出力信号が複数の他の論理素子に接続されている論理素子を選び、選び出された論理素子の回路情報を複数出力素子格納手段5に格納する。論理回路100については、複数出力素子抽出手段4は、論理素子101および103をそれぞれ選ぶ。複数出力素子格納手段5は複数出力素子抽出手段4により抽出された論理素子に関する情報を格納する。論理回路分割手段6は、複数出力素子格納手段5が格納している論理素子の情報を得て当該論理素子の出力信号を切り口(切断点)として、論理回路格納手段1に格納されている論理回路を分割する。論理回路分割手段6は、分割された回路の規模が所定の規模を超えていないか否かを分割回路規模格納手段3に格納された規模の最小制限値に基づいて判別する。論理回路分割手段6は、分割された回路の規模が所定の回路の規模以下ならば、切り口として使用した論理素子を切り口とすることをやめる。分割した回路が所定の規模を越えていれば、論理回路分割手段6は分割回路を分割回路格納手段7に格納する。

0028

図3を参照すると、論理回路分割手段6は、複数出力素子格納手段5に格納されている論理素子101の出力信号を切り口として、論理回路格納手段1に格納されている論理回路100を、論理素子101を持つ分割回路111、論理素子102を持つ分割回路112、論理素子103を持つ分割回路113および論理素子104を持つ分割回路114の4つの回路に分割する。論理回路分割手段6は、分割回路111、102、103および104の回路規模が分割回路規模格納手段3に格納されている回路規模の制限値1を満足するため、分割回路111、102、103および104を分割回路格納手段7に格納する。

0029

分割制約値生成手段8は、図4に示されるように、分割された複数の分割回路の接続関係からそれぞれの分割回路に課される制約値を求める。具体的には、分割制約値生成手段8は、分割回路格納手段7に格納されているすべての分割回路のうち、互いに接続されている分割回路の遅延値の比をとり、この遅延値の比に応じて最適化制約値格納手段2に格納されている論理回路100の始点から終点までの制約値からそれぞれの分割回路の制約値を生成し、分割制約値格納手段9に格納する。分割制約値生成手段8は、分割回路格納手段7に格納されている各分割回路の接続関係毎に遅延時間の比から、最適化制約値格納手段2に格納されている制約値10ナノ秒を各分割回路に割り振り割り振った遅延時間を各分割回路の制約値として分割制約値格納手段9に格納する。

0030

分割回路最適化手段10は、分割回路格納手段7に格納されている分割回路に対して、分割制約値格納手段9に格納されている分割回路の制約値を用いて複数の分割回路の論理最適化を並列に実行し、それぞれの最適化結果を分割回路最適化結果格納手段11に格納する。各分割回路に対して行われる最適化の処理は従来行われている処理を適用することができる。

0031

分割回路マージ手段12は、分割回路最適化結果格納手段11に格納されている複数の分割回路を1つの論理回路にマージし、マージした回路を分割回路マージ結果格納手段13に格納する。分割回路マージ手段12に格納された論理回路が最適化処理が完了したものである。

0032

次に、本実施の形態の動作について詳細に説明する。以下、本実施の形態では、図2に示される論理回路100について説明する。

0033

論理回路格納手段1は、論理回路100の論理回路情報を格納している。最適化制約値格納手段2には、論理回路格納手段1に格納されている論理回路100に対して論理最適化を行う場合の遅延制限値”10ナノ秒”が格納されている。分割回路規模格納手段3には、分割後の回路規模の最小制限値である”10”が格納されている。

0034

複数出力素子抽出手段4は、論理回路格納手段1に格納されている論理回路100の回路情報を用いて、論理回路100の中から、出力信号が複数の論理素子に接続している論理素子101および103を抽出し、複数出力素子格納手段5に格納する。

0035

論理回路分割手段6は、複数出力素子抽出手段4により抽出され複数出力素子格納手段5に格納された論理素子101および103の出力信号を切り口として、論理回路格納手段1に格納されている論理回路100を、図3に示すように、分割回路111、102、103および104に分割する。

0036

分割された分割回路111、112、113および114それぞれの回路規模が分割回路規模格納手段3に格納されている回路規模10以上であるため、論理回路分割手段6は、分割回路111、112、113および114を分割回路格納手段7に格納する。論理回路分割手段6は、論理回路100を分割するとき、各分割回路で新たに発生したピン、分割回路111のO1、分割回路113のO2、分割回路112のI11およびI12および分割回路114のI21およびI22には、接続先のピン名情報を付加する。具体的には、分割回路111の出力端子O1にはピン名情報(分割回路112/I11、分割回路114/I21)が付加される。分割回路113の出力端子O2にはピン名情報(分割回路112/I12、分割回路114/I22)が付与される。分割回路112の入力端子I11にはピン名情報(分割回路111/O1)が付加される。分割回路112の入力端子I12にはピン名情報(分割回路113/O2)が付加される。分割回路114の入力端子I21にはピン名情報(分割回路111/O1)が付加される。分割回路114の入力端子I22にはピン名情報(分割回路113/O2)が付加される。分割制約値生成手段8は、図4に示すように、分割回路格納手段7に格納されている各分割回路の接続関係(分割回路111−分割回路112)、(分割回路111−分割回路114)、(分割回路113−分割回路112)および(分割回路113−分割回路114)毎に遅延値の比を求める。具体的には、分割回路111と分割回路112との制約値の比は、分割回路111の遅延時間が5.0ナノ秒であり、分割回路112の遅延時間が5.0ナノ秒であるため、5.0ナノ秒:5.0ナノ秒、すなわち、1:1と得られる。分割回路111と分割回路114との制約値の比は、分割回路111の遅延時間が5.0ナノ秒であり、分割回路114の遅延時間10ナノ秒であるため、5.0ナノ秒:10ナノ秒、すなわち、1:2と得られる。分割回路113と分割回路112との比は、分割回路113の遅延時間が10ナノ秒であり、分割回路112の遅延時間が5.0ナノ秒であるため、10ナノ秒:5.0ナノ秒、すなわち、2:1と得られる。分割回路113と分割回路114との比は、分割回路113の遅延時間が10ナノ秒であり、分割回路114の遅延時間が10ナノ秒であるため、10ナノ秒:10ナノ秒、すなわち、1:1と求められる。分割制約値生成手段8は、制約値の比に応じて最適化制約値格納手段2に格納されている制約値”10ナノ秒”を各分割回路に分配する。(分割回路111−分割回路112)の接続関係からは分割回路111の制約値5.0ナノ秒および分割回路112の制約値5.0ナノ秒が得られる。(分割回路111−分割回路114)の接続関係からは分割回路111の制約値3.3ナノ秒および分割回路114の制約値6.7ナノ秒を得る。(分割回路113−分割回路112)の接続関係からは、分割回路113の制約値6.7ナノ秒および分割回路112の制約値3.3ナノ秒が得られる。(分割回路113−分割回路114)の接続関係から分割回路113の制約5.0ナノ秒および分割回路114の制約5.0ナノ秒が得られる。分割制約値生成手段8は、それぞれの分割回路について、複数得られた制約値のうち最も制約が厳しいものを選び、その分割回路の制約値として生成する。本実施の形態では、最も遅延時間が小さいものが選ばれる。分割制約値生成手段8は、分割回路111について制約値3.3ナノ秒を、分割回路112について制約値3.3ナノ秒を、分割回路113について制約値5.0ナノ秒を、分割回路114について制約値5.0ナノ秒をそれぞれ制約値として分割制約値格納手段9に格納する。さらに具体的には、分割回路111に対する制約値は、分割回路111と分割回路112との関係からは5.0ナノ秒、分割回路111と分割回路114との関係からは3.3ナノ秒がそれぞれ得られるが、分割制約値生成手段8は分割回路111の制約値を3.3ナノ秒として生成する。分割制約値生成手段8は、分割回路112の制約値については、5.0ナノ秒および3.3ナノ秒のうちから3.3ナノ秒を選び、分割回路112の制約値として生成する。分割回路113の制約値は、分割回路113および102の関係および分割回路113および104の関係からそれぞれ6.7ナノ秒および5.0ナノ秒が得られるが、分割制約値生成手段8は5.0ナノ秒を選び分割回路113の制約値として生成する。分割制約値生成手段8は、分割回路114と分割回路111との関係から得られた6.7ナノ秒および分割回路114と分割回路113との関係から得られた5.0ナノ秒に基づいて、分割回路114の制約値として5.0ナノ秒を生成する。分割回路最適化手段10は、分割回路格納手段7に格納されてい分割回路111、112、113および114に対して、分割制約値格納手段9に格納されている制約値(分割回路111=3.3ナノ秒)、(分割回路112=3.3ナノ秒)、(分割回路113=5.0ナノ秒)および(分割回路114=5.0ナノ秒)を使用して論理最適化を並列に実行し、図5に示すような分割回路1110、分割回路1120、分割回路1130、分割回路1140の最適化結果を分割回路最適化結果格納手段11に格納する。分割回路マージ手段12は、分割回路最適化結果格納手段11に格納されている分割回路1110の出力信号端子O10、分割回路1120の入力信号端子I110およびI120、分割回路1130の出力信号端子O20および分割回路1140の入力信号端子I210およびI220の情報を参照し、分割回路1110の出力信号端子O10を分割回路1120の入力信号端子I110と分割回路1140の入力信号端子I210とに接続し、分割回路1120の出力信号端子O20を分割回路1130の入力信号端子I120と分割回路1140の入力信号端子I220とに接続し1つの論理回路1000を生成する。生成された論理回路1000は図6に示される。分割回路マージ手段12は、論理回路1000を分割回路マージ結果格納手段13に格納する。以上のように、本実施の形態では、最適化対象の論理回路100を、出力信号が複数の論理素子に接続している論理素子101および103の出力信号を切り口として論理回路100を複数の分割回路111、112、113および114に分割し、分割した分割回路111、112、113および114それぞれに対して並列に論理最適化を行う。このため、論理回路の最適化を複数の最適化処理に自動分割できる。さらに、各最適化処理を並列に実行することにより回路全体の最適化処理を高速に行うことができるという効果も本発明にはある。

0037

次に、本発明の第2の実施の形態について詳細に説明する。図7を参照すると、第2の実施の形態の回路設計装置は、論理回路格納手段1、最適化制約値格納手段2、分割回路規模格納手段3、複数出力素子抽出手段4、複数出力素子格納手段5、論理回路分割手段6、分割回路格納手段7、分割制約値生成手段80、分割制約値格納手段9、分割回路最適化手段10、分割回路最適化結果格納手段11、分割回路マージ手段12および分割回路マージ結果格納手段13を含む。論理回路格納手段1、最適化制約値格納手段2、分割回路規模格納手段3、複数出力素子抽出手段4、複数出力素子格納手段5、論理回路分割手段6、分割回路格納手段7は、図1のものと同様の構成である。分割制約値生成手段80は、論理回路格納手段1に格納されている論理回路に含まれる論理素子の中で最も遅延時間が大きい論理素子の接続の組合せを選び、この遅延時間が最大の組合せを構成する分割回路の遅延時間の比を求める。分割制約値生成手段80は、求められた遅延時間の比に基づいて最適化制約値格納手段2に格納されている制約値を遅延時間が最大となる組合せを構成するそれぞれの分割回路に比例配分し、これらの分割回路の制約値を求める。具体的には、分割制約値生成手段80は、分割回路の接続関係である、分割回路111−分割回路112、分割回路111−分割回路114、分割回路113-分割回路112および分割回路113-分割回路114の中から分割回路113−分割回路114の組合せを遅延時間が最大となる組合せとして選択する。分割制約値生成手段80は、分割回路格納手段7に格納されている図3の分割回路(分割回路113−分割回路114)の遅延値の比(分割回路113:分割回路114=1:1)を求める。分割制約値生成手段80は、遅延時間の比に応じて最適化制約値格納手段2に格納されている制約値”10ナノ秒”から分割回路113の制約5.0ナノ秒、分割回路114の制約5.0ナノ秒をそれぞれ生成し、分割制約値格納手段9に格納する。分割回路最適化手段10は、分割制約値格納手段9に格納されている制約値(分割回路113=5.0ナノ秒)(分割回路114=5.0ナノ秒)を使用して、分割回路格納手段7に格納されている分割回路分割回路113および分割回路114に対して論理最適化処理を並列に実行し、図8に示すような最適化後の分割回路1230および分割回路1240と、最適化をしていない分割回路分割回路111および分割回路112を最適化結果格納手段11に格納する。

0038

分割回路マージ手段12は、分割回路最適化結果格納手段11に格納されている分割回路111の出力信号端子O1、分割回路112の入力信号端子I11およびI12、分割回路1230の出力信号端子O22および分割回路1240の入力信号端子I221およびI222の情報を参照し、分割回路111の出力信号端子O1を分割回路112の入力信号端子I11と分割回路1240の入力信号端子I221とに接続し、分割回路1230の出力信号端子O22を分割回路112の入力信号端子I12と分割回路1240の入力信号端子I222とに接続し1つの論理回路120を生成する。生成された論理回路110は図9に示される。分割回路マージ手段12は、論理回路120を分割回路マージ結果格納手段13に格納する。

0039

本実施の形態は、論理回路100に含まれ互いに接続された少なくとも2つの分割回路の組の中から遅延時間が最大のものを選び、選ばれた分割回路の組、分割回路1230および1240について各分割回路の個別制約値を求める分割制約値生成手段80を有する。本実施の形態では、分割制約値生成手段80により制約値が求められた分割回路1230および1240についてのみ対応する個別制約値に基づいて最適化を行う。このため、本発明は最適化処理の対象となる分割回路の数を削減できる。さらに、処理時間を削減できるという効果も本発明にはある。

発明の効果

0040

以上説明したように、本発明では、最適化対象の回路を、出力信号が複数の論理素子に接続している論理素子の出力信号を切り口として回路を複数の分割回路に分割し、分割した分割回路それぞれに対して並列に論理最適化を行う。このため、回路の最適化を複数の最適化処理に自動分割し、各最適化処理を並列に実行することにより回路全体の最適化処理を高速に行うことができる。

0041

また、本発明では、回路に含まれ互いに接続された少なくとも2つの分割回路の組の中から遅延時間が最大のものを選び、選ばれた分割回路の組、分割回路について各分割回路の個別制約値を求める手段が設けられる。本発明では、この手段により制約値が求められた分割回路についてのみ対応する個別制約値に基づいて最適化を行う。このため、本発明は最適化処理の対象となる分割回路の数を削減できる。さらに、処理時間を削減できるという効果も本発明にはある。

図面の簡単な説明

0042

図1本発明の第1の実施の形態を示すブロック図である。
図2論理回路100を示す図である。
図3分割回路111、112、113および114を示す図である。
図4の動作を示す図である。
図5最適化された分割回路1110、1120、1130および1140を示す図である。
図6論理回路1000を示す図である。
図7本発明の第2の実施の形態を示すブロック図である。
図8分割回路111、112、123および124を示す図である。
図9論理回路1000を示す図である。

--

0043

1論理回路格納手段
2最適化制約値格納手段
3分割回路規模格納手段
4複数出力素子抽出手段
5 複数出力素子格納手段
6 論理回路分割手段
7 分割回路格納手段
8分割制約値生成手段
9 分割制約値格納手段
10 分割回路最適化手段
11 分割回路最適化結果格納手段
12 分割回路マージ手段
13 分割回路マージ結果格納手段
80 分割制約値生成手段

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