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技術 半導体記憶装置

出願人 ピーエスフォールクスコエスエイアールエル
発明者 園田崇宏阪田健森田貞幸中込儀延田所晴子永島靖
出願日 2000年10月5日 (21年1ヶ月経過) 出願番号 2000-306775
公開日 2001年7月10日 (20年4ヶ月経過) 公開番号 2001-189078
状態 特許登録済
技術分野 ダイナミックメモリ 静的メモリのアクセス制御 DRAM
主要キーワード ステート制御回路 マクロプロセッサ 入出力データバス グリッジ シンクロナスDRAM 最大最小 パルスデューティ シングルライト
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年7月10日)のものです。
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図面 (11)

課題

DQグリッジ耐性の向上と使い勝手のよいDDR構成の半導体記憶装置を提供する。

解決手段

クロック信号に同期して、内部回路の動作が制御されるダイナミック型RAMであって、書き込み動作のときに入力される第2のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第1のラッチ回路に取り込み、上記第1のラッチ回路に取り込まれた書き込みデータを上記第1のクロック信号を用いて第2のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第1のクロック信号と第2のクロック信号の論理により上記第2のクロック信号の終了時に発生するノイズに対してマスクをする論理回路を設けて第3のクロック信号を形成し、少なくとも上記第2のラッチ回路の入力に上記書き込みデータを出力する第1のラッチ回路に供給する。

概要

背景

DDR SDRAM(Double Data Rate Synchronous Dynamic Random AccessMemory )におけるデータ入力系の仕様では、SDRAM全体のタイミングを制御するクロック信号CLKではなく、図8に示すようにデータストローブ信号DQSのエッジに同期して書き込み用データが入力される。つまり、クロック信号CLKの立ち上がりタイミングで、ライトコマンド(Write)が入力されると、上記DQSはハイインピーダンス状態から、一旦期間tWPREの間ロウレベルになる(Preamble) 。

その後に、上記ライトコマンドに対応したクロックCLKから時間tDQSSで規定されるタイミングでロウレベルからハイレベルに変化するデータストローブ信号DQSが入力され、この信号DSQのロウレベルからハイレベル及びハイレベルからロウレベルへの変化に対応し、セットアップホールド時間(tQDQSS/tQDQSH)が確保された入力データD0〜D4等が入力される。上記時間tDQSSは、0.75tCK〜1.25tCKの幅を持って規定されている。所望のデータ長分(同図ではD0〜D3)の入力データDinが入力されると、上記クロック信号DQSは、時間tWPSTの間ロウレベルとなり(Postamble)、再びハイインピーダンス状態に戻る。

本願発明者等においては、この発明に先立って上記のデータ入力系の仕様に対応して、図9に示すような入力回路を開発した。この回路は、上記クロック信号DQSにより動作するスルーラッチ回路を組み合わせて、3段のシフトレジスタと2段のシフトレジスタを構成し、データD0とD2はクロック信号DQSの立ち上がりエッジに同期して上記3段のシフトレジスタで転送し、データD1とD3は、クロック信号DQSの立ち下がりエッジに同期して上記2段のシフトレジスタで転送し、2系統入力データDin1stと、入力データDin2ndにパラレル変換し、クロック信号CLKで入力信号を取り込む一対のラッチ回路に入力させてDQS−CLK間でのタイミングの乗り換えを行い、かかるクロック信号CLKに同期してメモリアレイの選択されたメモリセル書き込み動作を行なわせる。

概要

DQSグリッジ耐性の向上と使い勝手のよいDDR構成の半導体記憶装置を提供する。

クロック信号に同期して、内部回路の動作が制御されるダイナミック型RAMであって、書き込み動作のときに入力される第2のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第1のラッチ回路に取り込み、上記第1のラッチ回路に取り込まれた書き込みデータを上記第1のクロック信号を用いて第2のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第1のクロック信号と第2のクロック信号の論理により上記第2のクロック信号の終了時に発生するノイズに対してマスクをする論理回路を設けて第3のクロック信号を形成し、少なくとも上記第2のラッチ回路の入力に上記書き込みデータを出力する第1のラッチ回路に供給する。

目的

この発明の目的は、DQSグリッジ耐性の向上を図った半導体記憶装置を提供することにある。この発明の他の目的は、使い勝手のよいDDR構成の半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

効果

実績

技術文献被引用数
5件
牽制数
1件

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請求項1

外部端子から供給される第1クロック信号に基づいて動作する内部回路と、所定のデータ量の書き込みデータの取り込みに応じて所定の回数だけレベル遷移を行う第2クロック信号に基づいて前記書き込みデータを取り込む入力部と前記入力部に接続される出力部とを含む入力回路と、前記第1クロック信号と前記第2クロック信号の論理により、最後のレベル遷移において発生する前記第2クロック信号のノイズに対してマスクをし、第3クロック信号を出力する論理回路とを具備し、前記入力部は、前記第2クロック信号に基づいて前記書き込みデータを出力し、前記出力部は、前記第3クロック信号に基づいて前記書き込みデータを出力することを特徴とする半導体装置

請求項2

請求項1において、前記第2クロック信号が入力される外部端子は、書き込み及び読み出し動作以外のときには中間レベルが入力されることを特徴とする半導体装置。

請求項3

請求項1において、前記入力部は、前記第2クロック信号の立ち上がりに同期して入力された書き込みデータをシリアル転送する第1レジスタ回路と、前記第2クロック信号の立ち下がりに同期して入力された書き込みデータをシリアルに転送する第2レジスタ回路とを備え、前記出力部は、前記第1レジスタ回路と前記第2レジスタ回路に対応した一対のラッチ回路からなることを特徴とする半導体装置。

請求項4

請求項1において、前記論理回路は、前記第1クロック信号と第2クロック信号のうち、いずれか早いタイミングで到来するクロック信号の変化に対応してセットされ、遅いタイミングで到来するクロック信号の変化に対応してリセツトされるフリップフロップ回路を備え、前記フリップフロップ回路は、セット/リセツト動作で形成されたパルスを前記第3クロック信号として出力することを特徴とする半導体装置。

請求項5

請求項1において、前記論理回路は、前記第1クロック信号が一方のレベルから他方のレベルに変化するタイミングでセットされ、前記第2クロック信号が一方のレベルから他方のレベルに変化するタイミングでリセツトされるフリップフロップ回路を備え、前記フリップフロップ回路は、セット/リセツト動作で形成されたパルスを前記第3クロック信号として出力することを特徴とする半導体装置。

請求項6

請求項1において、前記半導体装置は、ダブルデータレートDDR)構成のシンクロナスDRAMであることを特徴とする半導体装置。

請求項7

第1クロック信号を受けて動作する内部回路と、前記第1クロック信号が入力される第1入力ノードと、第2クロック信号が入力される第2入力ノードと、前記第1クロック信号と前記第2クロック信号を受けて第3クロック信号を出力する出力ノードとを有するクロック生成回路と、書き込みデータが入力される第3入力ノードと、前記出力ノードに接続される制御ノードとを有する入力回路とを具備し、前記クロック生成回路は、書き込みデータに対する前記第1クロック信号の第1レベルから第2レベルヘの第1遷移が前記第2クロック信号の第1レベルから第2レベルヘの第2遷移より遅い場合、前記第1遷移を検出して前記第3クロック信号を第3レベルから第4レベルヘ遷移させる論理回路を含むことを特徴とする半導体装置。

請求項8

請求項7において、前記入力回路は、前記第3入力ノードに接続される入力部と、前記入力部に接続される出力部とを更に含み、前記入力部は、前記第2クロック信号を用いて前記書き込みデータを前記出力部へ出力し、前記出力部は、前記第3クロック信号を用いて前記書き込みデータを前記内部回路へ出力することを特徴とする半導体装置。

請求項9

請求項8において、前記半導体装置は、ダブルデータレート(DDR)構成のシンクロナスDRAMであることを特徴とする半導体装置。

請求項10

請求項7において、前記論理回路は、前記第1遷移が前記第2遷移より早い場合、前記第2遷移を検出して前記第3クロック信号を前記第3レベルから前記第4レベルに遷移させることを特徴とする半導体装置。

請求項11

請求項10において、前記論理回路は、前記書き込みデータの入力に対する前記第2クロック信号の前記第2レベルから前記第1レベルヘの第3遷移を検出して、前記第3クロック信号を前記第4レベルから前記第3レベルに遷移させることを特徴とする半導体装置。

請求項12

請求項10において、前記論理回路は、前記書き込みデータの入力に対する前記第2クロック信号の前記第2レベルから前記第1レベルヘの第3遷移が、前記書き込みデータの入力に対する前記第1クロック信号の前記第2レベルから前記第1レベルヘの第4遷移よりも遅い場合、前記第3遷移を検出して前記第3クロック信号を前記第4レベルから前記第3レベルに遷移させ、前記第3遷移が前記第4遷移よりも早い場合、前記第4遷移を検出して前記第3クロック信号を前記第4レベルから前記第3レベルに遷移させることを特徴とする半導体装置。

請求項13

第1クロック信号を受けて動作する内部回路と、前記第1クロック信号が入力される第1入力ノードと、第2クロック信号が入力される第2入力ノードと、前記第1クロック信号と前記第2クロック信号を受けて第3クロック信号を出力する出力ノードとを有するクロック生成回路と、書き込みデータが入力される第3入力ノードと、前記出力ノードに接続される制御ノードとを有する入力回路とを具備し、前記クロック生成回路は、前記第1クロック信号の第1レベルから第2レベルヘの第1遷移を検出して前記第3クロック信号を第3レベルから第4レベルヘ遷移させ、前記書き込みデータに対する前記第2クロック信号の第2レベルから第1レベルヘの第2遷移を検出して前記第3クロック信号を第4レベルから第3レベルヘ遷移させることを特徴とする半導体装置。

請求項14

請求項13において、前記入力回路は、前記第3入力ノードに接続される入力部と、前記入力部に接続される出力部とを更に含み、前記入力部は、前記第2クロック信号に基づいて前記書き込みデータを前記出力部へ出力し、前記出力部は、前記第3クロック信号に基づいて前記書き込みデータを前記内部回路へ出力することを特徴とする半導体装置。

請求項15

請求項14において、前記半導体装置は、ダブルデータレート(DDR)構成のシンクロナスDRAMであることを特徴とする半導体装置。

請求項16

第1クロック信号を受けて動作する内部回路と、前記第1クロック信号が入力される第1入力ノードと、第2クロック信号が入力される第2入力ノードと、前記第1クロック信号と前記第2クロック信号を受けて第3クロック信号を出力する出力ノードとを有するクロック生成回路と、書き込みデータが入力される第3入力ノードと、前記出力ノードに接続される制御ノードとを有する入力回路とを具備し、前記クロック生成回路は、前記書き込みデータに対する前記第1クロック信号の第1レベルから第2レベルヘの第1遷移と、前記書き込みデータに対する前記第2クロック信号の第1レベルから第2レベルヘの第2遷移とを比較し、いずれか早い遷移を検出して前記書き込みデータに対する前記第3クロック信号を第3レベルから第4レベルヘ遷移させる論理回路を有することを特徴とする半導体装置。

請求項17

請求項16において、前記論理回路は、前記書き込みデータに対する前記第2クロック信号の第2レベルから第1レベルヘの第3遷移を検出して前記書き込みデータに対する前記第3クロック信号を第4レベルから第3レベルヘ遷移させることを特徴とする半導体装置。

請求項18

請求項17において、前記入力回路は、前記第3入力ノードに接続される入力部と、前記入力部に接続される出力部とを更に含み、前記入力部は、前記第2クロック信号に基づいて前記書き込みデータを前記出力部へ出力し、前記出力部は、前記第3クロック信号に基づいて前記書き込みデータを前記内部回路へ出力することを特徴とする半導体装置。

請求項19

請求項18において、前記半導体装置は、ダブルデータレート(DDR)構成のシンクロナスDRAMであることを特徴とする半導体装置。

請求項20

第1クロック信号を受けて動作する内部回路と、前記第1クロック信号が入力される第1入力ノードと、第2クロック信号が入力される第2入力ノードと、前記第1クロック信号と前記第2クロック信号を受けて第3クロック信号を出力する出力ノードとを有するクロック生成回路と、書き込みデータが入力される第3入力ノードと、前記出力ノードに接続される制御ノードとを有する入力回路とを具備し、前記クロック生成回路は、前記第1クロック信号の第1レベルから第2レベルヘの遷移で定められる前記第1クロック信号の周期内で、前記第2クロック信号の第2レベルから第1レベルヘの第1遷移に応じて、前記第3クロック信号を第3レベルから第4レベルヘ遷移させ、上記周期内で、上記第1遷移の後に前記第2クロック信号の第2レベルから第1レベルヘの第2遷移があっても、前記第2遷移に応して第3クロック信号を第3レベルから第4レベルヘ遷移させない論理回路を有することを特徴とする半導体装置。

請求項21

請求項20において、前記入力回路は、前記第3入力ノードに接続される入力部と、前記入力部に接続される出力部とを更に含み、前記入力部は、前記第2クロック信号に基づいて前記書き込みデータを前記出力部へ出力し、前記出力部は、前記第3クロック信号が前記第3レベルから前記第4レベルヘ遷移することに基づいて、前記書き込みデータを前記内部回路へ出力することを特徴とする半導体装置。

請求項22

請求項20において、前記半導体装置は、ダブルデータレート(DDR)構成のシンクロナスDRAMであることを特徴とする半導体装置。

技術分野

0001

この発明は、半導体記憶装置に関し、特にDDR構成のシンクロナスダイナミック型RAM(ランダムアクセスメモリ)におけるデータ入力回路に利用して有効な技術に関するものである。

背景技術

0002

DDR SDRAM(Double Data Rate Synchronous Dynamic Random AccessMemory )におけるデータ入力系の仕様では、SDRAM全体のタイミングを制御するクロック信号CLKではなく、図8に示すようにデータストローブ信号DQSのエッジに同期して書き込み用データが入力される。つまり、クロック信号CLKの立ち上がりタイミングで、ライトコマンド(Write)が入力されると、上記DQSはハイインピーダンス状態から、一旦期間tWPREの間ロウレベルになる(Preamble) 。

0003

その後に、上記ライトコマンドに対応したクロックCLKから時間tDQSSで規定されるタイミングでロウレベルからハイレベルに変化するデータストローブ信号DQSが入力され、この信号DSQのロウレベルからハイレベル及びハイレベルからロウレベルへの変化に対応し、セットアップホールド時間(tQDQSS/tQDQSH)が確保された入力データD0〜D4等が入力される。上記時間tDQSSは、0.75tCK〜1.25tCKの幅を持って規定されている。所望のデータ長分(同図ではD0〜D3)の入力データDinが入力されると、上記クロック信号DQSは、時間tWPSTの間ロウレベルとなり(Postamble)、再びハイインピーダンス状態に戻る。

0004

本願発明者等においては、この発明に先立って上記のデータ入力系の仕様に対応して、図9に示すような入力回路を開発した。この回路は、上記クロック信号DQSにより動作するスルーラッチ回路を組み合わせて、3段のシフトレジスタと2段のシフトレジスタを構成し、データD0とD2はクロック信号DQSの立ち上がりエッジに同期して上記3段のシフトレジスタで転送し、データD1とD3は、クロック信号DQSの立ち下がりエッジに同期して上記2段のシフトレジスタで転送し、2系統入力データDin1stと、入力データDin2ndにパラレル変換し、クロック信号CLKで入力信号を取り込む一対のラッチ回路に入力させてDQS−CLK間でのタイミングの乗り換えを行い、かかるクロック信号CLKに同期してメモリアレイの選択されたメモリセル書き込み動作を行なわせる。

発明が解決しようとする課題

0005

しかしながら、上記の入力回路においては次のような問題の生じることが判明した。すなわち、図10に示すように上記ライトコマンドに対応したクロックCLKから規定される時間tDQSSが0.75tCKのように短いとき、所望のデータ長分のデータが入力されたとき、クロック信号CLKに同期して形成されるクロック信号DICLKが到来する前に、上記クロック信号DQSがハイインピーダンス状態に戻り、上記クロック信号DQSが入力される入力端子ハイインピーダンスに戻る際において、上記クロック信号DQSを形成している出力回路においてグリッジと呼ばれるノイズを発生させてしまう可能性があり、かかるノイズを入力回路においてはクロック信号DQSと見做してシフトクロックを発生させて上記シフトレジスタに対して1ビットシフト動作を行なわせてしまう。このシフト動作により、本来保持すべきデータが消滅し、遅れて搭載する上記クロック信号DICLKによるタイミングでは、無効データ(invalid)を書き込みデータとして取り込んでしまうという問題の生じることが判明した。

0006

この発明の目的は、DQSグリッジ耐性の向上を図った半導体記憶装置を提供することにある。この発明の他の目的は、使い勝手のよいDDR構成の半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0007

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。クロック信号に同期して、内部回路の動作が制御されるダイナミック型RAMであって、書き込み動作のときに入力される第2のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第1のラッチ回路に取り込み、上記第1のラッチ回路に取り込まれた書き込みデータを上記第1のクロック信号を用いて第2のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第1のクロック信号と第2のクロック信号の論理により上記第2のクロック信号の終了時に発生するノイズに対してマスクをする論理回路を設けて第3のクロック信号を形成し、少なくとも上記第2のラッチ回路の入力に上記書き込みデータを出力する第1のラッチ回路に供給する。

発明を実施するための最良の形態

0008

図7には、この発明る係るダイナミック型RAMの一実施例のブロック図が示されている。この実施例におけるダイナミック型RAMは、DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory ;以下単にDDR SDRAMという)に向けられている。この実施例のDDR SDRAMは、特に制限されないが、4つのメモリバンクに対応して4つのメモリアレイ200A〜200Dが設けられる。4つのメモリバンク0〜3にそれぞれ対応されたメモリアレイ200A〜200Dは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。

0009

上記メモリアレイ200Aの図示しないワード線は行(ロウデコーダ(Row DEC) 201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリアレイ200Aの図示しない相補データ線はセンスアンプ(SenseAMP)202A及びカラム選択回路(Column DEC)203AのI/O線に結合される。センスアンプ202Aは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路203Aは、上記相データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路を含む。カラムスイッチ回路カラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。

0010

メモリアレイ200Bないし200Dも同様に、ロウデコーダ201B〜D,センスアンプ203B〜D及びカラム選択回路203B〜Dが設けられる。上記相補I/O線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)210の出力端子及びメインアンプを含むデータ出力回路(Dout Buffer)211の入力端子に接続される。端子DQは、特に制限されないが、16ビットからなるデータD0−D15を入力又は出力するデータ入出力端子とされる。DQSバッファ(DQS Buffer) 215は、読み出し動作のときに上記端子DQから出力するデータのデータストローブ信号を形成する。

0011

アドレス入力端子から供給されるアドレス信号A0〜A14は、アドレスバッファ(Address Buffer)204で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)205に保持され、カラム系アドレス信号はカラムアドレスバッファ(Column Address Buffer)206に保持される。リフレッシュカウンタ(Refresh Counter) 208は、オートマチクリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。

0012

例えば、256Mビットのような記憶容量を持つ場合、カラムアドレス信号としては、2ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号A14を入力するアドレス端子が設けられる。×4ビット構成では、アドレス信号A11まで有効とされ、×8ビット構成ではアドレス信号A10までが有効とされ、×16ビット構成ではアドレス信号A9までが有効とされる。64Mビットのような記憶容量の場合には、×4ビット構成では、アドレス信号A10まで有効とされ、×8ビット構成ではアドレス信号A9までが有効とされ、そして図のように×16ビット構成ではアドレス信号A8までが有効とされる。

0013

上記カラムアドレスバッファ206の出力は、カラムアドレスカウンタ(Column Address Counter) 207のプリセットデータとして供給され、列(カラムアドレスカウンタ207は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。

0014

モードレジスタ(Mode Register) 213は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) 201AないしDは、バンクセレクト(Bank Select)回路212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路(Control Logic)209は、特に制限されないが、クロック信号CLK、/CLK(記号/はこれが付された信号がロウイネーブルの信号であることを意味する)、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号RAS、及びライトイネーブル信号/WEなどの外部制御信号と、/DM及びDQSとモードレジスタ213を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR SDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。

0015

クロック信号CLKと/CLKは、クロックバッファを介してDLL回路214に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路211とDQSバッファ215の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路210や、列アドレスカウンタ207に供給されるクロック端子に供給される。

0016

他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態バースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。

0017

クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントロール回路209に供給され、その信号が例えばハイレベルのときにはデータ出力回路211は高出力インピーダンス状態にされる。

0018

上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブバンクアクティブコマンドサイクルにおけるA0〜A11のレベルによって定義される。

0019

アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。

0020

上記カラムアドレス信号は、前記のように256Mビットで×16ビット構成の場合には、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A9のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセススタートアドレスとされる。

0021

次に、コマンドによって指示されるSDRAMの主な動作モードを説明する。
(1)モードレジスタセットコマンド(Mo)
上記モードレジスタ30をセットするためのコマンドであり、/CS,/RAS,/CAS,/WE=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジスタセットデータ)はA0〜A11を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングスCASレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、2,4,8とされ、設定可能なCASレイテンシイは2,2.5とされ、設定可能なライトモードは、バーストライトシングルライトとされる。

0022

上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において/CASの立ち下がりから出力バッファ211の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータ確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。

0023

(2)ロウアドレスストローブ・バンクアクティブコマンド(Ac)
これは、ロウアドレスストローブの指示とA12とA13によるメモリバンクの選択を有効にするコマンドであり、/CS,/RAS=ロウレベル、/CAS,/WE=ハイレベルによって指示され、このときA0〜A9に供給されるアドレスがロウアドレス信号として、A12とA13に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。

0024

(3)カラムアドレス・リードコマンド(Re)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、/CS,/CAS=ロウレベル、/RAS,/WE=ハイレベルによって指示され、このときA0〜A9(×16ビット構成の場合)に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。

0025

これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ207から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ211からのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。

0026

(4)カラムアドレス・ライトコマンド(Wr)
当該コマンドは、/CS,/CAS,/WE=ロウレベル、/RAS=ハイレベルによって指示され、このときA0〜A9に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの1クロック後から開始される。

0027

(5)プリチャージコマンド(Pr)
これはA12とA13によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、/CS,/RAS,/WE=ロウレベル、/CAS=ハイレベルによって指示される。

0028

(6)オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、/CS,/RAS,/CAS=ロウレベル、/WE,CKE=ハイレベルによって指示される。

0029

(7)ノーオペレーションコマンド(Nop)
これは実質的な動作を行わないこと指示するコマンドであり、/CS=ロウレベル、/RAS,/CAS,/WEのハイレベルによって指示される。

0030

DDR SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。

0031

したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のDDR SDRAMは、上記のように16ビットの単位でのメモリアクセスを行い、A0〜A11のアドレスにより約4Mのアドレスを持ち、4つのメモリバンクで構成されることから、全体では約256Mビット(4M×4バンク×16ビット)のような記憶容量を持つようにされる。

0032

DDR SDRAMの詳細な読み出し動作は、次の通りである。チップセレクト/CS, /RAS、/CAS、ライトイネーブル/WEの各信号はCLK信号に同期して入力される。/RAS=0と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ205とバンクセレクト回路212で保持される。バンクセレクト回路212で指定されたバンクのロウデコーダ210がロウアドレス信号をデコードしてメモリセルアレイ200から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ202によって増幅, 保持される。指定されたバンクはアクティブ(Active)になる。

0033

行アドレス入力から3CLK後、CAS=0と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ206とバンクセレクト回路212で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ207から出力され、カラムデコーダ203が列を選択する。選択されたデータがセンスアンプ202から出力される。このとき出力されるデータは2組分である(×4ビット構成では8ビット、×16ビット構成では32ビット)。

0034

センスアンプ202から出力されたデータはデータバスDataBusを介してデータ出力回路211からチップ外へ出力される。出力タイミングはDLL214から出力されるQCLKの立上がり、立ち下がりの両エッジに同期する。この時、上記のように2組分のデータはパラレルシリアル変換され、1組分×2のデータとなる。データ出力と同時に、DQSバッファ215からデータストローブ信号DQSが出力される。モードレジスタ213に保存されているバースト長が4以上の場合、カラムアドレスカウンタ207は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。

0035

上記DLL214の役割は、データ出力回路211と、DQSバッファ215の動作クロックを生成する。上記データ出力回路211とDQSバッファ215は、DLL214で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部CLKよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックCLKに一致させる。したがって、上記DQSバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。

0036

書き込み動作のときには、上記DDR SDRAMのDQSバッファ215が出力ハイインピーダンス状態であるので、上記端子DQSにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号DQSが入力され、端子DQにはそれに同期した書き込みデータが入力される。データ入力回路210は、上記端子DQから入力された書き込みデータを、上記端子DQSから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号CLKに同期してパラレルに変換して、データバスDataBusを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。このような書き込み動作において、前記のように端子DQSにのるグリッジと呼ばれるノイズによって、上記データ入力回路210が誤動作しないように、上記グリッジのマスク機能が付加される。

0037

図1には、この発明に係るデータ入力回路とそのクロック生成回路の一実施例の回路図が示されている。データ入力回路は、データ入力バッファと、入力部のフリップフロップ回路FF1、出力部のフリップフロップ回路FF2及び書き込みデータ取り込み用のフリップフロップ回路FF3から構成される。上記フリップフロップ回路FF1とFF2は、前記データストローブ信号DQSに対応して動作させられ、フリップフロップ回路FF3はSDRAMのチップ全体の制御に用いられるクロック信号CLKにより動作させられて、書き込みデータに対してDQS−CLK間でのタイミングの乗り換えを行なわせる。

0038

外部端子Dinから入力された書き込みデータは、2段縦列接続インバータ回路N1とN2からなる入力バッファにより内部信号に変換される。上記入力部のフリップフロップ回路FF1は、入力取り込み用のクロック信号DQSCKにより動作する3個のスルーラッチ回路から構成される。スルーラッチ回路の1つは、入力側のクロックドインバータ回路C1と、インバータ回路N1及びこのインバータ回路の入力と出力との間に設けられた帰還用のクロックドインバータ回路C2から構成される。他の2つのスルーラッチ回路も、上記と同様なクロックドインバータ回路C3とC4及びインバータ回路N4、クロックドインバータ回路C5とC6及びインバータ回路N5から構成される。

0039

上記スルーラッチ回路C1、C2及びN3とスルーラッチ回路C3、C4及びN4は縦列接続される。このうちの入力側のスルーラッチ回路と、残り1つのスルーラッチ回路C5、C6及びN5には、上記入力バッファにより形成された内部信号が供給される。上記2段縦列接続のスルーラッチのうち、前段側のスルーラッチ回路(C1,C2,N3)は、クロック信号DQSCKがロウレベルのときに入力側のクロックドインバータ回路C1が動作状態となり、帰還側のクロックドインバータ回路C2が出力ハイインピーダンスとなり、入力信号をスルーさせる。

0040

上記2段縦列接続のスルーラッチのうち、後段側のスルーラッチ回路(C3,C4,N4)は、逆にクロック信号DQSCKがハイレベルのときに入力側のクロックドインバータ回路C1が動作状態となり、帰還側のクロックドインバータ回路C2が出力ハイイインピーダンスとなり入力信号をスルーさせる。つまり、クロック信号DQSCKがロウレベルときには、入力側のクロックドインバータ回路C1が出力ハイインピーダンス状態となり、帰還側のクロックドインバータ回路C2が動作状態となりその前にスルーさせた入力信号を保持している。したがって、上記入力側のスルーラッチが入力信号をスルーさせているときには、出力側のスルーラッチ回路は、それ以前に取り込まれた入力信号を保持している。これにより、クロック信号DQSCKのハイレベルとロウレベルにより、1ビットのシフト動作が行なわれる。

0041

上記残り1つのスルーラッチ回路(C5,C6,N5)は、上記後段側のスルーラッチ回路(C3,C4,N4)と同じくクロック信号DQSCKがハイレベルのときに入力側のクロックドインバータ回路C5が動作状態となり、帰還側のクロックドインバータ回路C6が出力ハイインピーダンスとなり入力信号をスルーさせる。つまり、クロック信号DQSCKがロウレベルになって、上記スルーラッチ回路(C1,C2,N3)が入力信号をスルーさせているときには、入力側のクロックドインバータ回路C5が出力ハイインピーダンス状態となり、帰還側のクロックドインバータ回路C2が動作状態となりそれ以前にスルーさせた入力信号を保持している。

0042

この結果、クロック信号DQSCKに同期してシリアルに入力される1つ目のデータD0は、クロック信号DQSCKがロウレベルからハイレベルに変化するタイミングでスルーラッチ回路(C1,C2,N3)に取り込まれ、クロック信号DQSCKがハイレベルからロウレベルに変化するタイミングでスルーラッチ回路(C3,C4,N4)に転送されるとともに、かかるタイミングで入力された2つ目のデータは、スルーラッチ回路(C5,C6,N5)に取り込まれる。これにより、2ビットのシリアルデータがパラレルデータとして取り込まれる。以下、同様にシリアルに入力される書き込みデータがあると、上記のようなタイミングでパラレル変換されて取り込まれる。

0043

フリップフロップ回路FF2とFF3は、上記パラレル変換された2ビットのデータに対応して、それぞれ一対のスルーラッチ回路から構成される。この実施例では、上記フリップフロップ回路FF2の動作を制御するクロック信号を、前記図8のように入力信号をパラレル変換するフリップフロップ回路FF1と同じクロック信号DQSCKを用いるではなく、次に説明するグリッジマスク機能を付加したクロック発生回路で形成されたクロック信号DQSCK1が用いられる。上記フリップフロップ回路FF3は、前記同様にクロック信号CLKに対応したクロック信号DICLKにより動作させられて、前記のようにデータストローブ信号DQSに対応したクロックからチップ全般の制御に用いられるクロック信号CLKの乗り換えを行なわせる。

0044

クロック生成回路は、クロック信号CLKとDQSを入力とし、前記クロック信号DQSCK、DQSCK1及びDICLKを形成する。このうち、クロック信号DQSCKは、前記データストローブ信号DQSに対応した信号であり、クロック信号DICLKも上記クロック信号CLKに対応した信号である。つまり、上記クロック信号DQSCKは、外部端子から供給されたデータストローブ信号DQSを受ける入力バッファを通した信号がそのまま用いられ、上記クロック信号DICLKは、外部端子から供給されたクロック信号CLKを受ける入力バッファを通した信号がそのまま用いられる。

0045

クロック信号DQSCK1は、前記のようなグリッジに実質的に応答しないようにマスク機能を実現する論理回路により形成される。この実施例では、ナンドゲート回路G1とG2でセット/リセットのフリップフロップ回路を構成し、かかるフリップフロップ回路のセット入力SBに上記クロック信号CLKの条件を付加することにより、上記グリッジに実質的に応答しないクロック信号DQSCK1を形成する。

0046

上記セット入力信号SBを形成するナンドゲート回路G3の入力には、クロック信号CLKと、データストローブ信号DQSを供給する。なお、タイミング調整のために上記データストローブ信号DQSは、遅延させた信号も用いられる。上記フリップフロップ回路のリセット入力信号RBは、遅延回路とインバータ回路により反転遅延信号を形成し、それと更には反転遅延した信号とをナンドゲート回路G4に入力して、上記データストローブ信号DQSがハイレベルからロウレベルに変化するときに形成される1ショットパルスが用いられる。なお、セット入力信号SBを形成するために、データストローブ信号DQSを遅延させた信号を形成する遅延回路及びオアゲート回路は省略するものであってもよい。

0047

図2には、上記データ入力回路の動作の一例を説明するためのタイミング図が示されている。同図においては、コマンド入力から最初のデータストローブ信号DQSが入力されるまでの時間tDQSSが、許容最小の0.75tCKのときの動作が示されている。このようにデータストローブ信号DQSがクロック信号CLKに先行して入力された場合に、前記クロック信号DQSCK1は、データストローブ信号DQSが先にハイレベルにされるので、クロック信号CLKがロウレベルからハイレベルに変化するタイミングに対応してロウレベルからハイレベルに変化し、1番目のデータD0と2番目のデータD1をフリップフロップ回路FF2に取り込む。そして、クロック信号CLKに対応して形成されるクロック信号DICLKにより、取り込んだデータをフリップフロップ回路FF3に転送した後に、3番目のデータD2と4番目のデータD3を上記クロック信号DQSCK1のロウレベルからハイレベルに変化するタイミングで取り込む。

0048

上記クロック信号DQSCK1のハイレベルからロウレベルの変化に対応してデータD2とD3をフリップフロップ回路FF2が取り込んだ状態で、上記フリップフロップ回路FF3に対してデータD2とD3を転送する前に、言い換えるならば、クロック信号DICLKがロウレベルからハイレベルに変化する前に、データストローブ信号DQSがハイインピーダンスに戻る際にグリッジと呼ばれるノイズが発生したしても、このときはクロック信号CLKがロウレベルにされているで、前記クロック生成回路のフリップフロップ回路のセット信号SBを発生させない。したがって、上記フリップフロップ回路FF2に対してデータの取り込みを行なわせるようなクロック信号DQSCK1が形成されないから、前記データD2とD3を保持したままとなり、クロック信号DICLKに対応してフリップフロップ回路FF3に書き込みデータとして取り込まれるものとなる。

0049

図3には、上記データ入力回路の動作の他の一例を説明するためのタイミング図が示されている。同図においては、コマンド入力から最初のデータストローブ信号DQSが入力されるまでの時間tDQSSが、最大最小の1.25tCKのときの動作が示されている。このようにデータストローブ信号DQSがクロック信号CLKより遅れて入力された場合に、クロック信号CLKがハイレベルであるので、前記クロック信号DQSCK1は、データストローブ信号DQSに対応して形成される。

0050

このため、クロック信号DQSCK1のハイレベルからロウレベルの変化に対応してデータD2とD3をフリップフロップ回路FF2が取り込んだ状態で、上記クロック信号DICLKがロウレベルからハイレベルに変化してそれを取り込んでしまう。つまり、上記フリップフロップ回路FF3に対してデータD2とD3を転送した後に、データストローブ信号DQSがハイインピーダンスに戻るようになるため、グリッジと呼ばれるノイズが発生したしても、すでに有効なデータはフリップフロップ回路FF3に転送されているので、上記グリッジによって、フリップフロップ回路FF2の保持データD2とD3が消滅しても何な問題にならない。

0051

図4には、この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例の回路図が示されている。この実施例は、基本的には前記図1の実施例と同様である。クロック生成回路において、入力される信号が反転信号を用いている。つまり、クロック信号CLK及びデータストローブ信号DQSは、入力バッファを構成する1つのインバータ回路の出力信号により反転した信号をクロック生成回路に入力している。そして、セット/リセットのフリップフロップ回路の出力信号を2つのインバータ回路を通して出力させるようにすることにより、論理レベルを前記図1の同じくしている。このように論理レベルを逆にしても、同様な動作を行なわせることができる。

0052

図5には、この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例の回路図が示されている。この実施例は、基本的には前記図1の実施例と同様である。ただし、クロック生成回路において、セット入力SBとリセット入力RBの両方に対して、クロック信号CLKの論理条件を加えている。つまり、セット入力SBは、前記同様にクロック信号CLKとデータストローブ信号DQSのうちいずれか遅くハイレベルにされたタイミングで形成され、リセット信号RBも、同様にクロック信号CLKとデータストローブ信号DQSのうちいずれか遅くロウレベルにされたタイミングで形成されるようになっている。これにより、クロック信号DQSCK1のパルスデューティ分配が容易になる。

0053

つまり、クロック信号DQSCK1のパルスデューティが、クロック信号CLKとデータストローブ信号DQSのうちいずれかタイミングが遅れている方の信号のパルスデューティと同等になる。その結果、クロック信号DQSCK1のパルスデューティは、ほぼ0.5tCKとなるので、パルスつぶれる恐れがなく分配が容易になる。

0054

図6には、この発明に係るデータ入力回路とそのクロック生成回路の更に他の一実施例の回路図が示されている。この実施例は、基本的には前記図1の実施例と同様である。ただし、クロック生成回路において、セット入力SBをクロック信号CLKのロウレベルからハイレベルへの変化タイミングで形成し、リセット入力SBをデータストローブ信号DQSのハイレベルからロウレベルの変化タイミングで形成するものである。クロック信号CLKとデータストローブ信号DQSの位相関係は、前記図8に示したようにデータストローブ信号DQSは、tDQSS=0.75tCK〜1.25tCKと、0.5tCKのパルス幅を持つように形成されるので、この実施例のような単純な論理回路でもグリッジを実質的除去することができる。

0055

別の表現をすると、クロック信号CLKとデータストローブ信号DQSの位相関係は、前述に示したように、tDQSS=0.75tCK〜1.25tCKと規定されており、クロック信号CLKとデータストローブ信号DQSはそれぞれ0.5tCKのパルス幅を持つように形成されるので、データストローブ信号DQSの立ち下がりからクロック信号CLKの立ち上がり(/CLKの立ち下がり)までの間隔は、少なくと0.25tCK程度である。そのため、クロック信号CLKとデータストコーブ信号DQSとで信号パス遅延時間差が十分小さければ、クロック信号DQSCK1を発生させるラッチ回路のセット側でクロック信号CLKとデータストローブ信号DQSとの論理をとらなくても正常動作が可能である。すなわち、この実施例のような単純な論理回路でも、前述の回路と同様に、データストローブ信号DQSのグリッジを実質的除去することができる。

0056

上記の実施例から得られる作用効果は、下記の通りである。
(1)書き込み動作のときに入力される第2のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第1のラッチ回路に取り込み、上記第1のラッチ回路に取り込まれた書き込みデータを上記第1のクロック信号を用いて第2のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第1のクロック信号と第2のクロック信号の論理により上記第2のクロック信号の終了時に発生するノイズに対してマクスをする論理回路を設けて第3のクロック信号を形成し、少なくとも上記第2のラッチ回路の入力に上記書き込みデータを出力する第1のラッチ回路に供給することにより、上記第2のクロック信号を形成する出力回路において上記ノイズの発生を防止するための格別の対策が不要となり、使い勝手がよく、かつ上記耐ノイズ性を向上させることができるという効果が得られる。

0057

(2) 上記に加えて、上記第2のクロック信号が入力される外部端子を上記クロック信号を取り込む入力回路の入力端子と、読み出し動作のときに上記第1のクロック信号に対応して内部のクロック発生回路で形成されたクロック信号を出力させる3状出力機能を持つ出力回路の出力端子と併用し、書き込み及び読み出し動作で以外のときにはハイインピーダンス状態にすることにより、少ない外部端子によりデータの入出力高速にかつ安定的に行なうようにすることができるという効果が得られる。

0058

(3) 上記に加えて、上記第1のラッチ回路を上記第2のクロック信号の立ち上がりに同期して入力された書き込みデータをシリアルに転送する第1の1のラッチ回路と、上記第2のクロック信号の立ち下がりに同期して入力された書き込みデータをシリアルに転送する第1の2のチッチ回路で構成してシリアルデータをパラレル変換し、上記第1の1のラッチ回路と第1の2のラッチ回路に対応した一対のラッチ回路を設けることにより、書き込みサイクルに対して2倍の速度でデータの入力を行なわせることができるという効果が得られる。

0059

(4) 上記に加えて、上記論理回路として、上記第1のクロック信号と第2のクロック信号のうち、いずれか早いタイミングで到来するクロック信号の変化に対応してセットされ、遅いタイミングで到来するクロック信号の変化に対応してリセットされるフリップフロップ回路を用い、上記フリップフロップ回路のセット/リセット動作により上記第3のクロック信号を形成することにより、簡単な構成で第2のクロックに発生するノイズを実質的に削除することができるという効果が得られる。

0060

(5) 上記に加えて、上記論理回路として、上記第1のクロック信号が一方のレベルから他方のレベルに変化するタイミングでセットされ、上記第2のクロック信号が一方のレベルから他方のレベルに変化するタイミングでリセットされるフリップフロップ回路を用い、かかるフリップフロップ回路のセット/リセット動作により上記第3のクロック信号を形成することにより、簡単な構成で第2のクロックに発生するノイズを実質的に削除することができるという効果が得られる。

0061

(6) 上記ダイナミック型RAMは、DDR構成のシンクロナスDRAMとすることにより、データストローブ信号DQSに規定されたタイミング仕様満足し、かつ書き込みデータ入力終了時での耐グリッジの向上を図ることができるという効果が得られる。

0062

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ部は、ダイナミック型RAMの他に、スタティック型RAMを用いるものであってもよい。つまり、スタティック型RAMにおいても、DDR構成でデータの入力と出力を行なうようにするものには同様に適用できる。上記データストローブ信号DQSの終了時に発生するノイズをマスクする論理回路は、前記のようにセット/リセットのフリップフロップ回路を用いるもの他、ゲート回路を用いて上記ノイズをマスクするようにするものであってもよい。

0063

この発明に係る半導体記憶装置は、前記のようなDDR構成のシンクロナスDRAMの他に、上記DDRの規格でデータの入力を行なうようにする各種半導体記憶装置に広く利用することができる。また、その他にも、動作タイミング一般を制御するクロック信号と、待機時にハイインピーダンス状態とされるデータストローブ信号を用いて、データの入力が制御される各種半導体記憶装置に利用することができる。さらに、半導体記憶装置に限らず、同様にデータの入力が制御される各種半導体装置に広く利用することができる。

発明の効果

0064

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。書き込み動作のときに入力される第2のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第1のラッチ回路に取り込み、上記第1のラッチ回路に取り込まれた書き込みデータを上記第1のクロック信号を用いて第2のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第1のクロック信号と第2のクロック信号の論理により上記第2のクロック信号の終了時に発生するノイズに対してマスクをする論理回路を設けて第3のクロック信号を形成し、少なくとも上記第2のラッチ回路の入力に上記書き込みデータを出力する第1のラッチ回路に供給することにより、上記第2のクロック信号を形成する出力回路において上記ノイズの発生を防止するための格別の対策が不要となり、使い勝手がよく、かつ上記耐ノイズ性を向上させることができる。

図面の簡単な説明

0065

図1この発明に係るデータ入力回路とそのクロック生成回路の一実施例を示す回路図である。
図2上記データ入力回路の動作の一例を説明するためのタイミング図である。
図3上記データ入力回路の動作の他の一例を説明するためのタイミング図である。
図4この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例を示す回路図である。
図5この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例を示す回路図である。
図6この発明に係るデータ入力回路とそのクロック生成回路の更に他の一実施例を示す回路図である。
図7この発明る係るダイナミック型RAMの一実施例を示すブロック図である。
図8DDR SDRAMの動作を書き込み動作を説明するためのタイミング図である。
図9この発明に先立って検討されたデータ入力回路の回路図である。
図10図9のデータ入力回路の動作を説明するためのタイミング図である。

--

0066

C1〜C6…クロックドインバータ回路、N1〜N5…インバータ回路、G1〜G4…ナンドゲート回路、Delay…遅延回路、FF1〜FF3…フリップフロップ回路、200A〜D…メモリアレイ、201A〜D…ロウデコーダ、202A〜D…センスアンプ、203A〜D…カラムデコーダ、204…アドレスバッファ、205…ロウアドレスバッファ、206…カラムアドレスバッファ、207…カラムアドレスカウンタ、208…リフレッシュカウンタ、209…コントロール回路、210…データ入力回路、211…データ出力回路、212…バンクセレクト回路、213…モードレジスタ、214…DLL、214…DQSバッファ401…4分周回路、402…位相比較器、403…ステート制御回路、404…パルス発生回路、405…チャージポンプパルス発生回路、2091…クロック入力回路

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