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技術 ディジタル・シグナル・プロセッサ

出願人 富士通株式会社
発明者 片山浩河合千晴中井丈裕富田吉弘
出願日 1999年12月27日 (21年4ヶ月経過) 出願番号 1999-369155
公開日 2001年7月6日 (19年10ヶ月経過) 公開番号 2001-184202
状態 未査定
技術分野 マイクロコンピュータ ストアードプログラム制御 ストアードプログラム ストアードプログラム
主要キーワード 暫定版 改良部分 試作機 種係数 改良版 開発過程 固定小数点演算 フラグ制御
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この項目の情報は公開日時点(2001年7月6日)のものです。
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図面 (10)

課題

命令を格納した命令メモリ及び各種係数等を格納したテーブルメモリとを有するディジタルシグナルプロセッサに関し、ファーム開発を容易とし、且つ小型,低消費電力化を図る。

解決手段

演算処理部1と、命令を格納した命令メモリ2と、各種の定数等を格納したテーブルメモリ3と、ワークエリアとして利用するデータメモリ4とを含むDSPであり、命令メモリ2を、変更を要しない命令を格納したリードオンリメモリ(ROM)2Aと、変更又は追加する命令を格納するランダムアクセスメモリ(RAM)2Bとの混載構成とし、同様に、テーブルメモリ3も、固定的な定数を格納したROM3Aと、変更を要する定数を格納したRAM3Bとの混載構成とする。

概要

背景

ディジタルシグナルプロセッサ(以下DSPと略称する)は、乗算器等を備えて、積和演算等の各種のデータの演算処理等を行うことができるものである。従って、携帯電話機等の移動端末装置に於ける音声圧縮符号化及び復号化処理等に適用されている。このような移動端末装置に適用するDSPは、小型,軽量,低消費電力であることが要求されるから、固定小数点演算の機能を備え、又各種命令リードオンリメモリ(ROM)に格納する場合が一般的である。

図8は従来例の説明図であり、51は演算処理部、52は命令メモリ(ROM)、53はテーブルメモリ(ROM)、54はデータメモリ(RAM)、55は命令復号部、56は入出力部(I/O)を示す。演算処理部51は、加算器,乗算器,レジスタ等を含み、例えば、16ビットの固定小数点演算を行う機能を備えている。又リードオンリメモリ(ROM)により構成された命令メモリ52に、演算処理部51に於いて演算処理する為の命令が格納されている。

命令復号部55は、命令メモリ52から順次命令を読出して復号し、演算処理部51は復号された命令に従って、入出力部56を介して送受信処理送受話器等の音声入出力部から入力されたデータについての演算処理を実行する。その時に必要な固定データの例えばフィルタ演算に於けるフィルタ係数等は、リードオンリメモリ(ROM)により構成されたテーブルメモリ53に格納されている。又演算処理過程に於けるデータは、ランダムアクセスメモリ(RAM)により構成されたデータメモリ54をワークエリアとして一時的に格納される。演算処理部51に於ける演算結果は、入出力部56を介して、送受信処理部や送受話器等の音声入出力部に送出される。

概要

命令を格納した命令メモリ及び各種係数等を格納したテーブルメモリとを有するディジタル・シグナル・プロセッサに関し、ファーム開発を容易とし、且つ小型,低消費電力化を図る。

演算処理部1と、命令を格納した命令メモリ2と、各種の定数等を格納したテーブルメモリ3と、ワークエリアとして利用するデータメモリ4とを含むDSPであり、命令メモリ2を、変更を要しない命令を格納したリードオンリメモリ(ROM)2Aと、変更又は追加する命令を格納するランダムアクセスメモリ(RAM)2Bとの混載構成とし、同様に、テーブルメモリ3も、固定的な定数を格納したROM3Aと、変更を要する定数を格納したRAM3Bとの混載構成とする。

目的

フラッシュメモリと称されるEEPROM電気的に消去可能のリードオンリメモリ)を用いることも考えられるが、データ書込みに要する時間が、ランダムアクセスメモリ(RAM)に比較して非常に長いものである。従って、命令等の書き換えに要する時間が長くなる問題がある。又複数の機能を適宜選択してダウンロードする場合、ダウンロードに要する時間が長くなる問題がある。本発明は、ファーム開発を容易とし、且つ小型且つ低消費電力のDSPを提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

演算処理部と、命令を格納した命令メモリと、各種の定数を格納したテーブルメモリと、処理データを一時的に保持するデータメモリとを備えたディジタルシグナルプロセッサに於いて、前記命令メモリを、変更を要しない命令を格納したリードオンリメモリと、一部変更又は追加する命令を格納するランダムアクセスメモリとの混載構成としたことを特徴とするディジタル・シグナル・プロセッサ。

請求項2

前記テーブルメモリを、変更を要しない定数を格納したリードオンリメモリと、一部変更又は追加する定数を格納するランダムアクセスメモリとの混載構成としたことを特徴とする請求項1記載のディジタル・シグナル・プロセッサ。

請求項3

前記ランダムアクセスメモリに供給する電力及びクロックの供給,停止を、該ランダムアクセスメモリに対するアクセスの要否に対応して制御する構成を備えたことを特徴とする請求項1又は2記載のディジタル・シグナル・プロセッサ。

請求項4

前記命令メモリを、前記リードオンリメモリと前記ランダムアクセスメモリとによるバンク構成とし、該バンク切替えを行う構成を備えたことを特徴とする請求項1又は3記載のディジタル・シグナル・プロセッサ。

技術分野

0001

本発明は、命令及びテーブルデータを格納したメモリをROM(Read OnlyMemory )とRAM(Random Access Memory )との混載構成としたディジタルシグナルプロセッサ(DSP;Digital Signal Processor)に関する。

背景技術

0002

ディジタル・シグナル・プロセッサ(以下DSPと略称する)は、乗算器等を備えて、積和演算等の各種のデータの演算処理等を行うことができるものである。従って、携帯電話機等の移動端末装置に於ける音声圧縮符号化及び復号化処理等に適用されている。このような移動端末装置に適用するDSPは、小型,軽量,低消費電力であることが要求されるから、固定小数点演算の機能を備え、又各種命令リードオンリメモリ(ROM)に格納する場合が一般的である。

0003

図8は従来例の説明図であり、51は演算処理部、52は命令メモリ(ROM)、53はテーブルメモリ(ROM)、54はデータメモリ(RAM)、55は命令復号部、56は入出力部(I/O)を示す。演算処理部51は、加算器,乗算器,レジスタ等を含み、例えば、16ビットの固定小数点演算を行う機能を備えている。又リードオンリメモリ(ROM)により構成された命令メモリ52に、演算処理部51に於いて演算処理する為の命令が格納されている。

0004

命令復号部55は、命令メモリ52から順次命令を読出して復号し、演算処理部51は復号された命令に従って、入出力部56を介して送受信処理送受話器等の音声入出力部から入力されたデータについての演算処理を実行する。その時に必要な固定データの例えばフィルタ演算に於けるフィルタ係数等は、リードオンリメモリ(ROM)により構成されたテーブルメモリ53に格納されている。又演算処理過程に於けるデータは、ランダムアクセスメモリ(RAM)により構成されたデータメモリ54をワークエリアとして一時的に格納される。演算処理部51に於ける演算結果は、入出力部56を介して、送受信処理部や送受話器等の音声入出力部に送出される。

発明が解決しようとする課題

0005

メモリは、ランダムアクセスメモリ(RAM)に比較してリードオンリメモリ(ROM)は小型且つ低消費電力である。従って、変更を要しない命令や固定データを格納した命令メモリ52やテーブルメモリ53はリードオンリメモリ(ROM)により構成することになる。従って、DSPの開発過程に於いては、命令を予め定めておく必要がある。

0006

例えば、DSPの開発は、図9に示すように、ファーム開発とDSP設計とを並行して進め、ES(Engineering Sample )作成時には、命令をリードオンリメモリ(ROM)に書込んで、命令メモリ52を作成する必要がある。従って、命令については先行して開発を進める必要がある。そして、ESを作成後、試作と評価とを行った後、評価結果が良ければ、CS(Commercial Sample )を作成し、量産に移行する。

0007

前述のように、ES作成時には、既に命令の開発が終了している必要があり、試作機の評価結果を命令には反映することができないものである。若し、試作機の評価結果、命令を変更する必要があると、ファーム開発,評価の段階に戻ってファーム開発を行わなければならなくなる。そこで、ランダムアクセスメモリ(RAM)により命令メモリを構成することが考えられる。しかし、ランダムアクセスメモリ(RAM)は、リードオンリメモリ(ROM)に比較して、通常は4倍程度大きくなり、又記憶内容を保持する為の電力も必要であるから、消費電力が大きくなる問題もある。更に、ランダムアクセスメモリ(RAM)を搭載した後、命令を書込む為のダウンロード機能等を必要とするから、回路規模が大きくなる問題もある。

0008

フラッシュメモリと称されるEEPROM電気的に消去可能のリードオンリメモリ)を用いることも考えられるが、データ書込みに要する時間が、ランダムアクセスメモリ(RAM)に比較して非常に長いものである。従って、命令等の書き換えに要する時間が長くなる問題がある。又複数の機能を適宜選択してダウンロードする場合、ダウンロードに要する時間が長くなる問題がある。本発明は、ファーム開発を容易とし、且つ小型且つ低消費電力のDSPを提供することを目的とする。

課題を解決するための手段

0009

本発明のディジタル・シグナル・プロセッサは、(1)演算処理部1と、命令を格納した命令メモリ2と、各種の定数を格納したテーブルメモリ3と、処理データを一時的に保持するデータメモリ(RAM)4とを備えたディジタル・シグナル・プロセッサであって、命令メモリ2を、変更を要しない命令を格納したリードオンリメモリ(ROM)2Aと、一部変更又は追加する命令を格納するランダムアクセスメモリ(RAM)2Bとの混載構成とする。

0010

又(2)ディジタル・シグナル・プロセッサのテーブルメモリ3を、変更を要しない定数を格納したリードオンリメモリ3Aと、一部変更又は追加する定数を格納するランダムアクセスメモリ3Bとの混載構成とする。

0011

又(3)ランダムアクセスメモリに供給する電力及びクロックの供給,停止を、このランダムアクセスメモリに対するアクセスの要否に対応して制御する構成を備えている。

0012

又(4)命令メモリ2を、リードオンリメモリとランダムアクセスメモリとによるバンク構成とし、このバンク切替えを行う構成を備えている。

発明を実施するための最良の形態

0013

図1は本発明の実施の形態の説明図であり、1は演算処理部、2は命令メモリ、2Aはリードオンリメモリ(ROM)、2Bはランダムアクセスメモリ(RAM)、3はテーブルメモリ、3Aはリードオンリメモリ(ROM)、3Bはランダムアクセスメモリ(RAM)、4はデータメモリ、5は命令復号部、6は入出力部(I/O)である。

0014

演算処理部1は、従来例と同様に、加算器,乗算器,レジスタ等を含み、命令メモリ2に格納された命令を読出して命令復号部5により復号し、その復号された命令に従った演算処理を実行するものである。このような命令を格納する命令メモリ2を、変更を要しない命令を格納したリードオンリメモリ(ROM)2Aと、一部変更又は追加する命令を格納するランダムアクセスメモリ(RAM)2Bとの混載構成とする。

0015

又テーブルメモリ3は、リードオンリメモリ(ROM)のみにより構成することも可能であるが、この実施の形態に於いて、リードオンリメモリ(ROM)3Aとランダムアクセスメモリ(RAM)3Bとの混載構成の場合を示す。即ち、フィルタ演算に於けるフィルタ係数や、送信パワー制御等に於ける閾値等の基本的に変更を要しない定数をリードオンリメモリ(ROM)3Aに格納し、最終製品又は運用中に於いて変更を希望する定数を、ランダムアクセスメモリ(RAM)3Bに格納する。

0016

図2は本発明の実施の形態の開発過程の説明図であり、ファーム開発及び評価と、DSP設計とを並行して行い、開発したファームを(1)暫定リリースとして、リードオンリメモリ(ROM)2Aに書込み、ES(Engineering Sample )作成を行う。又例えば、機能αについて性能向上の検討を継続し、ランダムアクセスメモリ(RAM)2Bに改良版を書込んで、(2)試作と評価とを行い、機能αの(3)改良ファームリリースについてはランダムアクセスメモリ(RAM)2Bに書込み、機能αを改良した後に、CS(Commercial Sample )作成し、量産に移行する

0017

従って、基本的な命令を作成して命令メモリ2のリードオンリメモリ(ROM)2Aに書込み、その後の改良部分は、リードオンリメモリ(ROM)2Aはそのままとして、ランダムアクセスメモリ(RAM)2Bに書込み、リードオンリメモリ(ROM)2Aと共に命令メモリ2を構成し、試作過程に於いても、機能の改良を進めることができる。

0018

図3は命令メモリの構成説明図であり、(a)はリードオンリメモリ(ROM)のみにより構成した従来構成の命令メモリを示し、そのアドレスを1〜nとして示す。又(b)は、アドレス1〜nのリードオンリメモリ(ROM)に、アドレスn+1〜Mのランダムアクセスメモリ(RAM)を設けた構成を示し、アドレスn+1〜Mのランダムアクセスメモリ(RAM)の分、命令メモリの領域を増加した場合に相当する。

0019

又(c)は、アドレス1〜n内にリードオンリメモリ(ROM)とランダムアクセスメモリ(RAM)とを混載した場合を示し、(a)のリードオンリメモリ(ROM)のみの場合と同様のアドレス空間とし、その中の一部をランダムアクセスメモリ(RAM)として、命令の書込み,更新を可能とした場合を示す。即ち、命令メモリ2をアクセス可能アドレス範囲にランダムアクセスメモリ(RAM)を追加して、命令格納領域を増加することも可能であり、又従来例の同様なアクセス領域として、その一部にランダムアクセスメモリ(RAM)を設けることも可能である。

0020

図4は命令メモリの説明図であり、(A)は、命令メモリ2のリードオンリメモリ(ROM)2Aに命令ヘッダ1〜4(演算処理部1等に対する命令)を格納し、ランダムアクセスメモリ(RAM)2Bにメインルーチンと命令ヘッダ5とを格納した場合を示す。即ち、基本的に固定なファームとしての命令ヘッダ1〜4を有する場合に、この命令ヘッダ1〜4をリードオンリメモリ(RAM)2Aに格納する。

0021

例えば、前述のように、ファームの変更が必要ない命令ヘッダ1〜4をリードオンリメモリ(ROM)2Aに格納し、メインルーチン及び改良が必要な命令ヘッダ5(暫定版の命令ヘッダとすることもできる)をランダムアクセスメモリ(RAM)2Bに格納する。そして、試作機評価の結果、必要に応じて命令ヘッダ5及びメインルーチンを書換える。この場合、命令ヘッダ1〜4の変更がなければ、命令メモリ2のリードオンリメモリ(ROM)2A部分を変更する必要がないので、他の種類のDSPに対しても、このリードオンリメモリ(ROM)2Aを命令メモリとしてそのまま適用することができる。又その試験もランダムアクセスメモリ(RAM)の部分についてのみ行えば良いので、試験工程を短縮することができる。

0022

図4の(B)は、命令メモリ2のリードオンリメモリ(ROM)2Aに、命令ヘッダ5を呼出す為の関数を含むメインルーチンと命令ヘッダ1〜4とを格納し、ランダムアクセスメモリ(RAM)2Bに、追加した命令ヘッダ5を格納した場合を示す。即ち、ファーム開発及び評価による暫定リリースとしての命令ヘッダ1〜4とメインルーチンとをリードオンリメモリ(ROM)2Aに格納し、性能向上等の検討結果により追加した命令ヘッダ5をランダムアクセスメモリ(RAM)2Bに格納する。この場合、ランダムアクセスメモリ(RAM)2Bに、命令ヘッダ5をダウンロード機能によって書込むことができる。

0023

又ランダムアクセスメモリ(RAM)2Bに対する電源供給部11及びクロック供給部12を有し、ランダムアクセスメモリ(RAM)2Aに対するアクセスがない状態に於いては、電源供給部11とクロック供給部12との何れか一方又は両方を制御して、低消費電力状態とすることができる。又命令ヘッダ5を使用しなくなった場合、電源/クロックの供給を停止して、リードオンリメモリ(RAM)2Bを切り離して、低消費電力化を図ることができる。

0024

図5は本発明の実施の形態の命令メモリのアクセス制御フローチャートの一部を示すもので、フラグflagを用いてランダムアクセスメモリ(RAM)を使用するか否かを判定する場合を示し、リードオンリメモリ(ROM)には固定の命令を格納する。又ランダムアクセスメモリ(RAM)に、funcA,funcBとして示す機能β,デバッグ機能を発揮する命令を格納する。

0025

又フラグとして、ランダムアクセスメモリ(RAM)の命令funcA,funcB,・・・にそれぞれ対応したフラグflag1,flag2,・・・を設け、flag1が“1”の時に、ランダムアクセスメモリ(RAM)に格納された命令funcAをコール(call A)して、その命令を実行し、実行後にリターン(return)する。又flag1が“0”の時は、リードオンリメモリ(ROM)上の固定処理の命令を順次実行する。

0026

又flag2が“1”の場合は、ランダムアクセスメモリ(RAM)に格納された命令funcBをコール(call B)し、例えば、デバッグ処理後に、リターン(return)する。この場合も、flag2が“0”の時、リードオンリメモリ(ROM)上の固定処理の命令を順次実行する。従って、ランダムアクセスメモリ(RAM)に格納した複数の命令を選択的に呼出して実行することができる。

0027

又バンク構成として少ないアドレスで大きいメモリ空間をアクセスすることができる。そこで、命令メモリについてもこの様なバンク構成とすることができる。例えば、図6の(A)に示す開発過程のDSP設計,ファーム開発及び評価の結果の暫定リリースファームとして、(B)に示すアドレス1〜Mのリードオンリメモリ(ROM)を作成する。

0028

そして、機能αについての性能向上の検討及びES作成,CS作成,試作及び評価により改良ファームを、(C)に示すように、ランダムアクセスメモリ(RAM)により形成する。その場合、機能αの暫定版ファームを、リードオンリメモリ(ROM)のアドレスn〜Mに格納し、その機能αの改良版ファームを、ランダムアクセスメモリ(RAM)のアドレスn〜Mに格納することにより、アドレスn〜Mについてバンク構成として切替える構成とし、暫定版と改良版との切替えが容易となると共に、全体としてのメモリ空間を疑似的に大きくしたものとなる。このようなバンク切替えの制御は、既に知られている各種の手段を適用することができる。この場合、図5に示すようなフラグ制御を行うことなく、切替えが可能となる。

0029

図7は本発明の実施の形態の形態のダウンロードの説明図であり、複数の機能A〜Zを格納した外部メモリ20と、前述のDSP10とを有し、命令メモリ2のランダムアクセスメモリ(RAM)2Bに、複数の機能A〜Zの中の選択した機能を高速にダウンロードすることができる。それにより、総ての機能A〜Zを格納する場合のメモリ容量に比較して、少ないメモリ容量で、各種の機能A〜Zを選択的に実現することが可能となる。

発明の効果

0030

以上説明したように、本発明は、命令メモリ2を、変更を要しない命令を格納したリードオンリメモリ(ROM)2Aと、一部変更又は追加する命令を格納したランダムアクセスメモリ(RAM)2Bとの混載構成としたもので、DSP開発過程に於ける確定した命令についてはリードオンリメモリ(ROM)2Aに格納し、その後に機能向上を行った命令或いは追加した命令は、既に組み込まれているランダムアクセスメモリ(RAM)2Bに書込むことができるから、ファーム開発が容易であり、且つリードオンリメモリ(ROM)2Aを主体とするから、低消費電力の構成とすることができる利点がある。

0031

又テーブルメモリ3についても、変更を要しないフィルタ係数等は、リードオンリメモリ(ROM)に格納し、性能向上の検討過程で変更する定数等を、ランダムアクセスメモリ(RAM)に格納することにより、DSPの開発を容易とし、且つ低消費電力化を図ることができる利点がある。

図面の簡単な説明

0032

図1本発明の実施の形態の説明図である。
図2本発明の実施の形態の開発過程の説明図である。
図3命令メモリの構成説明図である。
図4命令メモリの説明図である。
図5本発明の実施の形態の命令メモリのアクセス制御フローチャートである。
図6バンク構成の説明図である。
図7本発明の実施の形態のダウンロードの説明図である。
図8従来例の説明図である。
図9DSPの開発過程の説明図である。

--

0033

1演算処理部
2命令メモリ
2Aリードオンリメモリ(ROM)
2Bランダムアクセスメモリ(RAM)
3テーブルメモリ
3A リードオンリメモリ(ROM)
3B ランダムアクセスメモリ(RAM)
4データメモリ
5命令復号部
6入出力部(I/O)

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