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技術 デルタシグマD/A変換器

出願人 セイコーNPC株式会社
発明者 竹田稔花田義博遠山明
出願日 1999年12月9日 (20年10ヶ月経過) 出願番号 1999-350035
公開日 2001年6月22日 (19年4ヶ月経過) 公開番号 2001-168722
状態 特許登録済
技術分野 アナログ←→デジタル変換 圧縮、伸長・符号変換及びデコーダ
主要キーワード 最大変動幅 z変換 FIRフイルタ 特定スペクトル クリック雑音 複数次数 デジタルシグマ オーバーサンプリング方式
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図面 (8)

課題

本発明は、複数次数デルタシグマD/A変換器において、無信号入力アイドリング時のミュート操作の際、クリック雑音を発生させず、したがって、これを除去するための回路を不要とすることを課題とする。

解決手段

複数次数のデルタシグマ変調器ノイズシェーパ)の動作を停止する際、ループフィルタ次数を順次下げていって、最終的に出力信号をゼロにするようにするシーケンス操作を行うため、ループフィルタ内に各次数に対応する一次微分器とこの一次微分器への入力をゼロ値にするスイッチ手段を設ける。

概要

背景

概要

本発明は、複数次数デルタシグマD/A変換器において、無信号入力アイドリング時のミュート操作の際、クリック雑音を発生させず、したがって、これを除去するための回路を不要とすることを課題とする。

複数次数のデルタシグマ変調器ノイズシェーパ)の動作を停止する際、ループフィルタ次数を順次下げていって、最終的に出力信号をゼロにするようにするシーケンス操作を行うため、ループフィルタ内に各次数に対応する一次微分器とこの一次微分器への入力をゼロ値にするスイッチ手段を設ける。

目的

したがって、本発明の目的は、デルタシグマD/A変換器でミュートのためにスイッチを切り換える際のオーディオ的に好ましくないノイズの発生を防止するものである。本発明の他の目的は、無信号入力時クリックノイズを発生させることなくミュート動作ができる複数次数のデルタシグマD/A変換器のための新規回路構成とその停止シーケンスを提供するものである。

効果

実績

技術文献被引用数
2件
牽制数
2件

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請求項1

n(nは2以上の整数)次デルタシグマD/A変換器において、入力信号が入力される主加算器と、この主加算器の出力を入力とする量子化器と、この量子化器による量子化誤差を入力とする1サンプル遅延器と、この1サンプル遅延器の出力側に連続して接続される(n−1)個の一次微分器と、一次微分器の各入力をゼロ値に切り換えるための(n−1)個のスイッチ手段と、前記一次微分器の出力または前記1サンプル遅延器の出力を加算するために連続して接続される(n−1)個の加算器と、を備え、この(n−1)個の加算器の和が前記主加算器で前記入力信号と加算され、前記入力信号がゼロ値の時に、前記(n−1)個のスイッチ手段を最高次数からより低い次数に順次にゼロ値に切り換え、前記(n−1)個の一次微分器の入力をゼロ値にし、n次デルタシグマD/A変換器の出力値を最後にゼロ値にすること、を特徴とするn次デルタシグマD/A変換器。

請求項2

請求項1記載のn次デルタシグマD/A変換器において、前記(n−1)個の加算器の入力側に設けられ、前記1サンプル遅延器からの出力または前記(n−1)個の一次微分器の出力を所定の実数と乗ずるためのn個の乗算器を有すること、を特徴とするn次デルタシグマD/A変換器。

請求項3

請求項1記載のn次デルタシグマD/A変換器において、前記nが3または4であること、を特徴とするn次デルタシグマD/A変換器。

請求項4

3次デルタシグマD/A変換器において、入力信号が入力される主加算器と、この主加算器の出力を入力とする量子化器と、この量子化器による量子化誤差を入力とする1サンプル遅延器と、この1サンプル遅延器の出力を入力とする第1の一次微分器と、第1の一次微分器の入力をゼロ値に切り換える第1スイッチ手段と、第1の一次微分器の出力を入力とする第2の一次微分器と、第2の一次微分器の入力をゼロ値に切り換える第2スイッチ手段と、1サンプル遅延器の出力を入力する第1加算器と、第1および第2の一次微分器の出力を加算する第2加算器と、を備え、第2加算器の出力が第1加算器で1サンプル遅延器の出力と加算され、第1加算器の出力が前記主加算器で前記入力信号と加算され、前記入力信号がゼロ値の時に、第2スイッチ手段により第2の一次微分器への入力をゼロ値に切り換え、次に第1スイッチ手段により第1の一次微分器への入力をゼロ値に切り換えて、3次デルタシグマD/A変換器の出力値を最後にゼロ値にすること、を特徴とする3次デルタシグマD/A変換器。

請求項5

請求項4記載の3次デルタシグマD/A変換器において、第1乗算器と、第2乗算器と、第3乗算器とを有し、各所定の実数を前記1サンプル遅延器の出力値、前記第1の一次微分器の出力値、前記第2の一次微分器の出力値に乗じて、乗算された結果を前記各加算器で加算すること、を特徴とする3次デルタシグマD/A変換器。

技術分野

0001

本発明は、一般に高S/N(信号対雑音)比を持つオーディオ用のデルタシグマD/A変換器に関し、特に無信号入力時アイドリング雑音低減のための手段を持つ二次以上の次数のデルタシグマD/A変換器の回路構成に関するものである。

0002

従来より、オーディオ用のD/A変換器として、全高調波歪率(高調波成分と信号の比)やS/N比などの高性能を比較的容易に実現可能なデルタシグマ変調方式が用いられている。このデルタシグマ変調方式では、ノイズシェーピング技術により、たとえば16ビット以上のPCMディジタル信号を2レベル(1ビット)から数レベル(数ビット)の低量子化信号に変換し、数レベルのローカルD/A変換器でアナログ信号再生することができる長所がある。このため、この方式は抵抗や容量(コンデンサ)などのアナログ素子の値の絶対的なばらつきや相対的なばらつきが大きくなるサブミクロン以下の微細化の進んだプロセスに適合した方式といえる。

0003

デルタシグマ変調方式では、量子化雑音が高い周波数領域に偏って分布するので(ノイズシェーピングと呼ばれる)、ローパスフィルタで除去することにより高いS/N比が得られる。S/N比は、デルタシグマ変調器ノイズシェーパとも呼ばれる)の次数、サンプリング周波数量子化レベル数により理論上、左右されることが知られている(「オーバーサンプリング方式のA−D/D−A変換技術第2回」日経エレクトロニクス1988.8.8 No.453 pp.211−221参照)。

0004

理論的にはノイズシェーパの次数が多いほど高いS/N比を得ることが可能であるけれど、逆にフィードバック系の動作が不安定になる。このため、D/A変換器では通常は、3ないしは4次のノイズシェーパを持つのが普通である。

0005

このデルタシグマ変調方式ではノイズシェーパがループフィルタを持っており、入力信号が無信号になった時にもこのループフィルタは通常停止することなく動作している。このために、入力信号がゼロの固定値であっても、ノイズシェーパの出力値には一定のデータパターンが現れる。この結果として、オーディオ(可聴帯域特定スペクトルが出力されるという望ましくない現象が生じることが知られている。

0006

従来、この対策法としては、ノイズシェーパ信号にディザと呼ばれる故意に発生させたノイズ印加する方法がある。このディザはD/A変換器に限らず、A/D変換器でも利用される技術である。このディザが可聴周波数帯域外であれば特に問題が無いように思えるが、実際は可聴帯域外とは言え大きなノイズが出ていると、ノイズシェーパ後段アナログ回路などのS/N比に不利である。

0007

このため、別の対策法として、入力信号が一定期間ゼロであることを検出すると、ノイズシェーパを停止させる方法がある。従来の停止させる方法として、例えば、特公平7−118647号公報に開示されるものがある。これは、ノイズシェーパの出力側スイツチを設けておき、このスイッチを切り換えて出力を強制的にゼロとするものである。しかし、このようなスイッチ切り換えを行うと、かえってその瞬間に、オーディオ的に問題となるノイズが発生するという問題点があった。

0008

図7は、特公平7−118647号に開示されている3次のデジタルシグマD/A変換器(ノイズシェーパ)の従来例を示す。通常、ノイズシェーパの動作は離散系信号処理でよく用いられる「z変換」された関数を用いたシステム関数として表現される。ノイズシェーパへの入力信号X(z)とし、量子化器Qの入力信号をU(z)、出力信号をY(z)、量子化器Qの発生する量子化雑音をN(z)とする。量子化器Qの前後で発生する誤差信号E(z)は、量子化器Q内で発生する量子化雑音の符号を変えたものであり、次式で表される。
E(z)={U(z)−Y(z)}=−N(z) (1)

0009

次に、このE(z)を入力とし、3つの1サンプル遅延器D1、D2、D3と乗算器加算器より構成されるFIRフイルタ型のループフィルタのシステム関数は、1サンプル遅延器のシステム関数は(z-1)で表されることから、
F(z)=(3z-1−3z-2+z-3) (2)
で表すことができる。このFIRフィルタ型のループフィルタの出力V(z)は、これを用いて次式で表される。

0010

V(z)=F(z)・E(z) (3)
さらに、このV(z)と入力X(z)とから、量子化器Qの入力U(z)との関係は、
U(z)=X(z)+V(z) (4)
と表すことができる。上記の式の関係から、ノイズシェーパの出力信号Y(z)は、
Y(z)=U(z)+N(z)
=X(z)+(1−3z-1+3z-2−z-3)N(z)
=X(z)+(1−z-1)3N(z) (5)
と表される。このことから、出力Y(z)に含まれる雑音成分は次式のシステム関数で表されるように、低周波側から高周波側に追いやられたノイズ分布を有する。

0011

H(z)=(1−z-1)3
=(1−3z-1+3z-2−z-3) (6)
これが、上述したノイズシェーピングと呼ばれる理由で、上述したようにローパスフィルタで雑音成分を除去することでS/N比を改良できる。

0012

図7に示される従来例では、3次デルタシグマD/A変換器の量子化Qの出力側にスイッチSを設けてある。このスイッチにより直接に出力Y(z)をゼロ値に切り換える。すなわち、図示しない検出器により入力信号X(z)がゼロであることを検出すると、ミュート要求信号MTRがオンとされる。そして、量子化誤差E(z)の絶対値が一定値REFより小さいと、一定期間遅延させたあとで出力をゼロ値とするようにスイッチSを切り換える。これにより、ノイズシェーパの動作を停止する。

0013

しかし、かかる従来例の3次ノイズシェーパの構成では、前述したようにスイッチSにより出力を切り、ゼロ値とする瞬間において、オーディオ的に大きな音が出る可能性がある。このようなミュートのかけ方はオーディオ的にノイズを発生する可能性があり好ましくない。

発明が解決しようとする課題

0014

このように、従来のオーディオ用の複数次数のデルタシグマD/A変換器は、無信号入力時にノイズシェーパが発生するアイドリング・ノイズを阻止するために、出力側にスイッチを設けてゼロ値に切り換え、ノイズシェーパの動作を停止させるものであるが、その際にクリックノイズを発生させる可能性があり、これを後段のアンプに入力されないように、別途に除去する回路対策が必要であった。すなわち、ノイズ除去のために、信号パスの増加やその制御回路増設を必要とする問題点がある。

0015

したがって、本発明の目的は、デルタシグマD/A変換器でミュートのためにスイッチを切り換える際のオーディオ的に好ましくないノイズの発生を防止するものである。本発明の他の目的は、無信号入力時にクリックノイズを発生させることなくミュート動作ができる複数次数のデルタシグマD/A変換器のための新規な回路構成とその停止シーケンスを提供するものである。

課題を解決するための手段

0016

この目的の達成のために、本発明では、複数次数のデルタシグマ方式D/A変換器において、その出力をゼロにするミュートをかけるため、以下の構成を有する。すなわち、n(nは2以上の整数)次デルタシグマD/A変換器において、入力信号を受ける主加算器と、この主加算器の出力を入力とする量子化器と、この量子化器による量子化誤差を入力とする1サンプル遅延器と、この1サンプル遅延器の出力側に連続して接続される(n−1)個の一次微分器と、これら一次微分器の入力をゼロ値に切り換えるための(n−1)個のスイッチ手段と、前記一次微分器の出力または前記1サンプル遅延器の出力を加算するため連続して接続される(n−1)個の加算器と、を備えている。この(n−1)個の加算器の和は主加算器で入力信号と加算される。

0017

入力信号がゼロ値の時、(n−1)個のスイッチ手段を最高次数から順次に低い次数にゼロ値に切り換え、(n−1)個の一次微分器の入力を順次にゼロ値にし、n次デルタシグマD/A変換器の出力値を最後にゼロ値にする。

0018

また、(n−1)個の加算器の入力側には、n個の乗算器を設けて、1サンプル遅延器からの出力または一次微分器の出力を所定の実数乗算して加算してもよい。なお、nとしては、3または4が典型的である。

0019

本発明の作用を、たとえば、n=3の、3次デルタシグマD/A変換器で説明する。3次デルタシグマD/A変換器は、1サンプル遅延器と、この1サンプル遅延器の出力側に連続して接続される第1および第2の一次微分器と、第1および第2の一次微分器のそれぞれにゼロ値を入力する第1および第2スイッチ手段を有し、さらに1サンプル遅延器の出力と第1および第2の一次微分器の出力を加算する第1加算器と第2加算器と、を備える。

0020

本発明において、量子化誤差信号E(z)を入力とする1サンプル遅延器の出力は、
V1(z)=E(z)・z-1 (7)
である。この1サンプル遅延器の出力V1(z)または第1スイッチ手段によりゼロ値が選択的に入力可能な第1の一次微分器のシステム関数は、
G1(z)=(1−z-1) (8)
であり、この第1の一次微分器の出力は、
V2(z)=V1(z)(1−z-1) (9)
である。この第1の一次微分器の出力V2(z)または第2スィツチ手段によりゼロ値が選択的に入力可能な第2の一次微分器のシステム関数は、
G2(z)=(1−z-1) (10)
であり、この第2の一次微分器の出力は、
V3(z)=V2(z)(1−z-1) (11)
で表せれる。

0021

これら、1サンプル遅延器の出力V1(z)および第1及び第2の一次微分器の出力V2(z)およびV3(z)は第1および第2加算器により加算され、その和、
V(z)={V1(z)+V2(z)+V3(z)}
が主加算器で入力信号X(z)に加算される。このループフィルタの和V(z)は、
V(z)={V1(z)+V2(z)+V3(z)}
=E(z)・z-1+E(z)・z-1(1−z-1)+E(z)・z-1(1−z-1)
2
=(3z-1−3z-2+z-3)E(z) (12)
と表すことができる。よって
Y(z)=U(z)+N(z)
=X(z)+V(z)+N(z)
=X(z)+(3z-1−3z-2+z-3)E(z)+N(z)
=X(z)+(1−3z-1+3z-2−z-3)N(z)
=X(z)+(1−z-1)3N(z) (13)
となる。これは、上述した一般の3次のループフィルタのシステム関数F(z)と同じである。

0022

本発明では、入力信号X(z)がゼロ値である時、最高次数のスイッチ手段から順次に低い次数のスイッチ手段にかけて、一次微分器への入力をゼロ値に切り換えていく。3次の場合は、まず第2スイッチ手段が第2の一次微分器への入力をゼロ値に切り換え、その出力V3(z)をゼロ値にし、次に第1スイッチ手段が第1の一次微分器への入力をゼロ値に切り換え、その出力V2(z)をゼロ値に切り換える。すると、本発明のループフィルタは、3次、2次、一次と順にその次数が低減して行くことになる。

0023

このように、最高次数の一次微分器の入力からゼロ値に切り換えていくのは、入力信号X(z)が無入力時であっても、アイドリング状態のノイズシェーパをミュートする際には、次数が高いほど量子化ステップ数の大きいノイズが発生するからである。このように最高次数の一次微分器から順次にゼロ入力に切り換えていくことにより、従来例において発生するようなミュート操作時のノイズの発生を防止できる。量子化器の入力信号U(z)が一定値以下になると、量子化器は量子化の過程で、一定値以下の入力信号U(z)を無視する機能を持つから、出力信号Y(z)は最終的にゼロ値となる。

0024

以下、図面を参照して、本発明の実施例について説明する。図1は、本発明の一実施例の3次デルタシグマD/A変換器の構成を示すブロック図である。この3次デルタシグマD/A変換器は、入力信号X(z)を一入力とする主加算器Aと、主加算器の出力を入力信号U(z)として出力信号Y(z)を発生する量子化器Qと、量子化器Q前後の量子化誤差信号E(z)={U(z)−Y(z)}(なお、量子化雑音をN(z)=−E(z)と表す)、が入力される1サンプル遅延器D1と、この1サンプル遅延器の出力V1(z)を入力とする第1の一次微分器DF1と、この第1の一次微分器DF1への入力をV1(z)からゼロ値に選択的に切り換える第1スイッチ手段S1と、第1の一次微分器DF1の出力V2(z)を入力とする第2の一次微分器DF2と、この第2の一次微分器DF2への入力をV2(z)からゼロ値に選択的に切り換える第2スイッチ手段S2と、第1の一次微分器の出力信号V2(z)と第2の一次微分器の出力信号V3(z)とを加算する第2加算器A2と、第2加算器の出力と1サンプル遅延器D1の出力V1(z)を加算する第1加算器A1と、を備えている。

0025

第1加算器の出力V(z)=V1(z)+V2(z)+V3(z)は、主加算器Aの他の入力となる。すなわち、これら1サンプル遅延器D1、第1および第2の一次微分器DF1およびDF2、第1および第2スイッチ手段S1およびS2、第1および第2加算器A1およびA2は、ループフィルタを構成している。主加算器Aは入力信号X(z)とループフィルタからの出力V(z)を加算して、
U(z)=X(z)+V(z)
を作る。

0026

1サンプル遅延器D1の出力V1(z)は、次式で表すことができる。
V1(z)=E(z)・z-1
次に、第1の一次微分器DF1のシステム関数は
G1(z)=(1−z-1)
であり、この第1の一次微分器DF1の出力V2(z)は次式で表される。
V2(z)=V1(z)(1−z-1)
第2の一次微分器DF2のシステム関数は
G2(z)=(1−z-1)
であり、この第2の一次微分器DF2の出力V3(z)は次式で表される。
V3(z)=V2(z)(1−z-1)

0027

そして、出力V1(z)、V2(z)、V3(z)を加算する第1加算器A1の出力V(z)は
V(z)=V1(z)+V2(z)+V3(z)
={z-1+z-1(1−z-1)+z-1(1−z-1)2}E(z)
=(3z-1−3z-2+z-3)E(z)
となる。よって、主加算器Aにより、このループフィルタからの出力V(z)と入力信号X(z)が加算されて、
U(z)=X(z)+V(z)
が出力される。量子化器Qの出力Y(z)は次式で表せれる。
Y(z)=U(z)+N(z)
=X(z)+V(z)+N(z)
=X(z)+(3z-1−3z-2+z-3)E(z)+N(z)
=X(z)+(1−3z-1+3z-2−z-3)N(z)
=X(z)+(1−z-1)3N(z)
したがって、このノイズシェーパの構成は、通常は上述した一般的な3次であることが理解される。

0028

次に、この実施例の3次デルタシグマD/A変換器の作用を説明する。図2に示すように入力信号がX(z)=0の無信号時に、図示しない検出器がこれを検出すると、第2スイッチS2がゼロ値入力に切り替わり、第2の一次微分器DF2の入力をゼロにする。すると第2の一次微分器DF2の出力V3(z)は
V3(z)=0 (14)
となる。このため、
V(z)=V1(z)+V2(z)+V3(z)
={z-1+z-1(1−z-1)}E(z)
=(2z-1−z-2)E(z) (15)
となり。この結果、
Y(z)=U(z)+N(z)
=X(z)+V(z)+N(z)
=X(z)+(2z-1−z-2)E(z)+N(z)
=X(z)+(1−2z-1+z-2)N(z)
=X(z)+(1−z-1)2N(z) (16)
となる。これは、図2の構成が2次のノイズシェーパに切り替わったことを表す。

0029

次に図3に示すように第2スイッチS2に続いて、第1スイッチがS1ゼロ値入力に切り替わり、第1の一次微分器DF1の入力をゼロにする。すると第1の一次微分器の出力V2(z)は
V2(z)=0 (17)
となる。このため、
V(z)=V1(z)+V2(z)+V3(z)
=z-1・E(z) (18)
となる。この結果、
Y(z)=U(z)+N(z)
=X(z)+V(z)+N(z)
=X(z)+z-1・E(z)+N(z)
=X(z)+(1−z-1)N(z) (19)
となる。これは図3の構成が一次のノイズシェーパに切り替わったことを表す。

0030

このように、ループフィルタの次数を3次から、2次、1次に順次低下させるシーケンス動作が行われる。量子化器Qは量子化の過程で一定値以下の信号入力を無視するため、最終的に量子化器Qの出力信号Y(z)はY(z)=0になる。この実施例によれば、以下に説明するようにミュート時の量子化器Qの出力ノイズ押さえることができる。ループフィルタの次数を下げていくと、ノイズの最大値は、ノイズシェーパの次数により制限される。すなわち、出力信号はそれぞれ、
3次: Y(z)=X(z)+(1−z-1)3N(z)
2次: Y(z)=X(z)+(1−z-1)2N(z)
1次: Y(z)=X(z)+(1−z-1)N(z)
と表される。z-1の大きさは1であることから、N(z)を1量子化ステップとすると、各次数のノイズの最大変動幅は、
3次: (1−z-1)3N(z) 8量子化ステップ
2次: (1−z-1)2N(z) 4量子化ステップ
1次: (1−z-1)N(z) 2量子化ステップ
となる。このことは、X(z)=0のゼロ入力時と言えども、アイドリング状態のノイズシェーパをミュートする際には、次数が高いほど量子化ステップ数の大きいノイズがでる可能性があることを示している。したがって、ノイズシェーパの動作を停止する際にループフィルタの次数を順次下げていき、最終的に出力信号をゼロにする上述のシーケンス操作を行えば、動作停止時のノイズ発生が極力抑えられる。

0031

図4は、この実施例の3次ノイズシェーパでのミュート操作時の量子化器Qの出力Y(z)の例を示すグラフであり、本発明の効果が理解できる。この例では、23レベル量子化器を持ち、サンプリング周波数Fns=48fs(fsはオーバーサンプリング前のサンプリング周波数とする)の3次のノイズシェーパに入力周波数fin=fs/12を半波長入力後、入力をゼロにした場合の動作を示している。

0032

入力信号X(z)がゼロになった後も、期間aの間は量子化器Qの出力Y(z)はプラスマイナス3のノイズ出力を出している。第2スイッチ手段S2がゼロ値入力に切り換えられ、V3(z)=0になる期間bの間は量子化器Qの出力Y(z)はプラス・マイナス1のレベルのノイズ出力となる。その後に、第1スイッチ手段S1がゼロ値入力に切り換えられ、V2(z)=0になると、量子化器Qの出力Y(z)は完全にゼロとなり、この際にクリックノイズは発生しない。このように、ノイズシェーパーのループフィルタの次数を段階的に下げていくシーケンス操作により、ミュート時のノイズを低下できる。

0033

なお、回路設計時において、第2スイッチ手段S2および第1スイッチ手段S1をゼロ値に切り換えるタイミングを、切り換え時にノイズシェーパから出力される音を上述のように視覚的または聴覚的にモニターしながら、最適のタイミングを設定するようにしてもよい。すなわち、出力される音をモニターして、第2スイッチ手段S2をゼロ値に切り換えるタイミングは、入力X(z)がゼロ値になってから数遅延期間後とし、その後に第1スイッチ手段S1をゼロ値に切り換えるのはさらに数遅延期間後と予め設定するようにしてもよい。このように予め設定されたタイミングでもって、第2スイッチ手段S2および第1スイッチ手段S1を順次にゼロ値に切り換えてもよい。

0034

図5は、本発明の第2の実施例を示すブロック図である。図1の実施例の3次デルタシグマD/A変換器と同じ構成部分は同じ符号を付して説明を省略する。第1乗算器M1が1サンプル遅延器D1と第1加算器A1との間に設けられており、1サンプル遅延器D1の出力V1(z)に所定の実数C1を乗算して、C1V1(z)として第1加算器A1に入力する。また第2乗算器M2と第3乗算器M3とがそれぞれ、第1の一次微分器DF1および第2の一次微分器DF2と第2加算器A2との間に設けられており、第1の一次微分器DF1の出力V2(z)と第2の一次微分器DF2の出力V3(z)とにそれぞれ所定の実数C2、C3を乗じて、C2V2(z)、C3V3(z)として、第2加算器A2で加算する。

0035

したがって、第1加算器A1から出力されるループフィルタの出力値は、
V(z)=C1V1(z)+C2V2(z)+C3V3(z)
={C1z-1+C2z-1(1−z-1)+C3z-1(1−z-1)2}E(z)
={(C1+C2+C3)z-1−(C2+2C3)z-2+C3z-3}E(z)
(20)
となる。この結果、
Y(z)=U(z)+N(z)=X(z)+V(z)+N(z)
=X(z)+{1−(C1+C2+C3)z-1+(C2+2C3)z-2−C3z-3}N
(z) (21)
となるので、
H(z)=1−(C1+C2+C3)z-1+(C2+2C3)z-2
−C3z-3 (22)
となる。これはzの3次式であり、C1、C2、C3を任意に設定することで、任意の3次ノイズシェーパが構成できる。このノイズシェーパでは第2スイッチ手段S2、第1スイッチ手段S1と順次にゼロ値に切り換えることで、ループフィルタを順次、3次、2次、一次にするシーケンス操作ができ、無信号入力時のミュート操作に伴なう量子化器出力のノイズを低減できる。

0036

図6は、本発明の第3の実施例を示す。この実施例は4次デルタシグマD/A変換器の構成を示す。図1および図5に示す実施例と同じ構成部分には同じ参照符号を付して説明を省略する。図6の実施例では、第3の一次微分器DF3が設けられていて、第2の一次微分器DF2の出力V3(z)が入力している。第3スイッチ手段S3が設けられていて、第3の一次微分器DF3への入力をV3(z)からゼロ入力値に選択的に切り換えるようになっている。第3の一次微分器DF3の出力V4(z)に所定の実数C4を乗じる第4乗算器M4が設けられている。第2の一次微分器の出力V3(z)と第3の一次微分器の出力V4(z)を加算する第3加算器A3が設けられていて、その和出力を第2加算器A2に入力している。

0037

したがって、この図6のループフィルタの出力V(z)は、
V(z)=C1V1(z)+C2V2(z)+C3V3(z)+C4V4(z)
={C1z-1+C2z-1(1−z-1)+C3z-1(1−z-1)2
+C4z-1(1−z-1)3}E(z)
={(C1+C2+C3+C4)z-1−(C2+2C3+3C4)z-2
+(C3+C4)z-3−C4z-4}E(z) (23)
となり、4次の構成となる。

0038

この実施例においても、無信号入力時にミュートをかける際は、まず最高次の第3スイッチ手段S3をゼロ値入力に切り換えて、V4(z)=0とし、次に順次に低次のスイッチ手段S2、S1をゼロ値入力に切り換えていく。これによりループフィルタは4次、3次、2次、1次と順次に切り替わって行き、最後には量子化器の出力をゼロ値とすることができる。このシーケンス操作によりノイズ発生が抑えられることは上述と同様である。

0039

この実施例においても、第3スイッチ手段S3、第2スイッチ手段S2、第1スイッチ手段S1を切り換えるタイミングは、この実施例の回路を設計する時に、切り換え時に発生するかもしれない音をモニターしながら、最適のタイミングに順次切り換わるように予め設定しておいてもよい。すなわち、入力X(z)がゼロ値になってから数遅延期間後に第3スイッチ手段S3をゼロ値に切り換え、その後に、順次に第2、第1スイッチ手段S2、S1をそれぞれ数遅延期間間隔を置いてゼロ値に切り換えるように予め設定しても良い。

0040

なお、本発明において、高次のスイッチ手段から低次のスイッチ手段へ順次にゼロ値に切り換えるという意味は、幾つかのスイッチ手段を同時にゼロ値に切り換えることも含む。例えば、図6に示す第3実施例において、第3スイッチ手段がゼロ値に切り換えられた後に、第2および第1スイッチ手段を同時にゼロ値に切り換えても良い。また、第3および第2スイッチ手段を同時にゼロ値に切り換えた後に、第1スイッチ手段をゼロ値に切り換えても良い。すなわち、高次のスイッチ手段から低次のスイッチ手段を順次にゼロ値に切り換えるという意味は、単に個々のスイッチ手段が高次側から順次ゼロ値に切り換える他、スイッチ手段を次数に応じて複数の組に分けて高次側の組から順次ゼロ値に切り換えることも含んでも良いのである。

0041

以上の説明から、本発明を一般に、n(nは2以上の整数)次の複数次数のデルタシグマD/A変換器として構成することは、容易にできる。

発明の効果

0042

本発明の複数次数のデルタシグマD/A変換器によれば、無信号入力時のミュート操作において、クリック雑音を発生することがなく、したがって、これを除去するための回路を不要とすることができる効果を有する。

図面の簡単な説明

0043

図1本発明の一実施例の3次デルタシグマD/A変換器の構成を示す図。
図2図1の実施例の3次デルタシグマD/A変換器の動作を説明する図。
図3図1の実施例の3次デルタシグマD/A変換器の動作を説明する図。
図4図1の実施例のD/A変換器の動作を説明するためその出力を示すグラフ。
図5本発明の第2実施例の3次デルタシグマD/A変換器の構成を示す図。
図6本発明の第3実施例の3次デルタシグマD/A変換器の構成を示す図。
図7従来例の3次デルタシグマD/A変換器の構成を示す図。

--

0044

A 主加算器
A1 第1加算器
A2 第2加算器
A3 第3加算器
D1 1サンプル遅延器
DF1 第1の一次微分器
DF2 第2の一次微分器
DF3 第3の一次微分器
E(z)量子化誤差
M1 第1乗算器
M2 第2乗算器
M3 第3乗算器
M4 第4乗算器
N(z)量子化雑音
Q量子化器
S1 第1スイッチ手段
S2 第2スイツチ手段
S3 第3スイッチ手段
X(z)入力信号
Y(z) 出力信号

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