図面 (/)

技術 耐圧性能を持つMOS型半導体装置およびその製造方法

出願人 セイコーNPC株式会社
発明者 菱沼邦之
出願日 1999年12月10日 (20年6ヶ月経過) 出願番号 1999-351976
公開日 2001年6月22日 (19年0ヶ月経過) 公開番号 2001-168328
状態 未査定
技術分野 絶縁ゲート型電界効果トランジスタ 絶縁ゲート型電界効果トランジスタ
主要キーワード 高耐圧性能 サイドスペーサー シリコン基盤 作成位置 半導体基盤 追加酸化 実効長 低温酸化
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年6月22日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (3)

課題

耐圧性能の向上したMOS型半導体装置およびその製造方法を提供すること、LDD低濃度ドープドレイン)用サイドスペーサーを作成する工程を省略できる製造方法、及び、ゲート電極材料としてポリシリコン以外の高融点金属材料使用可能な製造方法を提供する。

解決手段

シリコン半導体基盤1上にゲート酸化層2となる酸化膜を形成し、ゲート電極が作成される位置の酸化膜上に遮蔽体を積層し、酸化を行って酸化膜を追加成長させた後に遮蔽体を除去し、遮蔽体を除去した跡にゲート電極6を作成する。高濃度イオンインプランテーション10をゲート電極と酸化膜とを覆う絶縁層8に開けたコンタクト穴9を用いて行う。本発明のMOS型半導体装置では、ゲート電極の端は、酸化膜の追加酸化成長に伴なう歪を受けることが無く、厚膜化された酸化膜2′上に位置しているので、安定して良質な耐圧性能を呈するゲート電極となり、耐圧性能を持つMOS型半導体装置となる。

概要

背景

概要

耐圧性能の向上したMOS型半導体装置およびその製造方法を提供すること、LDD低濃度ドープドレイン)用サイドスペーサーを作成する工程を省略できる製造方法、及び、ゲート電極材料としてポリシリコン以外の高融点金属材料使用可能な製造方法を提供する。

シリコン半導体基盤1上にゲート酸化層2となる酸化膜を形成し、ゲート電極が作成される位置の酸化膜上に遮蔽体を積層し、酸化を行って酸化膜を追加成長させた後に遮蔽体を除去し、遮蔽体を除去した跡にゲート電極6を作成する。高濃度イオンインプランテーション10をゲート電極と酸化膜とを覆う絶縁層8に開けたコンタクト穴9を用いて行う。本発明のMOS型半導体装置では、ゲート電極の端は、酸化膜の追加酸化成長に伴なう歪を受けることが無く、厚膜化された酸化膜2′上に位置しているので、安定して良質な耐圧性能を呈するゲート電極となり、耐圧性能を持つMOS型半導体装置となる。

目的

また、従来の製造方法では、高濃度イオン・インプランテーション前にLDD用サイドスペーサー(28)を作成するための工程が必要であり、したがって、工程の数が多くなるという問題点があった。さらに、従来の製造方法では、ゲート電極材料として一般的なポリシリコン以外の材料、たとえば高融点金属モリブデンタングステン、を用いることは工程上、難しいという問題点があった。したがって、本発明の一つの目的は、シリコン酸化膜のゲート酸化層を有するMOS型半導体装置において、ゲート電極の端部での耐圧性能を向上させたMOS型半導体装置を提供することである。本発明の別の目的は、ゲート酸化層の酸化成長による歪を緩和して、安定した良質な耐圧性能を持つMOS型半導体装置の製造方法を提供することである。

本発明のさらに他の目的は、LDD用サイドスペーサーを作成することなく、工程を短縮しながら同様の効果を持つMOS型半導体装置の製造方法を提供することである。本発明のさらに他の目的は、、ゲート電極材料として一般的なポリシリコン以外に、たとえば高融点金属のモリブデンやタングステンを用いることができる、MOS型半導体装置の製造方法を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

半導体基盤上にゲート酸化層ゲート電極とを有するMOS型半導体装置の製造方法において、半導体基盤上にゲート酸化層となる酸化膜を形成し、この酸化膜上のゲート電極作成位置遮蔽体を積層し、酸化を行って前記酸化膜を追加成長させ、その追加成長後に前記遮蔽体を除去し、前記遮蔽体の跡にゲート電極を作成する、ことを特徴とする耐圧性能を持つMOS型半導体装置の製造方法。

請求項2

請求項1記載の方法において、前記遮蔽体と露呈した前記酸化膜の上方から低濃度ソースおよびドレイン形成のための低濃度イオンインプランテーションを行う、ことを特徴とする耐圧性能を持つMOS型半導体装置の製造方法。

請求項3

請求項2記載の方法において、さらに、前記ゲート電極と前記追加成長された酸化膜とを覆う絶縁層を形成し、この絶縁層にソースおよびドレインのコンタクト穴を形成し、このコンタクト穴を用いて高濃度ソースおよびドレイン形成のための高濃度イオン・インプランテーションを行う、ことを特徴とする耐圧性能を持つMOS型半導体装置の製造方法。

請求項4

請求項1記載の方法において、前記ゲート電極が高融点金属である、ことを特徴とする耐圧性能を持つMOS型半導体装置の製造方法。

請求項5

請求項1記載の方法において、前記遮蔽体が窒化物である、ことを特徴とする耐圧性能を持つMOS型半導体装置の製造方法。

請求項6

半導体基盤上にゲート酸化層とゲート電極とを有するMOS型半導体装置において、ゲート酸化層とこのゲート酸化層より厚く追加成長された酸化膜と前記ゲート酸化層と前記酸化膜との境界に位置し前記ゲート酸化層と前記酸化膜の中間の厚さを持つ境界酸化層とからなる酸化物層を有し、前記ゲート酸化層上に積層されたゲート電極の端部が前記境界酸化層を超えて前記酸化膜上に配置されておりかつ前記境界酸化層から歪を受けていない、前記ゲート電極の端部での耐圧性能を向上させたMOS型半導体装置。

請求項7

請求項6記載のMOS型半導体装置において、層間絶縁層のコンタクト穴を通じて行われる高濃度イオン・インプランテーションにより形成された高濃度ドープのソースおよびドレイン領域を持つ、MOS型半導体装置。

技術分野

0001

本発明は、金属酸化物電界効果型トランジスタMOS−FET)のようなMOS型半導体装置、特に耐圧性能に優れたMOS型半導体装置およびその製造方法に関する。

0002

従来のMOS電界効果型トランジスタの製造方法は、図2Aに示すようにシリコン基盤(21)上に、ゲート酸化層となるシリコン酸化膜(22)を設け、その酸化膜上にポリシリコン層(23)を積層し、ゲート電極パターン作成の為のレジスト層(24)をポリシコン層(23)のゲート電極となる部分の上にパターン形成する。

0003

その後に、図2Bに示すように、レジスト層(24)をマスクとしてポリシリコン層(23)のエッチング工程を実施してポリシリコンゲート電極(23')を作成する。

0004

次に図2Cに示すように、低濃度ソースおよびドレイン領域(29)を作成するためのホウ素またはリン等の低濃度のイオンインプランテーション(27)を行う。

0005

その後に、図2Dに示すように、ゲート電極(23')作成時のエッチングダメージとイオン・インプランテーション(27)のダメージ回復工程として、LTO(低温酸化)と呼ばれる追加酸化を行う。なお、プロセスに応じてイオン・インプランテーションをLTO後に行っても良い。このLTOにより、露呈されている部分の酸化膜(22)は追加成長して厚膜化した酸化膜(22')を形成し、また、ゲート電極(23')の露呈された部分にも酸化層(25)を形成する。一方、ゲート電極(23')下のゲート酸化層は成長せず元のゲート酸化層(22)を維持する。しかし、ゲート電極(23')端部の下の酸化膜はゲート電極(23')下に食い込むような形で若干追加成長した境界酸化層を形成する。このため、ゲート電極(23')の端部には下の若干追加成長した酸化膜(22')の境界酸化層の影響を受けて歪(26)が発生する。このゲート電極(23')の端部の歪(26)が、MOS−FET製品の耐圧不良の原因となる。

0006

図2Eに示すように、LDD低濃度ドープドレイン)用サイドスペーサー(28)を作成した後に、高濃度のイオン・インプランテーションを行い、MOS−FET製品を製造する。

発明が解決しようとする課題

0007

上述したように、従来の製造方法によるMOS−FETでは、図2Dの追加酸化工程でゲート酸化膜(22')の境界部分の追加酸化成長によりゲート電極(23')の端部に歪(26)が発生し、耐圧不良の発生原因となる。これが、特に10ボルトないしは数十ボルトの中耐圧性能または百ボルト以上の高耐圧性能のMOS−FET等のMOS型半導体装置を製造する際の問題となっていた。

0008

また、従来の製造方法では、高濃度イオン・インプランテーション前にLDD用サイドスペーサー(28)を作成するための工程が必要であり、したがって、工程の数が多くなるという問題点があった。さらに、従来の製造方法では、ゲート電極材料として一般的なポリシリコン以外の材料、たとえば高融点金属モリブデンタングステン、を用いることは工程上、難しいという問題点があった。したがって、本発明の一つの目的は、シリコン酸化膜のゲート酸化層を有するMOS型半導体装置において、ゲート電極の端部での耐圧性能を向上させたMOS型半導体装置を提供することである。本発明の別の目的は、ゲート酸化層の酸化成長による歪を緩和して、安定した良質な耐圧性能を持つMOS型半導体装置の製造方法を提供することである。

0009

本発明のさらに他の目的は、LDD用サイドスペーサーを作成することなく、工程を短縮しながら同様の効果を持つMOS型半導体装置の製造方法を提供することである。本発明のさらに他の目的は、、ゲート電極材料として一般的なポリシリコン以外に、たとえば高融点金属のモリブデンやタングステンを用いることができる、MOS型半導体装置の製造方法を提供することである。

課題を解決するための手段

0010

上記問題点を解決するため、本発明の製造方法では、酸化膜の追加酸化工程を終えた後にゲート電極の作成工程を行い、ゲート電極が追加酸化成長する酸化膜から直接影響を受けることがないようにし、ゲート電極の端部に歪が発生しないようにしている。

0011

すなわち、半導体基盤上にゲート酸化層となる酸化膜を形成し、ゲート電極が作成される位置の酸化膜上に遮蔽体を積層し、酸化を行って酸化膜を追加成長させた後に遮蔽体を除去し、遮蔽体を除去した跡にゲート電極を作成する。また、本発明のMOS型半導体装置の製造方法では、酸化膜を追加成長させた後にゲート電極を作成するため、ポリシリコン以外の材料、例えば高融点のモリブデンやタングステン、なども用いることができる。

0012

さらに、本発明のMOS型半導体装置の製造方法では、低濃度イオン・インプランテーションを遮蔽体と酸化膜の上から行い、高濃度イオン・インプランテーションをゲート電極と酸化膜とを覆う層間絶縁層に開けたコンタクト穴を用いて行うので、LDD用サイドスペーサーを作成する工程を省略しながら、同じ効果を有するMOS型半導体装置を得ることが可能となる。さらに、本発明のMOS型半導体装置では、ゲート電極の端部には、酸化膜の追加酸化成長に伴なう歪が無く、しかも追加成長して厚膜化した酸化膜上に位置しているので、安定して良質な耐圧性能を呈するゲート電極となり、安定した耐圧性能を持つMOS型半導体装置となる。

0013

以下に、本発明の一実施例を、図1を参照して説明する。図1Aに示すように、シリコン基盤(1)上にゲート酸化層となるシリコン酸化膜(2)を形成し、この酸化膜(2)上に窒化膜(3)を積層する。ゲート電極が作成される位置に対応する窒化膜(3)上にレジスト層(4)がパターン形成されて積層される。

0014

次に図1Bに示すように、このパターン化されたレジスト層(4)を用いて、窒化膜(3)を選択的に除去して、ゲート電極が作成される位置にのみに窒化膜パターン(3')を残し、後の選択酸化用に供する。低濃度のソースおよびドレイン領域(7)を作成するために、例えば、ホウ素またはリンを用いて、低濃度イオン・インプランテーション(5)が行われる。

0015

さらに図1Cに示すように、イオン・インプランテーション(5)の回復工程とゲート酸化層以外の部分の酸化膜(2)の厚膜化のために、従来技術のLTO(低温酸化)に対応する追加酸化を酸化膜(2)に施し、選択的に追加成長させて厚膜化した酸化膜(2')を形成する。この時、窒化膜パターン(3')下のゲート酸化層用の酸化膜(2)は、酸化されずに元の厚さを維持する。窒化膜パターン(3')端部の下の酸化膜(2)は、若干追加酸化成長し、ゲート酸化層と厚膜化した酸化膜(2')との中間の厚さを持った境界酸化層となる。なお、プロセスに応じては、図1Bで説明した低濃度イオン・インプランテーションをこの追加酸化後に行っても良い。

0016

次に図1Dに示すように、選択酸化用の窒化膜パターン(3')を除去し、その跡にゲート電極(6)を作成する。ゲート電極(6)は追加酸化により追加成長した酸化膜(2')と追加酸化されていないゲート酸化層(2)上に積層される。そしてゲート電極(6)の端部は、ゲート酸化層(2)と厚膜化された酸化膜(2')との中間の厚さを持つ境界層超えて、厚膜化された酸化膜(2')上に配置される。このようにゲート電極(6)は、図1Cに示す酸化後に作成されるため、追加酸化成長する酸化膜(2')の影響を直接受けず、したがってゲート電極(6)の端部には従来のような歪を発生しない。またゲート電極(6)の端部は厚膜化された酸化膜(2')上に配置されているので、ゲート電極(6)の端部での耐圧性能が向上している。なお、ゲート電極(6)の端部が厚膜化された酸化膜(2')まで伸びているが、厚膜化された酸化膜(2')上のゲート電極(6)の部分はMOS−FETのトランジスタ動作に影響を与えることはない。実効長は薄い層厚を持ったゲート酸化層(2)上のゲート電極(6)の大きさにより決定される。さらに、ゲート電極(6)の作成は酸化膜(2')の厚膜成長後に行われるため、ゲート電極材料はポリシリコンに制限されることなく、高融点金属のモリブデンやタングステン等の他の材料も、使用することができる。

0017

図1Eに示すように、配線層の作成のための層間絶縁膜(8)が、ゲート電極(6)および酸化膜(2')を覆うように形成される。そして、ソースおよびドレインへのコンタクト穴(9)が層間絶縁膜(8)に形成される。このコンタクト穴(9)を用いて、例えば、ホウ素または砒素を用いて、高濃度ドープされたソースおよびドレイン領域形成のための高濃度イオン・インプランテーション(10)が行われる。この高濃度ソースおよびドレイン領域は従来のLDD用のスペーサーを用いずに作成されているが、従来のLDD用スペーサーを用いたのと同じく低濃度ドープドレイン領域(7)の構造が形成できている。したがって、従来のLDD用スペーサーの作成のための工程を省略することができる。

発明の効果

0018

以上説明してきたように、本発明のMOS型半導体装置およびその製造方法によれば、ゲート電極端部の歪が無いか緩和されていること、ゲート電極端部が厚膜化された酸化膜上に配置されていることにより、耐圧性能が安定的に向上した良質の中耐圧または高耐圧のMOS型半導体装置を構成すること及びそれを製造することができる。また、本発明によれば、ゲート電極材料として制約を受けることなく、ポリシリコンの他にモリブデンやタングステンなどの高融点金属材料をも用いることができる。さらに、本発明によれば、LDDスペーサーを用いずにそれを用いたのと同様の構造を作成できるため、工程を省略できるというなどの、優れた効果を奏する。

図面の簡単な説明

0019

図1本発明のMOS型半導体装置の製造方法を示す工程図。
図2従来のMOS型半導体装置の製造方法を示す工程図。

--

0020

1シリコン基盤
2ゲート酸化層
2‘厚膜化した酸化膜
3 窒化膜
3‘パターン形成された窒化膜
4レジスト層
5低濃度イオン・インプランテーション
6ゲート電極
7 低濃度ソースおよびドレイン領域
8層間絶縁層
9コンタクト穴
10高濃度イオン・インプランテーション

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • ソニーセミコンダクタソリューションズ株式会社の「 半導体装置及び半導体装置の製造方法」が 公開されました。( 2020/04/09)

    【課題】電界効果トランジスタのオン抵抗をさらに低減させる。【解決手段】半導体基板と、前記半導体基板の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、前記... 詳細

  • エイブリック株式会社の「 半導体装置及びその製造方法」が 公開されました。( 2020/04/02)

    【課題】複数の同一もしくは相似形状をもつ半導体素子の比精度を向上させ、半導体集積回路装置の歩留まりを向上できる半導体装置を提供する。【解決手段】半導体装置は、半導体基板上に形成された第1の上面から所定... 詳細

  • 東芝メモリ株式会社の「 半導体装置」が 公開されました。( 2020/03/26)

    【課題】トランジスタの耐圧が改善される。【解決手段】半導体記憶装置は、p型の活性領域内の表面側に設けられるn型のソース・ドレインと、ゲートと、を含み、ソース・ドレインの少なくとも一端から予め設定された... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ