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技術 固体撮像素子、その製造方法及び固体撮像装置

出願人 イノテック株式会社
発明者 三井田高
出願日 1999年12月1日 (20年3ヶ月経過) 出願番号 1999-342587
公開日 2001年6月12日 (18年9ヶ月経過) 公開番号 2001-160620
状態 特許登録済
技術分野 固体撮像素子 光信号から電気信号への変換
主要キーワード pチャネルMOS 光電変換機 赤色感度 線形目盛 アレーセンサ 通常動作電圧 キャリア発生領域 光検出動作
関連する未来課題
重要な関連分野

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図面 (19)

課題

赤色感度の向上とリセット電圧の低減を両立させる。

解決手段

一導電型の第1の半導体層12及び32内の反対導電型の第2の半導体層15aに形成された受光ダイオードと、受光ダイオードに隣接し、一導電型の第3の半導体層12内の反対導電型の第4の半導体層15bに形成された光信号検出用絶縁ゲート型電界効果トランジスタとを備えた固体撮像素子において、第4の半導体層15b内部にキャリアポケット25を有し、かつ第2の半導体層15aの下の第1の半導体層12及び32の部分は、第4の半導体層15bの下の第3の半導体層12の部分よりも深さ方向において厚くなっている。

概要

背景

CCD型イメージセンサMOS型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターン微細化技術の進展に伴い、ほとんどの画像入力デバイス装置に適用されている。特に、近年、CCD型イメージセンサと比べて、消費電力が小さく、かつセンサ素子周辺回路素子とを同じCMOS技術によって作成できるという利点を生かして、MOS型イメージセンサが見直されている。

このような世の中の動向に鑑み、本願出願人はMOS型イメージセンサの改良を行い、チャネル領域下にキャリアポケット高濃度埋込層)を有するセンサ素子に関する特許出願(特願平10−186453号)を行って特許(登録番号2935492号)を得ている。

概要

赤色感度の向上とリセット電圧の低減を両立させる。

一導電型の第1の半導体層12及び32内の反対導電型の第2の半導体層15aに形成された受光ダイオードと、受光ダイオードに隣接し、一導電型の第3の半導体層12内の反対導電型の第4の半導体層15bに形成された光信号検出用絶縁ゲート型電界効果トランジスタとを備えた固体撮像素子において、第4の半導体層15b内部にキャリアポケット25を有し、かつ第2の半導体層15aの下の第1の半導体層12及び32の部分は、第4の半導体層15bの下の第3の半導体層12の部分よりも深さ方向において厚くなっている。

目的

ところで、MOS型イメージセンサにおいては、一般的に分光感度特性、特に赤色感度が低いので、その向上を図ることが望まれている。本発明は、光信号検出用MOSトランジスタの性能を維持しつつ、赤色感度の向上を図ることが可能なMOS型イメージセンサを用いた固体撮像素子及びその製造方法及び固体撮像装置を提供するものである。

効果

実績

技術文献被引用数
5件
牽制数
3件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

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請求項1

一導電型の第1の半導体層内の反対導電型の第2の半導体層に形成された受光ダイオードと、一導電型の第3の半導体層内の反対導電型の第4の半導体層に形成された該受光ダイオードに隣接する光信号検出用絶縁ゲート型電界効果トランジスタとを備えた固体撮像素子において、前記受光ダイオードの部分は、前記第2の半導体層の表層に一導電型の不純物領域を有し、前記絶縁ゲート型電界効果トランジスタ部分は、前記第4の半導体層の表層に一導電型のソース領域及びドレイン領域と、該ソース領域とドレイン領域の間のチャネル領域とを有し、かつ該チャネル領域下のソース領域の近くの前記第4の半導体層内部に反対導電型の高濃度埋込層を有し、かつ該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極を有し、前記不純物領域と前記ドレイン領域とが接続し、前記第1の半導体層と前記第3の半導体層とが接続し、前記第2の半導体層と前記第4の半導体層とが接続し、前記第2の半導体層の下の第1の半導体層の部分は、前記第4の半導体層の下の第3の半導体層の部分よりも深さ方向において厚くなっていることを特徴とする固体撮像素子。

請求項2

前記第1の半導体層は反対導電型の第1の基体層上に形成され、前記第3の半導体層は前記第1の基体層と接続した反対導電型の第2の基体層上に形成されていることを特徴とする請求項1記載の固体撮像素子。

請求項3

前記第1の基体層は反対導電型半導体基板からなり、かつ前記第1の半導体層は一導電型の埋込層を含む第5の半導体層と、該第5の半導体層上の一導電型のウエル領域とからなり、前記第2の基体層は前記反対導電型半導体の基板と、該基板上の反対導電型の埋込層を含む第6の半導体層とからなり、かつ前記第3の半導体層は前記一導電型のウエル領域からなることを特徴とする請求項2記載の固体撮像素子。

請求項4

前記高濃度埋込層が形成されたソース領域の近辺は、前記ドレイン領域から前記ソース領域に至るチャネル長方向の一部領域であって、前記ソース領域側であることを特徴とする請求項1乃至3の何れか一に記載の固体撮像素子。

請求項5

前記高濃度埋込層はチャネル幅方向全域にわたって形成されていることを特徴とする請求項1乃至4の何れか一に記載の固体撮像素子。

請求項6

前記絶縁ゲート型電界効果トランジスタのゲート電極はリング状を有し、前記ソース領域は前記ゲート電極によって囲まれた前記第4の半導体層の表層に形成され、前記ドレイン領域は前記ゲート電極を囲むように前記第4の半導体層の表層に形成されていることを特徴とする請求項1乃至5の何れか一に記載の固体撮像素子。

請求項7

前記絶縁ゲート型電界効果トランジスタのゲート電極及びその周辺遮光されていることを特徴とする請求項1乃至6の何れか一に記載の固体撮像素子。

請求項8

前記絶縁ゲート型電界効果トランジスタのソース領域に負荷回路が接続されてソースフォロワ回路を構成していることを特徴とする請求項1乃至7の何れか一に記載の固体撮像素子。

請求項9

前記ソースフォロワ回路のソース出力映像信号出力端子に接続されていることを特徴とする請求項8記載の固体撮像素子。

請求項10

第1のマスクにより一導電型不純物を反対導電型の第7の半導体層に導入して該第7の半導体層の内部に一導電型の第1の埋込層を形成する工程と、前記第1のマスクにより前記第7の半導体層に反対導電型不純物を導入して前記第7の半導体層の表層であってかつ前記第1の埋込層上方に反対導電型の第1のウエル領域を形成する工程と、前記第7の半導体層の表層に一導電型不純物を導入して、前記第1の埋込層と接続し、前記第1のウエル領域を含むように一導電型領域を形成する工程と、第2のマスクにより前記第7の半導体層の内部に反対導電型不純物を導入し、前記一導電型領域の下に前記第7の半導体層よりも高い不純物濃度を有する反対導電型の第2の埋込層を形成する工程と、前記第2のマスクにより前記第2の埋込層の上方であって前記一導電型領域の表層に反対導電型不純物を導入し、前記第1のウエル領域と繋がった反対導電型の第2のウエル領域を形成する工程と、前記第2のマスクにより前記第2のウエル領域の表層に一導電型不純物を導入し、一導電型のチャネルドープ層を形成する工程と、第3のマスクにより前記第2のウエル領域内部に反対導電型不純物を導入し、前記第2のウエル領域よりも高い不純物濃度を有し、かつ前記チャネルドープ層の下の第2のウエル領域内部に反対導電型の高濃度埋込層を形成する工程と、半導体基板表面を熱酸化してゲート絶縁膜を形成する工程と、前記高濃度埋込層を覆うように、かつ該高濃度埋込層がソース領域側に近くなるように前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の第2のウエル領域表層に一導電型のソース領域及びドレイン領域を形成するとともに第1のウエル領域表層に不純物領域を形成する工程とを有することを特徴とする固体撮像素子の製造方法。

請求項11

前記ゲート電極はリング状を有し、前記ソース領域は前記ゲート電極によって囲まれた前記第2のウエル領域の表層に形成し、前記ドレイン領域は前記ゲート電極を囲むように前記第2のウエル領域の表層に形成することを特徴とする請求項10記載の固体撮像素子の製造方法。

請求項12

請求項1乃至9の何れか一に記載の固体撮像素子を備えた固体撮像装置

技術分野

0001

本発明は、固体撮像素子及びその製造方法及び固体撮像装置に関し、より詳しくは、ビデオカメラ電子カメラ画像入力カメラスキャナ又はファクシミリ等に用いられる閾値電圧変調方式MOS型イメージセンサを用いた固体撮像素子及びその製造方法及び固体撮像装置に関する。

背景技術

0002

CCD型イメージセンサやMOS型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターン微細化技術の進展に伴い、ほとんどの画像入力デバイス装置に適用されている。特に、近年、CCD型イメージセンサと比べて、消費電力が小さく、かつセンサ素子周辺回路素子とを同じCMOS技術によって作成できるという利点を生かして、MOS型イメージセンサが見直されている。

0003

このような世の中の動向に鑑み、本願出願人はMOS型イメージセンサの改良を行い、チャネル領域下にキャリアポケット高濃度埋込層)を有するセンサ素子に関する特許出願(特願平10−186453号)を行って特許(登録番号2935492号)を得ている。

発明が解決しようとする課題

0004

ところで、MOS型イメージセンサにおいては、一般的に分光感度特性、特に赤色感度が低いので、その向上を図ることが望まれている。本発明は、光信号検出用MOSトランジスタの性能を維持しつつ、赤色感度の向上を図ることが可能なMOS型イメージセンサを用いた固体撮像素子及びその製造方法及び固体撮像装置を提供するものである。

課題を解決するための手段

0005

上記課題を解決するため、この発明は、固体撮像素子に係り図2に示すように、受光ダイオード111と光信号検出用絶縁ゲート型電界効果トランジスタMOSトランジスタ)112が隣接し、かつ、受光ダイオード111部分の第2の半導体層(第1のウエル領域)15a下の一導電型の第1の半導体層12及び32の厚さは、光信号検出用MOSトランジスタ112部分の第4の半導体層(第2のウエル領域)15b下の一導電型の第3の半導体層12の厚さよりも厚くなっていることを特徴としている。

0006

上記構造は本願発明の製造方法により作成することができる。その製造方法は、図11(a)に示すように、第1のマスク55により反対導電型の第7の半導体層11及び31に一導電型不純物を導入して第7の半導体層11及び31の内部に一導電型の第1の埋込層32を形成する工程と、第1のマスク55により第7の半導体層11及び31に反対導電型不純物を導入して第7の半導体層11及び31の表層であってかつ第1の埋込層32上方に反対導電型の第1のウエル領域15aを形成する工程と、図11(b)に示すように、第7の半導体層11及び31の表層に一導電型不純物を導入して、第1の埋込層32と接続し、第1のウエル領域15aを含むように一導電型領域12を形成する工程と、図12(a)に示すように、第2のマスク60により第7の半導体層11及び31の内部に反対導電型不純物を導入し、一導電型領域12の下に第7の半導体層31よりも高い不純物濃度を有する反対導電型の第2の埋込層33を形成する工程と、第2のマスク60により第2の埋込層33の上方であって一導電型領域12の表層に反対導電型不純物を導入し、第1のウエル領域15aと繋がった反対導電型の第2のウエル領域15bを形成する工程と、第2のマスク60により第2のウエル領域15bの表層に一導電型不純物を導入し、一導電型のチャネルドープ層15cを形成する工程と、図13(b)に示すように、第3のマスク71により第2のウエル領域15b内部に反対導電型不純物を導入し、第2のウエル領域15bよりも高い不純物濃度を有し、かつチャネルドープ層15cの下の第2のウエル領域15b内部に反対導電型の高濃度埋込層25を形成する工程と、図14(b)に示すように、半導体基板表面を熱酸化してゲート絶縁膜18を形成する工程と、図15(b)に示すように、高濃度埋込層25を覆うように、かつ高濃度埋込層25がソース領域側に近くなるようにゲート絶縁膜18上にゲート電極19を形成する工程と、図16(b)に示すように、ゲート電極19の両側の第2のウエル領域15b表層に一導電型のソース領域16a及びドレイン領域17aを形成するとともに第1のウエル領域15a表層に一導電型の不純物領域17を形成する工程とを有することを特徴としている。

0007

この場合、第7の半導体層11及び31の一部が第1の基体層に相当し、第7の半導体層11及び31の一部と第2の埋込層33が第2の基体層(即ち、基板11と第6の半導体層)に相当し、第1の埋込層32が埋込層又は第5の半導体層に相当し、第2の埋込層33が第6の半導体層に相当し、一導電型領域12が一導電型のウエル領域に相当し、第1の埋込層32と一導電型領域12が第1の半導体層(即ち、第5の半導体層と一導電型のウエル領域)に相当し、第1のウエル領域15aが第2の半導体層に相当し、一導電型領域12が一導電型の第3の半導体層(即ち、一導電型のウエル領域)に相当し、第2のウエル領域15bが第4の半導体層に相当する。

0008

ところで、赤色感度を向上させるためには、本願出願人の特許(登録番号2935492号)の構造において、p型基板11上のn型エピタキシャル層(n型層)12を厚くすることが望ましい。しかしながら、エピタキシャル層(n型層)12を厚くするとキャリアを排出する初期化のためのリセット電圧を大きくする必要があり、光信号検出用MOSトランジスタの性能が低下する。即ち、赤色感度を向上させ、かつリセット効率を向上させるためには、相反する素子構造を必要とし、それらを両立させることが難しかった。

0009

この発明においては、受光ダイオード111部分では、光によりキャリアを発生させて反対導電型の高濃度埋込層(キャリアポケット)25に蓄積させる蓄積期間において、印加する電圧によって、一導電型の不純物領域17と反対導電型の第1のウエル領域15aとの境界面から空乏層は第1のウエル領域15a内に広がり、また、反対導電型の第1の基体層11と一導電型の第1の半導体層12及び32との境界面から空乏層は第1の半導体層12及び32内に広がる。従って、空乏化される第1のウエル領域15a内、及び、第1の半導体層12及び32内に生じる光発生電荷光信号の検出に寄与する。

0010

即ち、第1の半導体層12及び32の厚さを広げることにより、赤色光のような波長の長い光に対して有効に受光領域の厚さを拡大することができ、従って、赤色感度の向上を図ることができる。一方、光信号検出用MOSトランジスタ112部分では、高濃度埋込層25及び第2のウエル領域15bからのキャリアの掃出期間(初期化)において、印加する電圧によって、チャネル領域の一導電型のチャネルドープ層15cと反対導電型の第2のウエル領域15bとの境界面から空乏層は第2のウエル領域15bに広がり、また、反対導電型の第6の半導体層33と一導電型の第3の半導体層12との境界面から空乏層は第2のウエル領域15bの下の第3の半導体層12に広がる。

0011

従って、ゲート電極19からの電界は、主として、空乏化される第2のウエル領域15bと第2のウエル領域15bの下の第3の半導体層12に及ぶ。この発明の場合、第2のウエル領域15bの下の第3の半導体層12が薄く、かつ一導電型の第3の半導体層12の基板11側に隣接して反対導電型の高濃度の第6の半導体層33が形成されているため、掃出期間において第6の半導体層33と第3の半導体層12との境界面から第6の半導体層33側への空乏層の広がりが制限されるとともに、その境界面から第3の半導体層12に広がる空乏層の幅は小さくなる。即ち、ゲート電極19からの電圧は主に第2のウエル領域15bにかかる。

0012

これにより、第2のウエル領域15b内にキャリアの掃き出しに適した急激なポテンシャル変化が生じて、強い電界がかかるようになるので、高濃度埋込層(キャリアポケット)25及び第2のウエル領域15bから低いリセット電圧で有効に蓄積キャリアを掃き出すことができ、リセット効率の向上を図ることができる。

発明を実施するための最良の形態

0013

以下に、本発明の実施の形態について図面を参照しながら説明する。図1は、本発明の実施の形態に係るMOS型イメージセンサの単位画素内における素子レイアウトについて示す平面図である。図1に示すように、単位画素101内に、受光ダイオード111と光信号検出用MOSトランジスタ112とが隣接して設けられている。これらは、それぞれ異なるウエル領域、即ち第1のウエル領域(第2の半導体層)15aと第2のウエル領域(第4の半導体層)15bを有し、それらは互いに繋がっている。受光ダイオード111部分の第1のウエル領域15aは光照射による電荷の発生領域の一部を構成し、光信号検出用MOSトランジスタ112部分の第2のウエル領域15bはこの領域15bに付与するポテンシャルによってチャネル閾値電圧を変化させることができるゲート領域を構成している。

0014

受光ダイオード111の不純物領域17と光信号検出用MOSトランジスタ112のドレイン領域17aとは互いに繋がった第1及び第2のウエル領域15a,15bの表層に大部分の領域がかかるように一体的に形成されている。ドレイン領域17aはリング状のゲート電極19の外周部を取り囲むように形成され、ソース領域16aはリング状のゲート電極19の内周に囲まれるように形成されている。さらに、このMOS型イメージセンサの特徴であるキャリアポケット(高濃度埋込層)25は、ゲート電極19下の第2のウエル領域15b内であって、ソース領域16aの周辺部に、ソース領域16aを取り囲むように形成されている。

0015

ドレイン領域17aは低抵抗コンタクト層17bを通してドレイン電圧(VDD供給線22と接続され、ゲート電極19は垂直走査信号(VSCAN)供給線21に接続され、ソース領域16aは低抵抗のコンタクト層16bを通して垂直出力線20に接続されている。また、受光ダイオード111の受光窓24以外の領域は金属層遮光膜)23により遮光されている。

0016

上記のMOS型イメージセンサにおける光信号検出のための素子動作は、掃出期間(初期化)−蓄積期間−読出期間−掃出期間(初期化)−・・というように繰り返し行われる。掃出期間(初期化)では、光発生電荷(キャリア)を蓄積する前に、読み出しが終わった光発生電荷や、アクセプタドナー等を中性化し、或いは表面準位捕獲されている正孔電子等、光信号の読み出し前の残留電荷半導体内から排出して、キャリアポケット25を空にする。ソース領域やドレイン領域やゲート電極に約+5V以上、通常7〜8V程度の電圧を印加する。

0017

蓄積期間では、光照射によりキャリアを発生させ、第1及び第2のウエル領域15a,15b内を移動させてキャリアポケット25に蓄積させる。ドレイン領域に凡そ+2〜3Vの電圧を印加するとともにゲート電極にMOSトランジスタ112がカットオフ状態を維持するような低い電圧を印加する。読出期間では、光発生電荷による光信号検出用MOSトランジスタの閾値電圧の変化をソース電位の変化として読み取る。MOSトランジスタ112が飽和状態で動作するように、ドレイン領域に凡そ+2〜3Vの電圧を印加するとともにゲートに凡そ+2〜3Vの電圧を印加する。

0018

次に、本発明の実施の形態に係るMOS型イメージセンサのデバイス構造を断面図を用いて説明する。図2(a)は、図1のA−A線に沿う断面図に相当する、本発明の実施の形態に係るMOS型イメージセンサのデバイス構造について示す断面図である。図2(b)は、半導体基板表面に沿うポテンシャルの様子を示す図である。

0019

図3図1のB−B線に沿う断面図であり、図4図1のC−C線に沿う断面図である。図2(a)に示すように、不純物濃度1×1018cm-3以上のp型シリコンからなる基板11上に不純物濃度1×1015cm-3程度、厚さ3μm程度のp型シリコンをエピタキシャル成長し、エピタキシャル層31を形成する。以上が反対導電型の第7の半導体層を構成する。

0020

このエピタキシャル層31に受光ダイオード111と光信号検出用MOSトランジスタ112とからなる単位画素101が形成されている。そして、各単位画素101を分離するように、隣接する単位画素101間に、エピタキシャル層31表面のフィールド絶縁膜14と、その下のエピタキシャル層31全体にわたるp型の高濃度領域である素子分離層13とが形成されている。

0021

次に、受光ダイオード111の詳細について図2(a)及び図3により説明する。受光ダイオード111は、エピタキシャル層31内であって基板11に接して埋め込まれたn型埋込層(一導電型の埋込層,第1の埋込層)32と、n型埋込層32上に形成された低濃度のn型ウエル層(一導電型領域)12と、n型ウエル層12の表層に形成されたp型の第1のウェル領域15aと、第1のウェル領域15aに大部分の領域がかかるようにn型ウエル層12の表層に形成されたn型の不純物領域17とで構成されている。

0022

基板11とn型ウエル層12の間の領域全体に比較的高い不純物濃度のn型埋込層32を有し、第1のウエル領域15a下のn型層(第1の半導体層)12及び32全体が厚くなっていることを特徴としている。この場合の不純物濃度分布図5に示す。図5は、受光ダイオード111の中央部における、D−D線に沿う深さ方向の不純物濃度分布及び対応するポテンシャル分布を示すグラフである。横軸線形目盛りで表した半導体基板表面からの深さ(μm)を示し、左側の縦軸対数目盛りで表した不純物濃度(cm-3)を示し、右側の縦軸は線形目盛りで表したポテンシャル(任意単位)を示す。

0023

図5の不純物濃度分布に示すように、n型埋込層32は厚さが凡そ1μmとなっており、第1のウエル領域15aの下のn型層12の厚さ凡そ0.5μmと合わせて、受光ダイオード111の第1のウエル領域15aの下のn型層12及び32の厚さは凡そ1.5μmとなっている。上記の第1のウエル領域15aの下のn型層12及びn型埋込層32の厚さや不純物濃度分布やそのピーク値及びピーク位置の深さは、蓄積期間に印加される電圧が凡そ2〜3Vのときに最適と考えられるものである。第1のウエル領域15aの下のn型層12及びn型埋込層32の厚さや不純物濃度分布やそのピーク値及びピーク位置の深さは、主としてキャリアの蓄積期間の際に印加電圧によってn型層12及び32全体に十分に空乏層が広がるように、かつ赤色光の受光感度が十分に高くなるように設定される。従って、それらの値は、第1のウエル領域15aの厚さや不純物濃度分布やそのピーク値及びピーク位置の深さ、半導体中での赤色光の減衰特性、或いはキャリアの蓄積期間の際に印加する電圧をどの位にするか等により適宜変更する。

0024

上記構造の受光ダイオード111では、上記説明した蓄積期間において、不純物領域17はドレイン電圧供給線22に接続されて正の電位バイアスされる。このとき、不純物領域17と第1のウエル領域15aとの境界面から空乏層が第1のウエル領域15a全体に広がり、n型ウエル層12に達する。一方、基板11とn型埋込層32との境界面から空乏層がn型埋込層32及びその上のn型ウエル層12全体に広がり、第1のウエル領域15aに達する。

0025

このときのポテンシャル分布を図5に示す。受光ダイオード111の部分は上記のような不純物濃度分布を有しているので、第1のウエル領域15a及びn型層12/32では、ポテンシャルが基板11側から表面側に向かって漸減するようなポテンシャル分布となる。このため、第1のウエル領域15a内とn型層12/32内で光により発生した正孔(ホール)は基板11側に流出しないでこれらの領域15aやn型層12/32内にとどまるようになる。これらの領域15aやn型層12/32は光信号検出用MOSトランジスタ112のゲート領域15bと繋がっているため、光により発生したこれらのホールを光信号検出用MOSトランジスタ112の閾値電圧変調用の電荷として有効に用いることができる。言い換えれば、第1のウエル領域15a及びn型層12/32全体が光によるキャリア発生領域となる。

0026

このように、n型埋込層32を有するので、受光ダイオード111のキャリア発生領域の全厚は厚くなる。これにより、受光ダイオード111に光を照射したとき、そのキャリア発生領域は赤色光のような受光部の奥深くまで到達する波長の長い光に対して感度のよい受光部となる。また、上記の受光ダイオード111においては不純物領域17の下に光によるキャリア発生領域が配置されているという点で、受光ダイオード111は光により発生した正孔(ホール)に対する埋め込み構造を有している。従って、界面捕獲準位の多い半導体層表面に影響されず、雑音の低減を図ることができる。

0027

次に、光信号検出用MOSトランジスタ(nMOS)112の詳細について図2(a),(b)及び図4により説明する。この実施の形態のMOSトランジスタ112は、リング状のゲート電極19の外周をn+ 型のドレイン領域17aが囲むような構造を有する。n+ 型のドレイン領域17aはn+ 型の不純物領域17と一体的に形成されている。また、リング状のゲート電極19によって囲まれるようにn+ 型のソース領域16aが形成されている。即ち、ゲート電極19は、ドレイン領域17aとソース領域16aの間の第2のウエル領域15b上にゲート絶縁膜18を介して形成されている。ゲート電極19下の第2のウエル領域15bの表層がチャネル領域となる。

0028

さらに、通常動作電圧において、チャネル領域を反転状態或いはデプレーション状態に保持するため、チャネル領域に適当な濃度のn型不純物を導入してチャネルドープ層15cを形成している。そのチャネル領域の下の第2のウエル領域15b内であってチャネル長方向の一部領域に、即ちソース領域16aの周辺部であって、ソース領域16aを囲むように、p+ 型のキャリアポケット(高濃度埋込層)25が形成されている。このp+ 型のキャリアポケット25は、例えばイオン注入法により形成することができる。キャリアポケット25は表面に生じるチャネル領域よりも下側の第2のウエル領域15b内に形成される。キャリアポケット25はチャネル領域にかからないように形成することが望ましい。

0029

上記したp+ 型のキャリアポケット25では光発生電荷のうち光発生ホールに対するポテンシャルが低くなるため、ドレイン領域17aにゲート電圧よりも高い電圧を印加したときに光発生ホールをこのキャリアポケット25に集めることができる。図2(b)に光発生ホールがキャリアポケット25に蓄積し、チャネル領域に電子が誘起されて反転領域が生じている状態のポテンシャル図を示す。この蓄積電荷により、光信号検出用MOSトランジスタ112の閾値電圧が変化する。従って、光信号の検出は、この閾値電圧の変化を検出することにより行うことができる。

0030

図6は、光信号検出用MOSトランジスタ112におけるキャリアポケット25部分を含む、E−E線に沿う深さ方向の不純物濃度分布及び対応するポテンシャル分布を示すグラフである。横軸は線形目盛りで表した半導体基板表面からの深さ(μm)を示し、左側の縦軸は対数目盛りで表した不純物濃度(cm-3)を示し、右側の縦軸は線形目盛りで表したポテンシャル(任意単位)を示す。

0031

図6の不純物濃度分布図に示すように、基板11とn型ウエル層12の間に高い不純物濃度のp型埋込層(第2の埋込層)33を有することを特徴としている。即ち、第2のウエル領域15bの下のn型層(第3の半導体層)は、n型ウエル層12と一致し、表面から深さ方向凡そ0.8μmのところにp型埋込層33との境界がある。第2のウエル領域15bの下のn型層の厚さは約0.4μmと、受光ダイオード111部の第1のウエル領域15aの下のn型層(第1の半導体層)12及び32の厚さ約1.5μmに比べて薄くなっている。

0032

また、p型埋込層33の不純物濃度のピーク位置は凡そ1.1μm前後のところにあり、そのピーク位置での不純物濃度は凡そ5×1016cm-3となっている。上記の第2のウエル領域15bの下のn型層12及びp型埋込層33の厚さや不純物濃度分布やそのピーク値及びピーク位置の深さは、リセット電圧が凡そ7〜8Vのときに最適と考えられるものである。このn型層12及びp型埋込層33の不純物濃度分布と深さは、主としてキャリアの掃出期間(初期化)の時に空乏層がp型埋込層33内ではなくて第2のウエル領域15b内に広がって電界が集中するように設定される。従って、第2のウエル領域15bの厚さやその領域15b内の不純物濃度分布やそのピーク値及びピーク位置の深さ、或いはキャリアの掃出期間(初期化)の時に印加される電圧(リセット電圧)をどの位にするかにより適宜変更する。

0033

なお、キャリアポケット25は、深さ凡そ0.2μm前後のところに形成され、不純物濃度のピーク値は凡そ1×1017cm-3となっている。キャリアポケット25の厚さやその不純物濃度のピーク値及びピーク位置の深さは、主に蓄積期間や読出期間においてキャリアポケット25にキャリアが十分に蓄積し得るポテンシャルとなるように、かつ読出期間においてキャリアポケット25のキャリアの蓄積状態がチャネル領域に十分に影響を及ぼすことができるように設定される。従って、キャリアポケット25の背景となる第1のウエル領域15aの不純物濃度分布の状態や、チャネルドープ層の不純物濃度や、蓄積期間での印加電圧や、読出期間での印加電圧等により適宜変更する。

0034

ところで、上記したキャリアの掃出期間においては、ゲート電極19やソース領域16aやドレイン領域17aに高い電圧を印加し、それによって生じる電界によって第2のウエル領域15bに残るキャリアを基板11側に掃き出している。この場合、印加した電圧によって、チャネル領域のチャネルドープ層15cと第2のウエル領域15bとの境界面から空乏層が第2のウエル領域15bに広がり、また、p型埋込層33とn型ウエル層12との境界面から空乏層が第2のウエル領域15bの下のn型ウエル層12に広がる。

0035

従って、ゲート電極19に印加した電圧による電界の及ぶ範囲は、主として第2のウエル領域15b及び第2のウエル領域15bの下のn型ウエル層12にわたる。この発明の場合、第2のウエル領域15bの下のn型ウエル層12の厚さが薄く、かつn型ウエル層12の基板11側に隣接して高濃度のp型埋込層33が形成されている。このため、掃出期間においてp型埋込層33とn型ウエル層12との境界面からn型ウエル層12に広がる空乏層の厚さは薄くなる。

0036

即ち、図6のポテンシャル分布図のように、ゲート電極19からの電圧は主に第2のウエル領域15bにかかることになる。言い換えれば、第2のウエル領域15bに急激なポテンシャル変化が生じて正孔を基板11側に掃き出すような強い電界が主として第2のウエル領域15bにかかるため、キャリアポケット25及び第2のウエル領域15b内に蓄積されたキャリアを、低いリセット電圧でそこからより確実に掃き出すことができ、これによりリセット効率の向上を図ることができる。

0037

次に、図8を参照して上記の構造の単位画素を用いたMOS型イメージセンサの全体の構成について説明する。図8は、本発明の実施の形態におけるMOS型イメージセンサの回路構成図を示す。図8に示すように、このMOS型イメージセンサは、2次元アレーセンサの構成を採っており、上記した構造の単位画素が列方向及び行方向にマトリクス状に配列されている。

0038

また、垂直走査信号(VSCAN)の駆動走査回路102及びドレイン電圧(VDD)の駆動走査回路103が画素領域を挟んでその左右に配置されている。垂直走査信号供給線21a,21bは垂直走査信号(VSCAN)の駆動走査回路102から行毎に一つずつでている。各垂直走査信号供給線21a,21bは行方向に並ぶ全ての単位画素101内のMOSトランジスタ112のゲートに接続されている。

0039

また、ドレイン電圧供給線(VDD供給線)22a,22bはドレイン電圧(VDD)の駆動走査回路103から行毎に一つずつでている。各ドレイン電圧供給線(VDD供給線)22a,22bは、行方向に並ぶ全ての単位画素101内の光信号検出用MOSトランジスタ112のドレインに接続されている。また、列毎に異なる垂直出力線20a,20bが設けられて、各垂直出力線20a,20bは列方向に並ぶ全ての単位画素101内のMOSトランジスタ112のソースにそれぞれ接続されている。

0040

さらに、列毎に異なるスイッチとしてのMOSトランジスタ105a,105bが設けられており、各垂直出力線20a,20bは各MOSトランジスタ105a,105bのドレイン(光検出信号入力端子)28a,29aに1つずつ接続されている。各スイッチ105a,105bのゲート(水平走査信号入力端子)28b,29bは水平走査信号(HSCAN)の駆動走査回路104に接続されている。

0041

また、各スイッチ105a,105bのソース(光検出信号出力端子)28c,29cは共通の定電流源負荷回路)106を通して映像信号出力端子107に接続されている。即ち、各単位画素101内のMOSトランジスタ112のソースは定電流源106に接続され、画素単位ソースフォロワ回路を形成している。従って、各MOSトランジスタ112のゲート−ソース間の電位差、及びバルク−ソース間の電位差は接続された定電流源106により決定される。

0042

垂直走査信号(VSCAN)及び水平走査信号(HSCAN)により、遂次、各単位画素のMOSトランジスタ112を駆動して光の入射量に比例した映像信号(Vout )が読み出される。図9は、本発明に係るMOS型イメージセンサを動作させるための各入出力信号タイミングチャートを示す。p型のウエル領域15a,15bを用い、かつ光信号検出用トランジスタ112がnMOSの場合に適用する。

0043

素子動作は、前記したように、掃出期間(初期化)−蓄積期間−読出期間−掃出期間(初期化)−・・というように繰り返し行う。次に、図8図9にしたがって、一連の連続した固体撮像素子の光検出動作を簡単に説明する。まず、初期化動作により、キャリアポケット25及びウエル領域15a,15b内に残る電荷を排出する。即ち、VDD供給線22a,22bを通して光信号検出用MOSトランジスタ112のドレインに、またVSCAN供給線21a,21bを通して同ゲートにそれぞれ約6Vの高い正の電圧を印加する。このとき、第2のウエル領域15bの下のn型ウエル層12の厚さは薄く、かつn型ウエル層12の基板11側に高濃度のp型埋込層33が接しているので、ゲート電極19に印加した電圧は第2のウエル領域15b及びその極めて近くの領域にしかかからない。即ち、第2のウエル領域15bに急激なポテンシャル変化が生じて正孔を基板11側に掃き出すような強い電界が主として第2のウエル領域15bにかかるため、低いリセット電圧でより確実にキャリアを掃き出すことができ、これによりリセット効率の向上を図ることができる。

0044

次いで、光信号検出用MOSトランジスタのゲート電極19に低いゲート電圧を印加し、ドレイン領域17aにトランジスタの動作に必要な約2〜3Vの電圧(VDD)を印加する。このとき、第1のウエル領域15aとn型ウエル層12及びn型埋込層32が空乏化するとともに、第2のウエル領域15bは空乏化する。そして、ドレイン領域17aからソース領域16aに向かう電界が生じる。

0045

次いで、受光ダイオード111に光を照射する。このとき、受光ダイオード111の部分のキャリア発生領域の全厚は厚くなっており、これにより、赤色光のような受光部の奥深くまで到達する波長の長い光に対しても効率よく、電子−正孔対(光発生電荷)を生じさせることができる。上記電界によりこの光発生電荷のうち光発生ホールが光信号検出用MOSトランジスタ112のゲート領域に注入され、かつキャリアポケット25に蓄積される。これにより、チャネル領域からその下のゲート領域15bに広がる空乏層幅が制限されるとともに、そのソース領域16a付近のポテンシャルが変調されて、光信号検出用MOSトランジスタ112の閾値電圧が変動する。

0046

ここで、ゲート電極19にMOSトランジスタ112が飽和状態で動作しうる約2〜3Vのゲート電圧を印加し、ドレイン領域17aにMOSトランジスタ112が動作しうる約2〜3Vの電圧VDDを印加する。これにより、キャリアポケット25上方のチャネル領域の一部に低電界の反転領域が形成され、残りの部分に高電界領域が形成される。このとき、光信号検出用MOSトランジスタ112のドレイン電圧−電流特性は、図7に示すように、飽和特性を示す。

0047

さらに、MOSトランジスタ112のソース領域16に定電流源106を接続して一定の電流を流す。これにより、MOSトランジスタ112はソースフォロワ回路を形成し、従って、光発生ホールによるMOSトランジスタの閾値電圧の変動に追随してソース電位が変化し、出力電圧の変化をもたらす。このようにして、光照射量に比例した映像信号(Vout )を取り出すことができる。

0048

以上のように、この発明の実施の形態によれば、掃出動作(初期化)−蓄積動作読出動作の一連の過程において、光発生ホールが移動するときに、半導体表面やチャネル領域内雑音源相互作用しない理想的な光電変換機構を実現することができる。また、キャリアポケット25への電荷蓄積により、図7に示すように、トランジスタを飽和状態で動作させることができ、しかも、ソースフォロワ回路を形成しているので、光発生電荷による閾値電圧の変化をソース電位の変化として検出することができる。このため、線型性の良い光電変換を行うことができる。

0049

次に、上記構造の固体撮像素子の製造方法について図10図18を参照して説明する。なお、実際の回路構成は複雑であり、以下に説明する素子の平面配置と異なるが、図10図18においては、製造方法を説明する便宜上、この回路に用いるすべての素子のうち素子構造の異なる主な素子を取り出して、一連の製造工程において異なる素子構造をどのように作成するかがわかるように模式的に示している。選択した素子の種類は、図の左側から、周辺回路素子であるp-CMOS(Complementary Metal Oxide SemiconductorのうちpチャネルMOS),n-CMOS(CMOSのうちnチャネルMOS),エンハンスメントn-MOS,ディプリーションn-MOSと、光センサとしてのVMISである。

0050

まず、図10(a)に示すような、不純物濃度約4×1018cm-3のp型シリコンからなる基板11上に不純物濃度1×1015cm-3程度のp型シリコンをエピタキシャル成長し、膜厚約3μmのエピタキシャル層31を形成する。基板11は第1の基体層の全体及び第2の基体層の一部を構成し、エピタキシャル層31は第2の基体層の一部を構成する。

0051

次いで、図10(b)に示すように、LOCOS(LOCal Oxidation of Silicon)により素子分離領域にフィールド絶縁膜14を形成する。続いて、素子分離領域により囲まれた素子形成領域にパッド絶縁膜51を形成する。次に、エンハンスメントn-MOSとディプリーションn-MOSとの間の素子分離領域、及びディプリーションn-MOSとVMISとの間の素子分離領域にそれぞれ開口部53a,53bを有し、かつn-CMOS形成領域の全体にわたる開口部53cを有するレジストマスク52を形成する。続いて、レジストマスク52の開口部53a,53b,53c及びフィールド絶縁膜14を通してp型不純物をイオン注入する。これにより、エンハンスメントn-MOSとディプリーションn-MOSとの間、及びディプリーションn-MOSとVMISとの間のフィールド絶縁膜14下のエピタキシャル層31に基板11に達するようなp型の素子分離層13を形成するとともに、n-CMOS形成領域の全領域にわたるエピタキシャル層31に基板11に達するようなp型ウエル層54を形成する。

0052

次に、図11(a)に示すように、VMIS形成領域の受光ダイオード111の形成領域に開口部56を有するレジストマスク(第1のマスク)55を形成する。続いて、レジストマスク55の開口部56を通して、パッド絶縁膜51の上から、n型不純物となるP31+を深くイオン注入し、さらに同じ開口部56を通して、2度に分けてp型不純物であるB11+を浅くイオン注入する。これにより、図5に示すように、ピーク位置約1.5μm、ピーク不純物濃度約1×1017cm-3の、基板11に接するようなn型埋込層(第1の埋込層)32と、その上方でn型埋込層32とほぼ同じ幅を有する第1のウエル領域(第2の半導体層)となる、ピーク位置約0.3μm、ピーク不純物濃度約6×1016cm-3、及びピーク位置約0.55μm、ピーク不純物濃度約2×1016cm-3のp型ウエル層15aとを形成する。なお、n型埋込層32は第1の半導体層の一部を構成する。

0053

次いで、図11(b)に示すように、VMIS形成領域の全体にわたって開口部58を有するレジストマスク57を形成する。続いて、レジストマスク57の開口部58を通してn型不純物をイオン注入する。これにより、第1のウエル領域15aの全体を含み、その下端がn型埋込層32に達する、ピーク位置約0.55μm、ピーク不純物濃度約3×1016cm-3のn型ウエル層(反対導電型領域)12を形成する。n型ウエル層12は第1の半導体層の一部及び第3の半導体層の全体を構成する。

0054

なお、図11(b)に示す工程の後、パッド絶縁膜51を除去して半導体基板の表面を再酸化することにより、ゲート絶縁膜を形成することもできる。図面では、パッド絶縁膜も再酸化により形成したゲート絶縁膜も同じ符号51で示している。この場合、ゲート絶縁膜の膜厚は、好ましくは60nm以下とする。これ以上厚くすると、図13(b)の工程で、イオン注入により高濃度埋込層25を形成するときに急峻な不純物濃度分布が得にくくなるためである。

0055

次に、図12(a)に示すように、デプリーションn-MOS形成領域の全体にわたって開口部61bを有し、かつVMIS形成領域の光信号検出用MOSトランジスタ112の形成領域に開口部61aを有するレジストマスク(第2のマスク)60を形成する。続いて、レジストマスク60の開口部61a及び61bを通してp型不純物であるB11+を深くイオン注入し、さらに同じ開口部61a及び61bを通してp型不純物であるB11+を浅くイオン注入する。さらに同じ開口部61a及び61bを通してn型不純物であるAs+を浅くイオン注入する。

0056

これにより、デプリーションn-MOS形成領域では、p型埋込層62とp型ウエル層63とチャネルドープ層64を形成する。一方、VMIS形成領域では、図6に示すように、ピーク位置約1.2μm、ピーク不純物濃度約5×1016cm-3のp型埋込層(第2の埋込層)33とピーク位置約0.1μm、ピーク不純物濃度約1.2×1017cm-3の第2のウエル領域15bと表面濃度約2×1017cm-3のn型のチャネルドープ層15cを形成する。なお、p型埋込層33は第2の基体層の一部を構成する。

0057

次いで、図12(b)に示すように、p-CMOS、n-CMOS及びエンハンスメントn-MOSの各形成領域全体に開口部66を有するレジストマスク65を形成する。続いて、レジストマスク65の開口部66を通してp型不純物を浅くイオン注入する。これにより、p型のチャネルドープ層67a〜67cを形成する。

0058

次に、図13(a)に示すように、p-CMOS形成領域に開口部69を有するレジストマスク68を形成する。続いて、レジストマスク68の開口部69を通してn型不純物をイオン注入して、n型ウエル層70を形成する。次いで、図13(b)に示すように、VMIS形成領域の光信号検出用MOSトランジスタのキャリアポケット(高濃度埋込層)25となる領域に開口部72を有するレジストマスク(第3のマスク)71を形成する。続いて、レジストマスク71の開口部72を通してp型不純物であるB11+をイオン注入する。これにより、図6に示すように、チャネルドープ層15c下の第2のウエル領域15bに、ピーク位置約0.2μm、ピーク不純物濃度約1×1017cm-3のp+型の高濃度埋込層25を形成する。

0059

次に、図14(a)に示すように、p-CMOS,n-CMOS,エンハンスメントn-MOS,及びデプリーションn-MOSの各形成領域全体にわたって開口部74を有するレジストマスク73を形成する。続いて、レジストマスク73の開口部74を通してゲート酸化膜51を除去するとともに、VMIS形成領域には、元のゲート絶縁膜51を残す。

0060

次いで、図14(b)に示すように、レジストマスク73を除去した後、半導体基板の表面を熱酸化する。これにより、p-CMOS,n-CMOS,エンハンスメントn-MOS,及びデプリーションn-MOS形成領域に薄い膜厚のゲート酸化膜75a〜75dが形成されるとともに、VMIS形成領域の表面には前の工程で残しておいた酸化膜厚にさらに酸化膜厚が加わり、厚い膜厚のゲート絶縁膜18が形成される。VMIS形成領域のゲート絶縁膜18を厚くすることにより、ゲート容量を小さくして、高濃度埋込層に蓄積される光発生電荷の検出感度、ひいては光信号の検出感度を向上させることができる。

0061

次に、図15(a)に示すように、全面にポリシリコン膜76を形成する。次いで、図15(b)に示すように、ポリシリコン膜76をパターニングし、MOSの各形成領域にゲート電極76a〜76e,19を形成する。次に、図16(a)に示すように、p-CMOS形成領域の全体にわたって開口部78を有するレジストマスク77を形成する。続いて、レジストマスク77の開口部78を通して、かつゲート電極76eをマスクとしてp型不純物をイオン注入する。これにより、ゲート電極76eの両側のn型ウエル層70にソース/ドレイン領域79a及び79bを形成する。

0062

次いで、図16(b)に示すように、n-CMOS,エンハンスメントn-MOS,ディプリーションn-MOS,及びVMISの各形成領域全体にわたって開口部81を有するレジストマスク80を形成した後、レジストマスク80の開口部81を通して、かつゲート電極76b〜76d,19をマスクとしてn型不純物をイオン注入する。これにより、各形成領域のゲート電極76b〜76d、19の両側にソース/ドレイン領域82a及び82b、82c及び82d、82e及び82f、16a及び17aを形成する。

0063

次いで、図17(a)に示すように、レジストマスク80を除去した後、CVD(Chemical Vapor Deposition)法等により、絶縁膜を形成する。続いて、異方性エッチングを行い、ゲート電極76a〜76e,19の側面にサイドウオール83を形成する。次に、図17(b)に示すように、p-CMOS形成領域に開口部85を有するレジストマスク84を形成する。続いて、レジストマスク84の開口部85を通して、かつゲート電極76e及びサイドウオール79をマスクとしてp型不純物をイオン注入する。これにより、ソース/ドレイン領域79a及び79b内にそれぞれコンタクト層86a及び86bを形成する。

0064

次に、図18(a)に示すように、n-CMOS,エンハンスメントn-MOS,ディプリーションn-MOSの各形成領域全体にわたって開口部88を有し、かつVMIS形成領域の光信号検出用MOSトランジスタ112部分及び受光ダイオード111部分に開口部88を有するレジストマスク87を形成する。その後、レジストマスク87の開口部88を通してn型不純物をイオン注入する。これにより、各形成領域のソース/ドレイン領域82a及び82b、82c及び82d、82e及び82f、16a及び17a内にコンタクト層89a及び89b、89c及び89d、89e及び89f、16b及び17bを形成する。

0065

次いで、図18(b)に示すように、レジストマスク87を除去した後、第1層目層間絶縁膜90を形成する。続いて、第1層目の層間絶縁膜90上に各MOS形成領域のソース/ドレイン領域82a及び82b、82c及び82d、82e及び82f、79a及び79b、16a及び17aと接続する下層のソース/ドレイン電極又は配線層91a及び91b、91c及び91d、91e及び91f、91g及び91h、20及び22、及びVMIS形成領域のゲート電極19と接続するゲート配線層21を形成する。

0066

続いて、第2層目の層間絶縁膜92を形成した後、各MOS形成領域の下層のソース/ドレイン電極又は配線層91a及び91b、91c及び91d、91e及び91f、91g及び91h、20と接続する上層のソース/ドレイン電極又は配線層91a及び91b、91c及び91d、91e及び91f、91g及び91h、20を第2層目の層間絶縁膜92上に形成する。

0067

次に、第3層目の層間絶縁膜93を形成した後、その上に受光ダイオード111部分に開口部(受光窓)24を有する遮光膜23を形成する。その後、素子表面全体を覆うカバー絶縁膜94を形成すると、固体撮像素子が完成する。以上のように、本発明の実施の形態によれば、単位画素101は受光ダイオード111及びMOSトランジスタ112で構成されるので、画素の部分をCMOS技術を用いて作成することができる。従って、上記画素部分と、駆動走査回路102〜104及び定電流源106等周辺回路とを全て同じ半導体基板に作成することができる。

0068

これにより、製造工程の簡略化を図ることができるとともに、回路部品集積化による固体撮像装置の小型化を図ることができる。固体撮像装置としてビデオカメラ、デジタルスチルカメラ、画像入力カメラスキャナ又はファクシミリ等が挙げられる。以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。

0069

例えば、第1のウエル領域15aと第2のウエル領域15bを別々に形成しているが、これらを一体として一度に形成してもよい。また、p型の基板11にp型のエピタキシャル層31を形成しているが、p型の基板11にn型のエピタキシャル層を形成してもよい。この場合も、第1のウエル領域15aの下のn型層(第1の半導体層)を厚く、第2のウエル領域15bの下のn型層(第3の半導体層)を薄く形成することは上記実施の形態と同じである。

0070

さらに、p型の基板11を用いているが、n型の基板を用いてもよい。この場合、キャリアポケット25に蓄積すべきキャリアは電子及び正孔のうち電子であり、上記実施の形態と同様な効果を得るためには、上記実施の形態等で説明した各層及び各領域の導電型をすべて逆転させればよい。また、n型埋込層(第1の埋込層)32の不純物濃度及び厚さは、蓄積期間に不純物領域17と基板11の間に印加する電圧により基板11とn型埋込層32との境界面からn型埋込層32全体にわたって空乏層が広がるような濃度及び厚さであればよい。

0071

さらに、p型埋込層(第2の埋込層)33の不純物濃度及び厚さは、キャリアの掃出期間に印加するゲート電極19と基板11の間に印加する電圧によりp型埋込層33とn型ウエル層12の境界面から主としてn型ウエル層12の方に空乏層が広がり、p型埋込層33の方に空乏層があまり広がらないような濃度及び厚さであればよい。

0072

また、上記の固体撮像素子の製造方法の実施の形態で示した工程順は、代表的な一例に過ぎず、上記の製造方法により得られた所望の素子構造と同等なものを得られる範囲であれば、実施の形態の製造方法の工程順を適宜変更することができる。

発明の効果

0073

以上のように、本発明によれば、受光ダイオードと光信号検出用MOSトランジスタが隣接し、かつ、受光ダイオード部分の第1のウエル領域(第2の半導体層)下の第1の半導体層の厚さは、光信号検出用MOSトランジスタ部分の第2のウエル領域(第4の半導体層)下の第3の半導体層の厚さよりも厚くなっている。

0074

受光ダイオードの部分においては、第1のウエル領域下の第1の半導体層の厚さを厚くすることにより、キャリアの蓄積期間において、赤色光のような波長の長い光に対して有効に受光領域の厚さを拡大することができ、従って、赤色感度の向上を図ることができる。一方、光信号検出用MOSトランジスタ部分においては、第2のウエル領域の下の第3の半導体層を薄く、かつ第3の半導体層の基板側に隣接して高濃度の第2の埋込層を形成しているため、キャリアの掃出期間においてゲート電極からの電圧は第2の半導体層にはあまりかからず、主に第2のウエル領域にかかる。これにより、第2のウエル領域内に強い電界がかかるようになるので、高濃度埋込層(キャリアポケット)及び第2のウエル領域から低いリセット電圧で有効に蓄積キャリアを掃き出すことができ、リセット効率の向上を図ることができる。

図面の簡単な説明

0075

図1本発明の実施の形態に係る固体撮像素子の単位画素内の素子レイアウトを示す平面図である。
図2(a)は、本発明の実施の形態に係る固体撮像素子の単位画素内の素子の構造を示す、図1のA−A線に沿う断面図である。(b)は、光発生ホールがキャリアポケットに蓄積し、チャネル領域に電子が誘起されて反転領域が生じている状態のポテンシャルの様子を示す図である。
図3本発明の実施の形態に係る固体撮像素子の単位画素内の受光ダイオードの構造を示す、図1のB−B線に沿う断面図である。
図4本発明の実施の形態に係る固体撮像素子の単位画素内の光信号検出用MOSトランジスタの構造を示す、図1のC−C線に沿う断面図である。
図5本発明の実施の形態に係る固体撮像素子の受光ダイオード部分における、図2のD−D線に沿う深さ方向の不純物濃度分布及びポテンシャル分布を示すグラフである。
図6本発明の実施の形態に係る固体撮像素子の光信号検出用MOSトランジスタ部分のキャリアポケットを含む、図2のE−E線に沿う深さ方向の不純物濃度分布及びポテンシャル分布を示すグラフである。
図7本発明の実施の形態に係る固体撮像素子の光信号検出用MOSトランジスタのドレイン電流電圧特性を示すグラフである。
図8本発明の実施の形態に係る固体撮像素子の全体の回路構成を示す図である。
図9図8の固体撮像素子を動作させる際のタイミングチャートである。
図10(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その1)である。
図11(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その2)である。
図12(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その3)である。
図13(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その4)である。
図14(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その5)である。
図15(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その6)である。
図16(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その7)である。
図17(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その8)である。
図18(a)、(b)は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図(その9)である。

--

0076

11基板(第1及び第2の基体層、第7の半導体層)
12 n型ウエル層(第1及び第3の半導体層、一導電型領域)
15a 第1のウエル領域(第2の半導体層)
15b 第2のウエル領域(第4の半導体層)
15cチャネルドープ層
16aソース領域
17不純物領域
17aドレイン領域
18ゲート絶縁膜
19ゲート電極
25キャリアポケット(高濃度埋込層)
31エピタキシャル層(第7の半導体層)
32 n型埋込層(一導電型の埋込層、第1の半導体層、第1の埋込層、第5の半導体層)
33 p型埋込層(反対導電型の埋込層、第2の基体層、第2の埋込層、第6の半導体層)
55 第1のマスク
60 第2のマスク
71 第3のマスク
101単位画素
106定電流源(負荷回路)
107映像信号出力端子
111受光ダイオード
112光信号検出用絶縁ゲート型電界効果トランジスタ(光信号検出用MOSトランジスタ)

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