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課題

ハイレベル選択電圧VH およびローレベル選択電圧VL の対称性を保持しながらシステム立ち上げることができ、また、多段チャージポンプ回路が不要で、システムの部品点数を減らすことができる電圧供給回路を提供する。

解決手段

VD およびVH の発生回路チョッパー方式昇圧型スイッチングレギュレータで構成し、仮想基準電圧VS (VD /2)と、VH およびVL 間の中点電位が同じになるように、VH 発生回路12およびVL 発生回路13のスイッチングタイミングコントロールする。

概要

背景

たとえば、薄膜ダイオード(Thin Film Diode、MIMともいう)方式を採用したLCDパネル駆動用電圧としては、3つのレベル、すなわち、信号電極駆動電圧VD 、ハイレベル選択電圧VH 、およびローレベル選択電圧VL が必要となる。

この際、信号電極駆動電圧VD 、ハイレベル選択電圧VH 、およびローレベル選択電圧VL は、仮想選択電圧をVSEL としたとき、次の条件を満たす必要がある。

概要

ハイレベル選択電圧VH およびローレベル選択電圧VL の対称性を保持しながらシステム立ち上げることができ、また、多段チャージポンプ回路が不要で、システムの部品点数を減らすことができる電圧供給回路を提供する。

VD およびVH の発生回路チョッパー方式昇圧型スイッチングレギュレータで構成し、仮想基準電圧VS (VD /2)と、VH およびVL 間の中点電位が同じになるように、VH 発生回路12およびVL 発生回路13のスイッチングタイミングコントロールする。

目的

本発明は、かかる事情に鑑みてなされたものであり、その目的は、ハイレベル選択電圧およびローレベル選択電圧の対称性を保持しながらシステムを立ち上げることができ、また、多段チャージポンプ回路の必要がなくシステムの部品点数を減らすことができる電圧供給回路を提供することにある。

効果

実績

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1件
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請求項1

第1の基準電圧出力フィードバック電圧とを比較して第1の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第1の電圧発生回路と、第2の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第2の電圧発生回路と、上記第2の出力電圧に応じた第3の出力電圧を発生するチャージポンプを含む第3の電圧発生回路と、上記第1の出力電圧に対応する仮想基準電圧を発生する仮想基準電圧発生回路と、上記第2の出力電圧と上記第3の出力電圧との間の中間電圧を発生する中間電圧発生回路と、上記仮想基準電圧と上記中間電圧とを比較して当該比較結果に応じたエラー信号を出力する比較器と、上記エラー信号を入力して上記仮想基準電圧と上記中間電圧とが等しくなるように上記第2の電圧発生回路及び上記第3の電圧発生回路の動作を制御するコントロール回路と、を有する電圧供給回路

請求項2

上記コントロール回路は、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電圧差よりも大きい場合には上記第3の電圧発生回路を動作させ、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電圧差よりも小さい場合には上記第2の電圧発生回路を動作させる請求項1に記載の電圧供給回路。

請求項3

上記仮想基準電圧は上記第1の出力電圧と接地電位との中点電位であり、上記中間電位は上記第2の出力電圧と上記第3の出力電圧との中点電位である請求項1又は2に記載の電圧供給回路。

請求項4

上記第2の出力電圧が上記第3の出力電圧よりも高電位である請求項2又は3に記載の電圧供給回路。

技術分野

0001

本発明は、たとえば液品表示装置LCDパネル)等の電源回路として適用される電圧供給装置に関するものである。

背景技術

0002

たとえば、薄膜ダイオード(Thin Film Diode、MIMともいう)方式を採用したLCDパネルの駆動用電圧としては、3つのレベル、すなわち、信号電極駆動電圧VD 、ハイレベル選択電圧VH 、およびローレベル選択電圧VL が必要となる。

0003

この際、信号電極駆動電圧VD 、ハイレベル選択電圧VH 、およびローレベル選択電圧VL は、仮想選択電圧をVSEL としたとき、次の条件を満たす必要がある。

0004

VL =−VSEL , VH =VD +VSEL ・・・(1)

0005

従来はこれらの信号電極駆動電圧VD 、ハイレベル選択電圧VH 、およびローレベル選択電圧VL を得るために、いわゆるチャージポンプ方式電圧発生回路を用いていた。

発明が解決しようとする課題

0006

ところが、上述した3つの電圧をチャージポンプ方式の電圧発生回路で発生する電圧供給回路では、十分に精度をもって上記(1)式を満足することができなかったり(特に電源投入時)、仮想選択電圧VSEL の可変範囲が広い(一般に2V〜20V程度)ために、回路部品点数が多くなりすぎる等の問題があった。

0007

本発明は、かかる事情に鑑みてなされたものであり、その目的は、ハイレベル選択電圧およびローレベル選択電圧の対称性を保持しながらシステム立ち上げることができ、また、多段チャージポンプ回路の必要がなくシステムの部品点数を減らすことができる電圧供給回路を提供することにある。

課題を解決するための手段

0008

上記目的を達成するため、本発明の電圧供給回路は、第1の基準電圧出力フィードバック電圧とを比較して第1の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第1の電圧発生回路と、第2の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第2の電圧発生回路と、上記第2の出力電圧に応じた第3の出力電圧を発生するチャージポンプを含む第3の電圧発生回路と、上記第1の出力電圧に対応する仮想基準電圧を発生する仮想基準電圧発生回路と、上記第2の出力電圧と上記第3の出力電圧との間の中間電圧を発生する中間電圧発生回路と、上記仮想基準電圧と上記中間電圧とを比較して当該比較結果に応じたエラー信号を出力する比較器と、上記エラー信号を入力して上記仮想基準電圧と上記中間電圧とが等しくなるように上記第2の電圧発生回路及び上記第3の電圧発生回路の動作を制御するコントロール回路とを有する。

0009

また、本発明では、上記コントロール回路は、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電圧差よりも大きい場合には上記第3の電圧発生回路を動作させ、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電位差よりも小さい場合には上記第2の電圧発生回路を動作させる。

0010

また、本発明では、上記仮想基準電圧は上記第1の出力電圧と接地電位との中点電位であり、上記中間電位は上記第2の出力電圧と上記第3の出力電圧との中点電位である。

0011

更に、本発明では、上記第2の出力電圧が上記第3の出力電圧よりも高電位である。

発明を実施するための最良の形態

0012

第1実施形態
図1は、本発明に係る電圧供給回路の第1の実施形態を示す構成図である。

0013

本発明の電圧供給回路10は、図1に示すように、駆動電圧発生回路11、ハイレベル選択電圧発生回路12、ローレベル選択電圧発生回路13、エラーコンパレータ14、タイミングコントロール回路15、および抵抗素子R11〜R18を主構成要素として有している。そして、抵抗素子R13およびR14により、第2の電圧としてのハイレベル選択電圧VH と第3の電圧としてのローレベル選択電圧VL との中点電圧(VMHL )を発生する中点電圧発生回路16が構成され、抵抗素子R15およびR16により信号電極駆動電圧VD と接地電位(GND)との中間電位である仮想基準電圧VMDを発生する仮想基準電圧発生回路17が構成されている。

0014

駆動電圧発生回路11は、チョッパー方式昇圧型スイッチングレギュレータを主構成要素として有し、出力である第1の電圧としての信号電極駆動電圧VDを抵抗素子R11とR12で分圧した電圧と第1の基準電圧Vref1とを比較して、その分圧された電圧が第 1の基準電圧Vref1に等しくなるように制御して、出力駆動電圧VD を出力端子TVDから図示しない負荷側に供給する。すなわち、出力駆動電圧VD は次のようになる。

0015

VD = (1+RV11/RV12)・Vref1 ・・・(2)

0016

ここで、RV11は抵抗素子R11の抵抗値を、RV12は抵抗素子R12の抵抗値をそれぞれ示している。

0017

図2は、本発明に係る駆動電圧発生回路11の具体的な構成例を示す回路図である。

0018

この駆動電圧発生回路11は、図2に示すようにIC内部に内蔵される駆動電圧選択回路(VD SEL)111,アナログスイッチSW111〜SW114、駆動電圧フィードバック用抵抗素子R111,R112、およびpチャネルMOS(PMOS)トランジスタPT111、エラー整流タイミング比較器112、タイミングコントロール回路113、スイッチング用nチャネルMOS(NMOS)トランジスタNT111、および同期整流用PMOSトランジスタPT112、並びに外付けインダクタL111、整流用ショットキーダイオードD111、および平滑キャパシタC111を主構成要素として有している。尚、図2に示す駆動電圧発生回路11においては、図1に示した抵抗素子R11,R12をその内部に取り込んで、抵抗素子R111,R112としている。

0019

イネーブル信号VDENがアクティブのハイレベルの場合は、PMOSトランジスタPT111のゲートに供給されるイネーブル信号VDENの反転信号XVDENがローレベルであることから、PMOSトランジスタPT111が導通状態に保持され、フィードバック系確立される。また、駆動電圧発生回路11を停止させている間は、スイッチング用トランジスタ停止状態に保持される。また、消費電流を最小にするため、フィードバック系を含む全ての回路が停止される。

0020

なお、駆動電圧選択回路111は、駆動電圧選択信号VSEL1〜VSEL3の状態より、適切な駆動電圧フィードバック抵抗値を選択して抵抗素子R112を所望の値に設定して駆動電圧VD をコントロールする。

0021

このような構成を有する駆動電圧発生回路11においては、まず、エラー/整流タイミング比較器112がエラー比較器として働き、駆動電圧VD を監視する。このときは、タイミングコントロール回路113により、アナログスイッチSW111,SW112が導通状態に保持され、アナログスイッチSW113,SW114が非導通状態に保持される。この状態で、出力駆動電圧VD を抵抗素子R111,R112で分圧した電圧が第1の基準電圧Vref1よりも低下すると、エラー比較器112からエラー信号がタイミングコントロール回路113に出力される。エラー信号を受けたタイミングコントロール回路113は、出力NMOSトランジスタNT111を一定時間オンさせる。この間に、エラー/整流タイミング比較器112は、エラー比較器としての機能から整流タイミング比較器としての機能に切り替えられる。このとき、タイミングコントロール回路113により、アナログスイッチSW111,SW112が非導通状態に保持され、アナログスイッチSW113,SW114が導通状態に保持される。

0022

NMOSトランジスタNT111がオンしている間に、外付けのインダクタL111に貯えられたエネルギーは、NMOSトランジスタNT111がオフすると同時に整流用PMOSトランジスタPT112およびダイオードD111を通して負荷側へ供給される。この整流用PMOSトランジスタPT112のオン/オフのタイミングは、エラー/整流タイミング比較器112およびタイミングコントロール回路113により制御される。このサイクルが完了すると、エラー/整流タイミング比較器112は、整流タイミング比較器としての機能からエラー比較器としての機能に切り替えられる。

0023

ハイレベル選択電圧発生回路12は、チョッパ方式の昇圧型スイッチングレギュレータを主構成要素として有し、タイミングコントロール回路15からのタイミングコントロール信号S15aに基づいて、第2の電圧としてのハイレベル選択電圧VH を生成し、出力端子TVHから図示しない負荷側に供給し、また、ローレベル選択電圧発生回路13に供給する。

0024

具体的には、ハイレベル選択電圧発生回路12は、タイミングコントロール信号S15aにより、次の関係が保たれるようにコントロールされる。

0025

|VH −VD /2|=|VD /2−VL | ・・・(3)

0026

ローレベル選択電圧発生回路13は、チャージポンプ回路を主構成要素として有し、ハイレベル選択電圧発生回路12から供給されるハイレベル選択電圧VHと、第2の基準電圧Vref2を抵抗素子R17、R18で分圧した電圧およびタイミングコントロール回路15によるタイミングコントロール信号S15bを基にハイレベル選択電圧VH の反転電圧を生成し、この反転電圧をローレベル選択電圧VL として出力端子TVLから図示しない負荷側へ供給する。

0027

エラーコンパータ14は、仮想基準電圧発生回路17で生成された仮想基準電圧VMDと中点電圧発生回路16で生成された中点電圧VMHL を比較し、その比較結果をエラー信号S14としてタイミングコントロール回路15に出力する。

0028

タイミングコントロール回路15は、エラーコンパレータ14によるエラー信号S14に基づいて、ハイレベル選択電圧発生回路12およびローレベル選択電圧発生回路13のスイッチングタイミングを制御するために、タイミングコントロール信号S15aをハイレベル選択電圧発生回路12に出力し、タイミングコントロール信号S15bをローレベル選択電圧発生回路13に出力する。

0029

具体的には、タイミングコントロール回路15は、VD /2と(VH +VL )/2が同一となるように、ハイレベル選択電圧発生回路12およびローレベル選択電圧回路13のスイッチングタイミングを、常に下記式が満足されるようにコントロールする。

0030

VL =−VSEL ,VH =VD +VSEL
→ VH +VL =VD
→ (VH +VL )/2=VD /2 ・・・(4)

0031

すなわち、タイミングコントロール回路15は、VH が高すぎると、すなわちVMHL ((VH +VL )/2)>VMD(VD /2)のときは、ローレベル選択電圧回路13がスイッチング動作を行い、VL が低すぎると、すなわちVMHL <VMDのときは、ハイレベル選択電圧発生回路12がスイッチング動作を行うようにコントロールする。

0032

なお、本発明の第1の実施形態では、ハイレベル選択電圧発生回路12の主要部は、エラーコンパレータ14、タイミングコントロール回路15、中点電圧発生回路16および仮想基準電圧発生回路17と同じブロック内に内蔵される。

0033

図3は、ハイレベル選択電圧発生回路12の具体的な構成例を示す回路である。ハイレベル選択電圧発生回路12は、図3に示すようにIC内蔵のスイッチング用NMOSトランジスタNT121、並びに外付けのインダクタL121、整流用ショットキーダイオードD122、および平滑キャパシタC121を主構成要素として有している。また、この回路では、駆動電圧VD の仮想基準電圧発生回路17への供給ラインと該回路17の抵抗素子R15との間に、ゲートがローレベルでアクティブのイネーブル信号VHENの入力ラインに接続されたPMOSトランジスタPT121が接続されている。

0034

このハイレベル選択電圧発生回路12では、全体のイネーブル信号等に基づくイネーブル信号VHENによって回路の動作を制御する。また、駆動電圧発生回路11を停止させている間は、出力NMOSトランジスタNT121は停止(非導通)状態に保持される。また、消費電流を最小にするために、フィードバック抵抗(R13、R14)を除く全ての回路を停止する。

0035

このような構成を有するハイレベル選択電圧発生回路12においては、VD /2(VMD)を仮想基準電圧として、出力電圧VH がローレベル選択電圧VL と対称となるように動作する。そして、出力電圧VH を抵抗素子R13、R14で分圧した電圧が、仮想基準電圧VMDより低下すると、エラーコンパレータ14からエラー信号S14がタイミングコントロール回路15に出力される。エラー信号S14を受けたタイミングコントロール回路15は、出力NMOSトランジスタNT121を一定時間オンさせる。

0036

NMOSトランジスタNT121がオンしている間に、外付けのインダクタL121に貯えられたエネルギーは、NMOSトランジスタNT121がオフすると同時に整流用ダイオードD122を通して負荷側へ供給される。

0037

また、ハイレベル選択電圧発生回路12においては、電源投入時には、ローレベル選択電圧VL とハイレベル選択電圧VH とのVD /2(VMD)に対する対称性を保つように、自動的にスイッチングがコントロールされる。

0038

図4は、ローレベル選択電圧発生回路の具体的な構成例を示す回路図である。

0039

このローレベル選択電圧発生回路13は、図4に示すように、IC内部に内蔵される、ローレベル選択電圧フィードバック用抵抗素子R131(R17)、R132(R18)、およびPMOSトランジスタPT131、アナログスイッチSW131〜SW134、エラー比較器131、タイミングコントロール回路132、スイッチング用NMOSトランジスタNT131およびPMOSトランジスタPT132、およびスタートアップコントロール回路133、並びに外付けのキャパシタC131、クランプ用/整流用ショットキーダイオードD131,D132、および平滑キャパシタC132を主構成要素として有している。

0040

このロ−レベル選択電圧発生回路13においては、通常、充電用PMOSトランジスタPT132がオンして、外付けのキャパシタC131をVH電位に充電する。ローレベル選択電圧VL が設定値よりも上昇すると、エラー比較器131からエラー信号がタイミングコントロール回路132に出力される。エラー信号を受けたタイミングコントロール回路132は、PMOSトランジスタPT132をオフし、突き下げ用NMOSトランジスタ131を一定時間オンさせ、バケツキャパシタC131のマイナス側を突き下げ、端子VL側へ整流用ダイオードD132を通して電荷を供給する。

0041

ローレベル選択電圧VL を発生するための基準電圧としては、第2の基準電圧Vref 2(たとえば2V)およびスタートアップ用に設定された電圧VEVを用いられる。ローレベル選択電圧VL が、たとえば−1.6Vに達すると、エラー比較器131からのエラー信号を受けたスタートアップコントロール回路133は、基準電圧をVSREFとGNDに切り替える。このとき、アナログスイッチSW132,SW134が導通状態に保持され、アナログスイッチSW131,SW13が非導通状態に保持される。

0042

また、本実施形態に係るスタートアップコントロール回路は、同時に駆動電圧発生回路11およびハイレベル選択電圧発生回路12に対して動作開始信号を出力する。

0043

次に、上記構成による動作を、図5および図6タイミングチャートに関連付けて説明する。図5立ち上がり時のタイミングチャートで、図6定常時のタイミングチャートである。

0044

ローレベル選択電圧発生回路13では、動作開始後、ローレベル選択電圧VLが所定の電圧(本実施形態では−1.6V)に達すると、エラー比較器131からのエラー信号がスタートアップコントロール回路133に出力される。

0045

エラー信号を受けたスタートアップコントロール回路133では、基準電圧がVSREFとGNDに切り替えられて、本来のローレベル選択電圧VL が発生される。また、このとき同時にスタートアップコントロール回路133から駆動電圧発生回路11およびハイレベル選択電圧発生回路12に動作開始信号が出力される。これにより、駆動電圧発生回路11およびハイレベル選択電圧発生回路12が作動状態となる。そして、その後は、ハイレベル選択電圧VH とローレベル選択電圧VL は、VD /2を中心に対称となるように立ち上がる。

0046

駆動電圧発生回路11では、出力電圧VD を抵抗素子R111,R112で分圧した分圧電圧と第1の基準電圧Vref1とが比較され、上記分圧電圧が第1の基準電圧Vref1に等しくなるよう、チョッパー式の昇圧型スイッチングレギュレータが制御される。このように制御された駆動電圧VD は、図示しない、たとえばLCDパネルの駆動系に供給されるとともに、仮想基準電圧発生回路17に供給される。

0047

仮想基準電圧発生回路17では、駆動電圧VD が抵抗素子R15,R16により分圧され、VD /2の仮想基準電圧VMDとしてエラーコンパレータ14に出力される。

0048

エラーコンパレータ14では、供給された仮想基準圧VMD(=VD /2)と中点電圧発生回路16で生成されたハイレベル選択電圧VH とローレベル選択電圧VL との中点電圧VMHL との大小が比較され、その結果がエラー信号S14としてタイミングコントロール回路15に出力される。

0049

タイミングコントロール回路15においては、エラー信号S14に基づいて、ハイレベル選択電圧発生回路12およびローレベル選択電圧発生回路13のスイッチングのタイミングを制御するために、タイミングコントロール信号S15a,S15bが、それぞれハイレベル選択電圧発生回路12およびローレベル選択電圧発生回路13に出力される。より具体的には、タイミングコントロール回路15は、VD /2と(VH +VL )/2(=VMHL )が同一となるように、ハイレベル選択電圧回路発生回路12およびローレベル選択電圧発生回路13のスイッチングのタイミングを制御する。

0050

そして、立ち上がり時、ローレベル選択電圧発生回路13は、図5(d)に示すように、‘VL Error Input’の値(出力電圧値)が、基準電圧VREF と一致するまでスイッチングを続けようとするが、(VH +VL )/2(=VMHL )がVD /2より低い場合には、(VH +VL )/2(=VMHL )がVD /2以上になるまで停止するようにコントロールされる。

0051

また、立ち上がり時、ハイレベル選択電圧発生回路12は、(VH +VL )/2がVD /2より低い場合にスイッチングを行うようにコントロールされる。

0052

そして、定常状態においても、ローレベル選択電圧発生回路13は、図6(d)に示すようにフィードバックの‘VL Error Input’の値がVREF (=GND)の値と一致するように、タイミングコントロール回路15によりコントロールされ、VREF (=GND)<VL Error Inputのときにスイッチングを行う。この際の突き下げ用NMOSトランジスタNT131のオン時間も、内部の時定数回路によってコントロールされる。また、NMOSトランジスタNT131がオフしている際には、常にPMOSトランジスタPT132がオン状態に保持され、これにより、キャパシタC131が充電される。このようにして、生成されるローレベル選択電圧VL は、図示しないLCDパネルの駆動系に出力される。

0053

また、ハイレベル選択電圧発生回路12においても、上述した立ち上がり時と同様に、(VH +VL )/2がVD /2より低い場合にタイミングコントロール回路15によりスイッチングを行うようにコントロールされる。この際の、チョッパ式の昇圧型スイッチングレギュレータを構成するNMOSトランジスタNT121は、内部の時定数回路によってコントロールされる一定時間だけオン状態に保持される。また、確実に整流するために、オフ時間も同様にコントロールされる。また、NMOSトランジスタNT131がオフしている際には、常にPMOSトランジスタPT132がオン状態に保持され、これにより、キャパシタC131が充電される。ただし、PMOSトランジスタPT132とNMOSトランジスタNT131は、同時にオンしないように、スイッチングのタイミングがタイミングコントロール回路132によりコントロールされる。このように生成されるハイレベル選択電圧VH は、図示しないLCDパネルの駆動系に供給される。

0054

以上説明したように、本発明の第1の実施形態によれば、DTFD(MIM)方式にLCDパネル駆動用として必要な3レベルのうち、駆動電圧VD およびハイレベル選択電圧VH の発生回路をチョッパー方式の昇圧型スイッチングレギュレータで構成し、駆動電圧VD を抵抗分圧した仮想基準電圧VMD(:VD /2)と、ハイレベル選択電圧VH およびローレベル選択電圧VL 間の中点電位とが同じになるようにフィードバックをかけ、ハイレベル選択電圧発生回路12およびローレベル選択電圧発生回路13のスイッチングタイミングをコントロールするようにしたので、仮想電圧VS の広いレンジに対応するための多段チャージポンプ回路が不要で、システムの構成部品点数を減らすことができる。また、ハイレベル選択電圧VH とローレベル選択電圧VL の対称性を保持しながらシステムの立ち上げが可能で、たとえば液晶DCバイアスによる特性劣化を防止することができる。

0055

第2実施形態
図7は、本発明に係る電圧供給回路の第2の実施形態を示す回路図である。

0056

本発明の第2の実施形態が上述した第1の実施形態と異なる点は、エラーコンパレータ14Aおよびタイミングコントロール回路15Aをハイレベル選択電圧発生回路12Aの代わりに、ローレベル選択電圧発生回路13Aの主構成要素と同一ブロック内に内蔵するようにしたことにある。

0057

そして、本発明の第2の実施形態においては、ハイレベル選択電圧発生回路12Aは、出力のハイレベル選択電圧VH を抵抗素子R19とR20で分圧した電圧と第2の基準電圧Vref2とを比較して、上記分圧電圧が第2の基準電圧Vref2に等しくなるように制御する。

0058

その他の構成は上述した第1の実施形態と同様である。

0059

本発明の第2の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。

0060

第3実施形態
図8は、本発明に係る電圧供給回路の第3の実施形態を示す構成図である。

0061

本発明の実施形態が上述した第2の実施形態と異なる点は、ハイレベル選択電圧発生回路12Bをチャージポンプ回路により構成し、ローレベル選択電圧発生回路13Bをチョッパー式昇圧型スイッチングレギュレータ(Sw,Reg)により構成したことにある。

0062

その他の構成は、上述した第2の実施形態と同様である。

0063

本発明の第3の実施形態においても、上述した第1の実施形態の効果と同様の効果を得ることができる。また、図1に示した実施形態において、ハイレベル選択電圧発生回路12をチャージポンプとし、ローレベル選択電圧発生回路13をチョッパー式レギュレータとすることも可能である。更には、駆動電圧発生回路11をチャージポンプとすることも可能である。

発明の効果

0064

以上説明したように、本発明によれば、仮想選択電圧の広いレンジに対応するための多段チャージポンプ回路が不要で、システムの構成部品点数を減らすことができる利点がある。また、ハイレベル選択電圧とローレベル選択電圧の対称性を保持しながらシステムの立ち上げおよび駆動が可能で、ひいてはたとえば液晶のDCバイアスによる特性劣化を防止することができる。

図面の簡単な説明

0065

図1本発明に係る電圧供給回路の第1の実施形態を示す構成図である。
図2本発明に係る信号電極駆動電圧発生回路の具体的な構成例を示す回路図である。
図3本発明に係るハイレベル選択電圧発生回路の具体的な構成例を示す回路図である。
図4本発明に係るローレベル選択電圧発生回路の具体的な構成例を示す回路図である。
図5本発明に係る電圧供給回路の立ち上がり時の動作を説明するためのフローチャートである。
図6本発明に係る電圧供給回路の定常時の動作を説明するためのフローチャートである。
図7本発明に係る電圧供給回路の第2の実施形態を示す構成図である。
図8本発明に係る電圧供給回路の第3の実施形態を示す構成図である。

--

0066

10,10A,10B…電圧供給回路、11…駆動電圧発生回路、12,12A.12B…ハイレベル選択電圧発生回路、13,13A,13B…ローレベル選択電圧発生回路、14,14A…エラーコンパレータ、15,15A…タイミングコントロール回路、16…中点電圧発生回路、17…仮想基準電圧発生回路、R11〜R20…抵抗素子。

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  • シャープ株式会社の「 内部電圧発生回路」が 公開されました。( 2019/09/12)

    【課題】ノイズの抑制機能を向上する。【解決手段】内部電圧発生回路は、負電圧発生回路(P,N)を備え、負電圧発生回路(P,N)は、並列接続され、駆動信号が信号駆動回路(21)から互いに逆位相にてチャージ... 詳細

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