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技術 半導体集積回路のシミュレーション方法

出願人 ルネサスエレクトロニクス株式会社
発明者 殿村京香
出願日 1999年9月27日 (21年4ヶ月経過) 出願番号 1999-273426
公開日 2001年4月13日 (19年10ヶ月経過) 公開番号 2001-101243
状態 特許登録済
技術分野 電子回路の試験 電子回路の試験 ICの設計・製造(配線設計等) CAD
主要キーワード 不定動作 単方向素子 量許容値 ダイナミックモデル 論理評価 端子タイプ ダイナミックシミュレーション 最低動作周波数
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図面 (10)

課題

ダイナミック回路スタティック回路とを混載する半導体集積回路論理シミュレーションを容易に実現することを可能とする半導体集積回路のシミュレーション方法を提供することを目的とする。

解決手段

論理検証パタンクロック周波数を、ダイナミックパス論理成立するための最低動作周波数に置き換える第一の手順を有することによる。

概要

背景

図8および図9は従来の半導体集積回路シミュレーション方法を用いたASIC設計フローである。仮配線遅延計算aのフローは、半導体集積回路全体での遅延を計算するフローである。仮配線遅延計算aのフローでは、まず、論理ブロック間の接続の記述されている回路接続情報1から配線長見積もりを行う(ステップ5)。次に論理ブロック毎の配線負荷・容量のライブラリである配線負荷容量情報2とステップ5の結果とを用いて半導体集積回路全体の配線容量を算出する(ステップ6)。続いて負荷容量の算出(ステップ7)、波形立ち上がり立ち下がり時間(以下Trf)の算出(ステップ9)、遅延の算出(ステップ10)を順次行い、仮配線遅延情報16を出力する。仮配線遅延計算aのフローが終了すると、次に、仮配線遅延情報16、回路接続情報1、論理検証パタン3、シミュレーションモデル4を使用して論理シミュレーションを実行していた(ステップ17)。論理検証用パタン3は、論理ブロック、または半導体集積回路の論理的は動作を波形で表したものである。またシミュレーションモデル4は、回路シミュレーションを行うために必要なモデルである。実際にチップ配線を行い、その配線抵抗・負荷も考慮した遅延計算を行う実配線遅延計算bのフローにおいても仮配線遅延計算aのフローと同様の方法でシミュレーションが行われていた。

しかし、従来の半導体集積回路のシミュレーション方法を用いたASICの論理シミュレータではスタティックモデルしか用意されておらず、ダイナミックスタティック混載回路論理評価は行えないという問題があった。そのためダイナミック回路構成を使用出来ず、回路規模が大きくなってしまうという問題が発生していた。さらに、ダイナミック回路構成を混載した場合、実レイアウトによる配線容量、負荷容量を考慮したシミュレーションを実行する事が出来ない為、回路の特性・精度に関して保証が出来ないという問題があった。又、ASICにおいて、仮にダイナミック回路を混載した半導体集積回路の論理シミュレーションを実現しようとすると、ダイナミックモデルを構成する上で必要なコンデンサ充放電時間やリフレッシュ等、スタティックモデルと比較すると考慮すべき点が多い。そのため、実配線シミュレーション時に発生する実配線変更に伴う容量・抵抗の変化などの問題もあり、非常に多大な労力と工数を要するといった問題が発生していた。

かかる問題を解消することを目的として特開平03−198160号では、各入力信号の値を記憶し且つプリチャージ信号オンのときに記憶した値を出力する複数個の記憶部と前記記憶部の値を比較する複数個の比較部を有する入力信号チェック部と、前記入力信号チェック部の各比較部出力の演算処理を行なう演算処理部とを備えることを特徴とする論理シミュレータ、および、ダイナミック型の回路に対応した論理シミュレーションの動作モデルを有し、プリチャージ信号がオンのときの入力信号の値を記憶しておき、前記プリチャージ信号がオフになったときの入力信号の値と先に記憶していた前記プリチャージ信号がオンのときの入力信号の値とを比較する機能を有し、前記プリチャージ信号がオンのときの入力信号の値に特定の演算を施した結果を前記プリチャージ信号がオフのときに出力することを特徴とする論理シミュレーション方法が開示されている。この論理シミュレータおよび論理シミュレーション方法によれば、シミュレーションの負担増を縮小するとともに、セットアップタイム確定した入力信号の値がホールドタイムの間保持されているか否かの検証をも可能とする。また、同じく上述した問題を解消することを目的として特開平05−101130号には、MOSディジタル回路を構成する素子端子を、入力か出力か、出力ならばハイインピーダンス状態が存在するか否か等の条件によりタイプ分類し、MOSトランジスタについて、そのソース端子ドレイン端子のそれぞれに直接接続する端子のタイプに従って信号の流れる向きを決定し、単方向素子に置き換えネットについて、当該ネットに直接接続する端子のタイプに従ってダイナミック回路としての性質を判定し、仮想ラッチ素子を挿入する等価回路作成方法および論理シミュレーション方法が開示されている。この等価回路作成方法および論理シミュレーション方法によれば、MOSディジタル回路から論理シミュレータでシミュレーション可能な等価回路が作成し、MOSディジタル回路を論理シミュレーションすることができるとされている。

概要

ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することを可能とする半導体集積回路のシミュレーション方法を提供することを目的とする。

論理検証用パタンのクロック周波数を、ダイナミックパスの論理が成立するための最低動作周波数に置き換える第一の手順を有することによる。

目的

本発明は、このような従来技術における問題に鑑みてなされたものであって、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することを可能とする半導体集積回路のシミュレーション方法を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

論理検証パタンクロック周波数を、ダイナミックパス論理成立するための最低動作周波数に置き換える第一の手順を有することを特徴とする半導体集積回路シミュレーション方法

請求項2

前記最低動作周波数を算出する第二の手順を有し、当該第二の手順は、前記ダイナミックパスがデータを取り込むためのデータ取り込み時間と、前記ダイナミックパスの電位スレッショルド電圧に達するまでの時間と、の和の逆数により前記最低動作周波数を算出することを特徴とする請求項1に記載の半導体集積回路のシミュレーション方法。

請求項3

前記最低動作周波数が予めライブラリとして用意されていることを特徴とする請求項1または請求項2に記載の半導体集積回路のシミュレーション方法。

請求項4

前記クロック周波数と前記最低動作周波数との大小を比較する第三の手順を有し、当該第三の手順で前記最低動作周波数が前記クロック周波数より大きい場合に前記第一の手順を行うことを特徴とする請求項1乃至請求項3のいずれか一に記載の半導体集積回路のシミュレーション方法。

請求項5

半導体集積回路にダイナミックパスが含まれるか否かを判定する第四の手順を有することを特徴とする請求項1乃至請求項4のいずれか一に記載の半導体集積回路のシミュレーション方法。

請求項6

前記第一乃至前記第四のいずれか一の手順が、半導体集積回路全体の遅延を計算するためのフローの中に含まれることを特徴とする請求項1乃至請求項5のいずれか一に記載の半導体集積回路のシミュレーション方法。

技術分野

0001

本発明は、半導体集積回路シミュレーション方法に関し、特にASIC(Application Specific IntegratedCircuits)の回路シミュレーション方法に関する。

背景技術

0002

図8および図9は従来の半導体集積回路のシミュレーション方法を用いたASICの設計フローである。仮配線遅延計算aのフローは、半導体集積回路全体での遅延を計算するフローである。仮配線遅延計算aのフローでは、まず、論理ブロック間の接続の記述されている回路接続情報1から配線長見積もりを行う(ステップ5)。次に論理ブロック毎の配線負荷・容量のライブラリである配線負荷容量情報2とステップ5の結果とを用いて半導体集積回路全体の配線容量を算出する(ステップ6)。続いて負荷容量の算出(ステップ7)、波形立ち上がり立ち下がり時間(以下Trf)の算出(ステップ9)、遅延の算出(ステップ10)を順次行い、仮配線遅延情報16を出力する。仮配線遅延計算aのフローが終了すると、次に、仮配線遅延情報16、回路接続情報1、論理検証パタン3、シミュレーションモデル4を使用して論理シミュレーションを実行していた(ステップ17)。論理検証用パタン3は、論理ブロック、または半導体集積回路の論理的は動作を波形で表したものである。またシミュレーションモデル4は、回路シミュレーションを行うために必要なモデルである。実際にチップ配線を行い、その配線抵抗・負荷も考慮した遅延計算を行う実配線遅延計算bのフローにおいても仮配線遅延計算aのフローと同様の方法でシミュレーションが行われていた。

0003

しかし、従来の半導体集積回路のシミュレーション方法を用いたASICの論理シミュレータではスタティックモデルしか用意されておらず、ダイナミックスタティック混載回路論理評価は行えないという問題があった。そのためダイナミック回路構成を使用出来ず、回路規模が大きくなってしまうという問題が発生していた。さらに、ダイナミック回路構成を混載した場合、実レイアウトによる配線容量、負荷容量を考慮したシミュレーションを実行する事が出来ない為、回路の特性・精度に関して保証が出来ないという問題があった。又、ASICにおいて、仮にダイナミック回路を混載した半導体集積回路の論理シミュレーションを実現しようとすると、ダイナミックモデルを構成する上で必要なコンデンサ充放電時間やリフレッシュ等、スタティックモデルと比較すると考慮すべき点が多い。そのため、実配線シミュレーション時に発生する実配線変更に伴う容量・抵抗の変化などの問題もあり、非常に多大な労力と工数を要するといった問題が発生していた。

0004

かかる問題を解消することを目的として特開平03−198160号では、各入力信号の値を記憶し且つプリチャージ信号オンのときに記憶した値を出力する複数個の記憶部と前記記憶部の値を比較する複数個の比較部を有する入力信号チェック部と、前記入力信号チェック部の各比較部出力の演算処理を行なう演算処理部とを備えることを特徴とする論理シミュレータ、および、ダイナミック型の回路に対応した論理シミュレーションの動作モデルを有し、プリチャージ信号がオンのときの入力信号の値を記憶しておき、前記プリチャージ信号がオフになったときの入力信号の値と先に記憶していた前記プリチャージ信号がオンのときの入力信号の値とを比較する機能を有し、前記プリチャージ信号がオンのときの入力信号の値に特定の演算を施した結果を前記プリチャージ信号がオフのときに出力することを特徴とする論理シミュレーション方法が開示されている。この論理シミュレータおよび論理シミュレーション方法によれば、シミュレーションの負担増を縮小するとともに、セットアップタイム確定した入力信号の値がホールドタイムの間保持されているか否かの検証をも可能とする。また、同じく上述した問題を解消することを目的として特開平05−101130号には、MOSディジタル回路を構成する素子端子を、入力か出力か、出力ならばハイインピーダンス状態が存在するか否か等の条件によりタイプ分類し、MOSトランジスタについて、そのソース端子ドレイン端子のそれぞれに直接接続する端子のタイプに従って信号の流れる向きを決定し、単方向素子に置き換えネットについて、当該ネットに直接接続する端子のタイプに従ってダイナミック回路としての性質を判定し、仮想ラッチ素子を挿入する等価回路作成方法および論理シミュレーション方法が開示されている。この等価回路作成方法および論理シミュレーション方法によれば、MOSディジタル回路から論理シミュレータでシミュレーション可能な等価回路が作成し、MOSディジタル回路を論理シミュレーションすることができるとされている。

発明が解決しようとする課題

0005

以上の特開平03−198160号に開示された論理シミュレータおよび論理シミュレーション方法では、上述した問題を解消する可能性はあるが、ダイナミック論理検証を行うためにダイナミック型の回路に対応した論理シミュレーションの動作モデルを必要としていた。さらに、以上の特開平05−101130号に開示された等価回路作成方法および論理シミュレーション方法にあっては次のような問題があった。特開平05−101130号に開示された等価回路作成方法および論理シミュレーション方法では、ダイナミック論理検証を行うためにダイナミック回路に接続する端子タイプに応じて仮想的なラッチ素子を表現することが必要とされるため、やはり上述した問題を解消するための手段が煩雑になってしまうという不都合があった。

0006

本発明は、このような従来技術における問題に鑑みてなされたものであって、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することを可能とする半導体集積回路のシミュレーション方法を提供することを目的とする。

課題を解決するための手段

0007

前記課題を解決する本出願第1の発明は、論理検証用パタンのクロック周波数を、ダイナミックパスの論理が成立するための最低動作周波数に置き換える第一の手順を有することを特徴とする半導体集積回路のシミュレーション方法である。このように、本出願第1の発明の半導体集積回路のシミュレーション方法によれば、ダイナミックパスの論理が不定となる事を防ぐことができる。したがって、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。しかも、スタティックシミュレーションモデルで代用出来る為、ダイナミックシミュレーションモデルが不要であるという利点も得られる。その上、ダイナミック回路を用いる事で回路規模を小さくすることができ、半導体集積回路の集積度を向上させることが可能となる。

0008

また本出願第2の発明は、本出願第1の発明の半導体集積回路のシミュレーション方法において、前記最低動作周波数を算出する第二の手順を有し、当該第二の手順は、前記ダイナミックパスがデータを取り込むためのデータ取り込み時間と、前記ダイナミックパスの電位スレッショルド電圧に達するまでの時間と、の和の逆数により前記最低動作周波数を算出することを特徴とする。このように、本出願第2の発明の半導体集積回路のシミュレーション方法によれば、データ保持保証の為にスレッショルド電圧Vihへ達するまでの充放電時間から最低動作周波数を算出し、論理検証用パタンのクロック周波数とする。したがって、ダイナミックパスの論理が不定となる事を防ぐことができ、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。

0009

また本出願第3の発明は、本出願第1または第2の発明の半導体集積回路のシミュレーション方法において、前記最低動作周波数が予めライブラリとして用意されていることを特徴とする。このように、本出願第3の発明の半導体集積回路のシミュレーション方法によれば、最低動作周波数の算出が複雑な場合には、ダイナミックブロック毎の前記最低動作周波数の値を予め算出し、これらを予めライブラリとして用意し、このライブラリを適宜参照する。したがって、シミュレーション時間を短縮することができ、効率良く論理シミュレーションを行うことが可能になる。ここでライブラリとは、ダイナミックブロック毎に入力波形の立ち上がりおよび立ち下り時間のばらつきの程度に応じて場合分けした前記最低動作周波数を予め算出し、その値を表形式にしたものである。

0010

また本出願第4の発明は、本出願第1乃至第3の何れか一の発明の半導体集積回路のシミュレーション方法において、前記クロック周波数と前記最低動作周波数との大小を比較する第三の手順を有し、当該第三の手順で前記最低動作周波数が前記クロック周波数より大きい場合に前記第一の手順を行うことを特徴とする。このように、本出願第4の発明の半導体集積回路のシミュレーション方法によれば、前記最低動作周波数が前記クロック周波数より大きい場合に限り、論理検証用パタンのクロック周波数を前記最低動作周波数に置き換える。したがって、必要なときに限り前期第一の手順を行うことができるのでシミュレーションの効率が上がるという利点が得られる。

0011

また本出願第5の発明は、本出願第1乃至第4の何れか一の発明の半導体集積回路のシミュレーション方法において、半導体集積回路にダイナミックパスが含まれるか否かを判定する第四の手順を有することを特徴とする。このように、本出願第5の発明の半導体集積回路のシミュレーション方法によれば、半導体集積回路にダイナミックパスが含まれるか否かを確認するので、正確かつ効率の良いシミュレーションを行うことが可能になる。

0012

また本出願第6の発明は、本出願第1乃至第5の何れか一の発明の半導体集積回路のシミュレーション方法において、前記第一乃至前記第四のいずれか一の手順が、半導体集積回路全体の遅延を計算するためのフローの中に含まれることを特徴とする。したがって、本出願第6の発明の半導体集積回路のシミュレーション方法によれば、論理設計あるいはレイアウト設計へのフィードバックを適宜行うことが出来る。したがって、半導体集積回路の特性及び精度を向上することができ、さらに、設計効率飛躍的に向上することができる。

発明を実施するための最良の形態

0013

第一の実施の形態
次に、本発明の第一の実施の形態における半導体集積回路のシミュレーション方法を説明する。本発明の第一の実施の形態は、論理ブロック間でダイナミック回路を構成した場合の半導体集積回路のシミュレーション方法である。図1および図2は本発明の第一の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。仮配線遅延計算aのフローでは、はじめに従来の半導体集積回路のシミュレーション方法と同様にステップ5、6、7を行う。すなわち、まず回路接続情報1から配線長の見積もりを行い(ステップ5)、次に配線・負荷容量情報2とステップ5の結果とを用いて半導体集積回路全体の配線容量を算出し(ステップ6)、続いて負荷容量を算出する(ステップ7)。次に、論理ブロック間にダイナミック回路が含まれるか否かを判定するステップ8を持つ。ステップ8においてダイナミック回路が含まれないと判定すると、従来の半導体集積回路のシミュレーション方法と同様に、Trf算出のステップ9、遅延算出のステップ10へと進む。一方、ダイナミック回路が含まれると判定した場合、ステップ6、ステップ7により算出されたダイナミックパスの負荷容量及び抵抗から充放電時間を求め(ステップ12)、充放電時間内で最低動作周波数(以下、fmin)を算出する(ステップ13)。更にステップ13を経て仮配線遅延計算aのフローに戻り、Trf算出のステップ9、遅延算出のステップ10へと進み、仮配線遅延情報16を出力する。

0014

次に、論理検証用パタン3を読み込み、この論理検証用パタン3にダイナミック回路が含まれるか否かを判定する(ステップ11)。論理検証用パタン3がスタティック回路のみであると判定した場合は、このパタンを論理シミュレーション17へそのまま使用する。一方、論理検証用パタン3にダイナミック回路が含まれると判定した場合は、この論理検証用パタン3のクロック周波数(以下、fc)と、ステップ13で決定したfminとの大小を比較する(ステップ14)。ステップ14にてfmin>fcの場合には、論理検証用パタン3をそのまま論理シミュレーションのステップ17に用いると、ダイナミックパスの充放電により不定値を出力するためシミュレーションを実行できないため、論理検証用パタン3のfcをfminに置き換える(ステップ15)。この、fcをfminに置き換えた論理検証用パタン3と、回路接続情報1、シミュレーションモデル4、仮配線遅延情報16により論理シミュレーションのステップ17を実行する。次に、論理シミュレーション結果に問題がないかどうかを判断する(ステップ18)。論理シミュレーション結果に問題がある場合は回路接続情報1を修正するステップAへと戻る。論理シミュレーション結果に問題がない場合には、回路接続情報1を用いたレイアウト設計のステップ19へと進み、ここからレイアウト検証のステップ20と実配線遅延計算bのフローに分岐する。レイアウト検証のステップ20より検証結果を判定するステップ18でエラーがあった場合にはレイアウト修正のステップBに進む。

0015

また、実配線遅延計算bのフローでは、レイアウト設計19のデータから配線長を抽出するステップ21、配線容量を抽出するステップ22、負荷容量を抽出するステップ23を順次行う。次に、仮配線遅延計算aのフローと同様に、論理ブロック間にダイナミック回路が含まれるか否かを判定するステップ8を持つ。ステップ8においてダイナミック回路が含まれないと判定すると、仮配線遅延計算aのフローと同様に、Trf算出のステップ9、遅延算出のステップ10へと進む。一方、ダイナミック回路が含まれると判定した場合、ステップ22、23で抽出したデータからダイナミックパスに対する隣接配線容量を抽出する(ステップ24)。ステップ24で抽出されたデータと、ダイナミックパスに対して予め用意された隣接容量許容値ライブラリ26とにより、隣接容量許容値を満足しているかを判定する(ステップ25)。ダイナミック構成はダイナミックパスに対する隣接容量によるクロストークがダイナミックパスのデータ破壊を招く恐れが有るが、ステップ24、25によりレイアウト設計後のダイナミックパスへ対するクロストーク検証を行うことができる。ステップ24によって抽出されるダイナミックパスの隣接容量と、ダイナミックパスのデータ保持を保証する隣接容量許容値ライブラリ26(入力波形の立ち上がり、立ち下がり、Best、Normal、Worst条件それぞれに対して持つ)を比較する事でクロストークの影響を確認出来、誤動作の可能性を未然に防ぐ事が出来る。ステップ25の結果がNGの場合はレイアウト修正Bへと戻る。OKの場合は、配線容量抽出22、負荷容量抽出23の各ステップにより算出されたダイナミックパスの負荷容量・隣接容量及び抵抗から充放電時間を求め(ステップ12)、充放電時間内でfmin2を決定する(ステップ13)。その後実配線遅延計算bに戻り、Trf算出のステップ9、遅延算出のステップ10へと進み、実配線遅延情報27を出力する。

0016

又、論理検証用パタン3を読み込み、このパタンがスタティック回路のみであれば論理シミュレーション17へそのまま使用するが、ダイナミック回路を含む回路の場合は、この論理検証用パタン3のfcとステップ13で決定したfmin2を比較する事でリフレッシュの調整を行う。具体的にはステップ14にてfmin2>fcの場合には論理検証用パタン3をそのまま論理シミュレーション17へ用いると、ダイナミックパスの充放電により不定値を出力し、シミュレーションを実行出来ないため、論理検証用パタン3のfcをfmin2に置き換える(ステップ15)。この、fcをfmin2に置き換えた論理検証用パタン3と回路接続情報1、シミュレーションモデル4、実配線遅延情報27により論理シミュレーションのステップ17を実行する。論理シミュレーション結果(ステップ18)がNGの場合は、レイアウト修正を行うステップBへと戻る。シミュレーション結果がOKの場合にはレイアウト完了となり、フローを終える。

0017

以上のフロー中、ステップ13で設定するfmin及びfmin2はコンデンサ電圧がスレッショルド電圧Vih(Vih以下、又は以上まで放電すると論理は不定となる)に達するまでの時間より求まる為、fmin及びfmin2以内でクロックを動作させる事でダイナミックパスが不定になる事を防ぎ、リフレッシュ機能役割をする。このリフレッシュ機能について回路動作の詳細を説明する。図3(a)は、ブロックAとブロックBでダイナミックフリップフロップ(以下、F/F)を構成したダイナミック回路の例である。この回路では、ダイナミックパスaのコンデンサ充電時に取り込んだ値を保持する為に定期的なリフレッシュ動作(clk)が必要になる。図3(b)は通常のダイナミックF/Fの動作である。ダイナミックパスaに着目すると放電によりスレッショルド電圧Vihを下回ると論理は不定となる。しかし図3(c)の様にVihを下回る前に、すなわち最低動作周波数以内でclkを動作させると放電がストップする為、ダイナミックパスaの値は保持され論理は固定される。この原理により、clkが最低動作周波数fmin及びfmin2以内で動作する事でリフレッシュ動作の代わりとしてデータを保持出来るようになり、このパタンを用いてダイナミック回路の論理シミュレーションを行う事が出来る。

0018

次に、図4(a)を用いて、fminの算出方法及び周波数比較についての詳細を説明する。遅延計算よりダイナミックパスaの配線抵抗及び容量を求め、充放電時間tを算出する。次にダイナミックパスaの電位がスレッショルド電圧Vihに達するまでの時間t2を求め、データ取り込み時間t1とにより最低動作周波数fminを求める。
fmin=1/(t1+t2) [Hz]
fmin2の求め方もfminの場合と同様に行う。次にfminと論理検証用パタンのクロック周波数fcとにより比較を行う。この時fcがfminよりも遅い場合(fmin>fc)、ダイナミックパスaでは不定動作をする事になり、論理シミュレーションを行う事が出来ない。よって、fminをfcに置き換える事(fc=fmin)でダイナミックパスaの論理を保持し続ける。fmin2の算出方法及び周波数比較についてもfminの場合と同様に行う。

0019

次に、レイアウト設計後のダイナミックパスに対するクロストーク検証について図4(b)、図4(c)、表1を用いて詳細に説明する。ダイナミックパスは容量の充放電がデータ保持を左右する為、クロストークの影響が顕著である。そこで、各ダイナミックパスの容量に対して、データ保証出来る隣接容量許容値を予めライブラリとして持ち、レイアウト設計後のダイナミックパスに対する隣接容量値がそれを満足しているかを判定するステップを持つ。もし許容値を超えていれば再レイアウト設計を行い、逆に許容内の隣接容量であれば、ダイナミックパスの容量・抵抗と隣接容量とにより最低動作周波数fmin2を算出する。隣接容量許容値は、各ダイナミックパスの接続や隣接する容量成分により異なる。例えば、図4(b)のダイナミックパスaと図4(c)のダイナミックパスbでは、データ保持保証出来る隣接容量値Crが異なる。したがって、各ダイナミックパスに対する許容隣接容量値をパラメータとして表1のように持ち、レイアウト設計後のダイナミックパスに付与される隣接容量がこれに収まるかどうか判定する。

0020

第二の実施の形態
次に、本発明の第二の実施の形態における半導体集積回路のシミュレーション方法を説明する。本発明の第二の実施の形態は、ダイナミック回路をブロック内で構成した場合の半導体集積回路のシミュレーション方法である。図5および図6は本発明の第二の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。まず、従来の半導体集積回路のシミュレーション方法と同様に仮配線遅延計算aのフローを行う。すなわち、回路接続情報1から配線長の見積もりを行い(ステップ5)、次に配線・負荷容量情報2とステップ5の結果とを用いて半導体集積回路全体の配線容量を算出し(ステップ6)、続いて負荷容量を算出する(ステップ7)。さらにTrf算出のステップ9、遅延算出のステップ10へと進み、仮配線遅延情報16を出力する。

0021

次に、論理検証用パタン3を読み込み、この論理検証用パタン3にダイナミック回路が含まれるか否かを判定する(ステップ11)。論理検証用パタン3がスタティック回路のみであると判定した場合は、このパタンを論理シミュレーション17へそのまま使用する。一方、論理検証用パタン3にダイナミック回路が含まれると判定した場合は、該当ダイナミックブロックのfminをfminライブラリ28より参照し、そのfminと、論理検証用パタン3のクロック周波数(以下、fc)との大小を比較する(ステップ14)。ステップ14にてfmin>fcの場合には、論理検証用パタン3をそのまま論理シミュレーションのステップ17に用いると、ダイナミックパスの充放電により不定値を出力するためシミュレーションを実行できないため、論理検証用パタン3のfcをfminに置き換える(ステップ15)。この、fcをfminに置き換えた論理検証用パタン3と、回路接続情報1、シミュレーションモデル4、仮配線遅延情報16により論理シミュレーションのステップ17を実行する。次に、論理シミュレーション結果に問題がないかどうかを判断する(ステップ18)。論理シミュレーション結果に問題がある場合は回路接続情報1を修正するステップAへと戻る。論理シミュレーション結果に問題がない場合には、回路接続情報1を用いたレイアウト設計のステップ19へと進み、ここからレイアウト検証のステップ20と実配線遅延計算bのフローに分岐する。レイアウト検証のステップ20より検証結果を判定するステップ18でエラーがあった場合にはレイアウト修正のステップBに進む。

0022

また、実配線遅延計算bのフローでは、レイアウト設計19のデータから配線長を抽出するステップ21、配線容量を抽出するステップ22、負荷容量を抽出するステップ23を順次行う。次に、論理ブロック間にダイナミック回路が含まれるか否かを判定するステップ8を持つ。ステップ8においてダイナミック回路が含まれないと判定すると、Trf算出のステップ9、遅延算出のステップ10へと進む。一方、ダイナミック回路が含まれると判定した場合、ステップ22、23で抽出したデータからダイナミックパスに対する隣接配線容量を抽出する(ステップ24)。ステップ24で抽出されたデータと、ダイナミックパスに対して予め用意された隣接容量許容値fmin2ライブラリ29とにより、隣接容量許容値を満足しているかを判定する(ステップ25)。ステップ25の結果がNGの場合はレイアウト修正Bへと戻る。OKの場合は、実配線遅延計算bに戻り、Trf算出のステップ9、遅延算出のステップ10へと進み、実配線遅延情報27を出力する。

0023

又、論理検証用パタン3を読み込み、このパタンがスタティック回路のみであれば論理シミュレーション17へそのまま使用する。逆にダイナミック回路を含む回路の場合は、この論理検証用パタン3のfcと、隣接容量許容値fmin2ライブラリ29より参照した該当ダイナミックブロックの隣接容量に対するfmin2の値との大小を比較する(ステップ14)。ステップ14でfmin2>fcの場合には論理検証用パタン3のクロックfcをfmin2に置き換える(ステップ15)。この論理検証用パタン3と回路接続情報1、シミュレーションモデル4、実配線遅延情報27により論理シミュレーションのステップ17を実行する。論理シミュレーション結果(ステップ18)がNGの場合は、レイアウト修正を行うステップBへと戻る。シミュレーション結果がOKの場合にはレイアウト完了となり、フローを終える。

0024

次に、ステップ14で使用するfminライブラリ28に関して図7(a)、図7(b)、および表2、3を用いて説明する。fminはダイナミックブロック設計時に夫々決定する為、ダイナミックブロック毎のfminの値をfminライブラリ28としてもっている。表2は、図7(a)のダイナミックブロックCのfminパラメータ、表3は図7(b)のダイナミックブロックDのfminパラメータであり、共にfminライブラリ28の一部である。

0025

次に、実配線遅延計算bのフロー中にもつクロストークの影響をチェックするステップ24、25に使用する隣接容量許容値fmin2ライブラリ29に関して詳細に説明する。本発明では、ダイナミック構成はダイナミックパスに対する隣接容量によるクロストークがダイナミックパスのデータ破壊を招く恐れが有る為、レイアウト設計後のダイナミックパスへ対するクロストーク検証を行うステップ24、25を持つ。隣接容量許容値fmin2ライブラリ29中のfmin2の値は、入力波形の立ち上がり、立ち下がり、Best、Normal、Worst条件それぞれに対して与えられる。ステップ24によって抽出されるダイナミックブロックに対する隣接容量と、その該当ブロックのデータ保持を保証する隣接容量許容値fmin2ライブラリ29とを比較する事でクロストークの影響を未然に防ぐ事が出来る。

0026

表4は隣接容量許容値fmin2ライブラリ29に含まれる、図7(a)のダイナミックブロックCのfmin2パラメータである。

発明の効果

0027

以上のように本発明の半導体集積回路のシミュレーション方法によれば、ダイナミックパスの論理が不定となる事を防ぐことができため、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。しかも、スタティックシミュレーションモデルで代用できるため、ダイナミックシミュレーションモデルが不要であるという利点も得られる。その上、ダイナミック回路を用いる事で回路規模を小さくすることができ、半導体集積回路の集積度を向上させることが可能となる。

図面の簡単な説明

0028

図1
図2本発明の第一の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。
図3本発明の第一の実施の形態における半導体集積回路のシミュレーション方法に用いるダイナミック回路の動作を説明する図である。
図4本発明の第一の実施の形態における半導体集積回路のシミュレーション方法の説明図である。
図5
図6本発明の第二の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。
図7本発明の第二の実施の形態における半導体集積回路のシミュレーション方法の説明図である。
図8
図9従来の半導体集積回路のシミュレーション方法を用いた設計フローである。

--

0029

1回路接続情報
2配線・負荷容量情報
3論理検証用パタン
4シミュレーションモデル
8、11 第四の手順
13 第二の手順
14 第三の手順
15 第一の手順
a 仮配線遅延計算
b 実配線遅延計算
28 fminライブラリ
29 隣接容量許容値fmin2ライブラリ

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