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技術 ディジタル回路に対するベースクロックの変調方法およびクロック変調器

出願人 マンネスマンファウデーオーアクチエンゲゼルシャフトフジツウマイクロエレクトロニクスユーロプゲゼルシャフトミットベシュレンクテルハフツング
発明者 フランクザットラーヴァルタークルンプ
出願日 2000年7月18日 (20年4ヶ月経過) 出願番号 2000-217479
公開日 2001年3月16日 (19年8ヶ月経過) 公開番号 2001-068979
状態 特許登録済
技術分野 パルス回路
主要キーワード 遅延シーケンス キャリブレーションユニット フィードバック結合 スイッチングエッジ 限界範囲内 オンオフ切り換え 制御入力側 ベースクロック
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年3月16日)のものです。
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図面 (7)

課題

平均してベースクロックと同一に変調されたクロックを出力するためのベースクロックの周波数変調方法と、この方法を実施するための相応クロック変調器とを提供する。

解決手段

遅延ユニット遅延時間を較正し、遅延ユニットはそれぞれ複数の遅延素子を有しており、これらの遅延素子を個々におよび/またはグループオンオフ切り換えする。

概要

背景

ベースクロック変調は、このベースクロックに起因する障害広帯域成形し、障害エネルギを付加的な周波数に分割し、これにより発生する障害ピーク絶対レベルを低減するために用いられる。

本出願人による先行特許出願明細書(ドイツ連邦共和国特許出願第19802065.1号明細書)から、ディジタル回路に対するベースクロックの変調方法、および相応クロック変調器が公知である。ここでは隣接するスイッチングエッジの間隔が変更される。ここでそれぞれの間隔はベースクロックを交番する数の遅延ユニットを介して供給することにより達成され、隣接するスイッチングエッジの間隔が変更される。

この方法およびこのクロック変調器では、周波数変調は達成されて基本周波数が強く減衰されるが、時間平均すると基本周波数に相応させることが困難になる欠点がある。

概要

平均してベースクロックと同一に変調されたクロックを出力するためのベースクロックの周波数変調方法と、この方法を実施するための相応のクロック変調器とを提供する。

遅延ユニットの遅延時間を較正し、遅延ユニットはそれぞれ複数の遅延素子を有しており、これらの遅延素子を個々におよび/またはグループオンオフ切り換えする。

目的

本発明の課題は、平均してベースクロックと同一に変調されたクロックを出力するためのベースクロックの周波数変調方法と、この方法を実施するための相応のクロック変調器とを提供することである。

効果

実績

技術文献被引用数
2件
牽制数
0件

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請求項1

隣接するスイッチングエッジの間隔を変更し、ベースクロック交番する数の遅延ユニットを介して供給し、隣接するスイッチングエッジの間隔を変更する、ディジタル回路に対するベースクロックの変調方法において、遅延ユニット(D1〜Dn)の遅延時間を較正し、遅延ユニット(D1〜Dn)はそれぞれ複数の遅延素子(10)を有しており、該遅延素子を個々におよび/またはグループオンオフ切り換えする、ことを特徴とするディジタル回路に対するベースクロックの変調方法。

請求項2

遅延ユニット(D1〜D7)を較正するために、遅延素子(10)を段階的に近似してオンオフ切換する、請求項1記載の方法。

請求項3

まず粗い較正中に全ての遅延ユニット(D1〜D7)でそれぞれ同数の遅延素子(10)をオンオフ切換し、次に微細な較正中に1つまたは複数の遅延ユニット(D1〜D7)における各1つの遅延素子(10)をオンオフ切換する、請求項2記載の方法。

請求項4

遅延ユニットのシーケンス(D1〜D4)、すなわち第1の遅延ユニット(D1)から、正確に遅延される場合出力側クロックを1/2周期だけ遅延させる遅延ユニット(D4)まで延在するシーケンスで、粗い較正中に全ての遅延ユニット(D1〜D4)内でそれぞれ同数の遅延素子(10)をオンオフ切換し、次に微細な較正中に1つまたは複数の遅延ユニット(D1〜D4)における各1つの遅延素子(10)を、前記シーケンスの最後の遅延ユニット(D4)の出力側でクロックが1/2周期だけ遅延されるまでオンオフ切換し、続いて残りの遅延ユニット(D5〜D7)を相応に調整する、請求項2記載の方法。

請求項5

隣接する2つのスイッチングエッジ間のそれぞれの間隔を乱数発生器の数から導出する、請求項1から4までのいずれか1項記載の方法。

請求項6

乱数発生器は周期的に回帰する複数の乱数を形成する、請求項5記載の方法。

請求項7

n個のサイクル後の乱数をn個のサイクルに対して反転し、反転された乱数を隣接するスイッチングエッジを導出するために用いる、請求項6記載の方法。

請求項8

乱数および変調度に依存して、連続する2つのスイッチングエッジ間の間隔を導出する、請求項1から7までのいずれか1項記載の方法。

請求項9

スイッチングエッジ(ai)に続くスイッチングエッジ(ai+1)の位置を次のように計算する、すなわちai+1=(ai+p−((N−1)/2−Zi+1)K)modpここでpは1/2周期当たりの遅延ステップの数であり、Nは可能なスイッチングエッジの数であり、Kは変調度であり、Zは乱数である、請求項8記載の方法。

請求項10

直列に接続された複数の遅延ユニットを有しており、該遅延ユニット間にタップが配置されており、ベースクロックが交番する数の遅延ユニットを介して供給され、スイッチングエッジの間隔が変更される、請求項1から9までのいずれか1項記載の方法を実施するクロック変調器において、遅延ユニットの遅延時間が調整および較正され、該遅延ユニットは直列接続された複数の遅延素子を有しており、該遅延素子は個々にオンオフ切り換え可能である、ことを特徴とするクロック変調器。

請求項11

乱数発生器を用いて周期的に回帰する複数の乱数が形成され、該乱数から隣接するスイッチングエッジの間隔が導出される、請求項10記載のクロック変調器。

請求項12

乱数を反転するインバータ装置が設けられており、該インバータ装置はn個のサイクル後にオンにされ、更なるn個のサイクル後に再びオフにされ、前述の乱数に代えて反転された乱数から隣接するスイッチングエッジの間隔が導出される、請求項11記載のクロック変調器。

技術分野

0001

本発明は、隣接するスイッチングエッジの間隔を変更し、ベースクロック交番する数の遅延ユニットを介して供給し、隣接するスイッチングエッジの間隔を変更する、ディジタル回路に対するベースクロックの変調方法に関する。本発明はまた、直列に接続された複数の遅延ユニットを有しており、これらの遅延ユニット間にタップが配置されており、ベースクロックが交番する数の遅延ユニットを介して供給され、スイッチングエッジの間隔が変更される、請求項1から9までのいずれか1項記載の方法を実施するクロック変調器に関する。

背景技術

0002

ベースクロックの変調は、このベースクロックに起因する障害広帯域成形し、障害エネルギを付加的な周波数に分割し、これにより発生する障害ピーク絶対レベルを低減するために用いられる。

0003

本出願人による先行特許出願明細書(ドイツ連邦共和国特許出願第19802065.1号明細書)から、ディジタル回路に対するベースクロックの変調方法、および相応のクロック変調器が公知である。ここでは隣接するスイッチングエッジの間隔が変更される。ここでそれぞれの間隔はベースクロックを交番する数の遅延ユニットを介して供給することにより達成され、隣接するスイッチングエッジの間隔が変更される。

0004

この方法およびこのクロック変調器では、周波数変調は達成されて基本周波数が強く減衰されるが、時間平均すると基本周波数に相応させることが困難になる欠点がある。

発明が解決しようとする課題

0005

本発明の課題は、平均してベースクロックと同一に変調されたクロックを出力するためのベースクロックの周波数変調方法と、この方法を実施するための相応のクロック変調器とを提供することである。

課題を解決するための手段

0006

この課題は、遅延ユニットの遅延時間を較正し、遅延ユニットはそれぞれ複数の遅延素子を有しており、これらの遅延素子を個々におよび/またはグループオンオフ切り換えする方法により解決される。課題はまた、遅延ユニットの遅延時間が調整および較正され、遅延ユニットは直列接続された複数の遅延素子を有しており、これらの遅延素子は個々にオンオフ切り換え可能である構成により解決される。

発明を実施するための最良の形態

0007

これにより例えば実際の動作パラメータ給電電圧の変化、および経年による変化などの作用を較正することができる。特に簡単にはこのキャリブレーションは遅延素子が段階的に近似されてオンまたはオフにされる場合に形成される。

0008

特に迅速に常に同数のステップでキャリブレーションを行うことができる。これはまず粗いキャリブレーション中に全ての遅延ユニットで同数の遅延素子をオンまたはオフし、次に精密なキャリブレーション中に1つまたは複数の遅延ユニットの遅延素子をオンまたはオフに切り換えて行われる。

0009

スイッチングエッジの間隔を求める手段は周期的に回帰する複数の乱数により実現することができ、これらの乱数の中からそれぞれの間隔が導出される。

0010

乱数の選択は特に簡単化され、n個のサイクル後の乱数がそのn個のサイクルに対して反転され、反転された数がスイッチングエッジの導出に使用される。これにより使用される乱数の選択が不都合である場合であっても平均して基本周波数の変調された周波数が相応する。これにより例えば変調周波数を用いて例えばクロックに対する正確な時間ベースを使用することができる。

0011

スイッチングエッジを乱数との依存関係に加えて変調度の依存関係においても導出することにより、種々の変調度を実現することができる。

0012

次のスイッチングエッジの可能な算出は請求項7に示されている式によって行うことができる。これにより変調度、遅延素子の数、種々の乱数、または変調すべきクロックおよび切換装置物理的な限界範囲内のスイッチングエッジを自由に選択可能である。

0013

また各乱数に、変調すべきクロックの変調度および切換装置に依存してスイッチングエッジ間の所定の間隔を割り当てることができる。この値はメモリに格納され、必要に応じて読み出して使用できる。

0014

本発明のクロック変調器は調整可能な遅延時間を有する複数の遅延ユニットを備えている。これらの遅延ユニットは直列接続されており、これらのユニット間にタップが配置されている。これによりベースクロックは交番する数の遅延ユニットを介して供給され、各スイッチングエッジ間の間隔は変更可能である。ここで遅延ユニットの調整は、遅延ユニットをそれぞれ複数の遅延素子から構成し、個々にオンオフすることにより実現される。

0015

遅延ユニットの遅延時間が調整可能であることにより、クロック変調器は種々の基本周波数および変調度の全てに対して使用可能である。

0016

乱数を反転するインバータ装置により乱数の選択が簡単化される。このインバータ装置は乱数のn個のサイクル後にオンにされ、更なるn個のサイクルの後にオフにされる。乱数が反転されている間、反転された乱数は隣接するスイッチングエッジの間隔を導出する乱数の代わりに使用される。これにより変調周波数の平均のクロック時間は乱数の選択から独立して変調されたベースクロックの持続時間に等しくなる。

0017

本発明を以下に実施例に則して詳細に説明する。

0018

図1には、変調されていないベースクロックCLとこのベースクロックの半周期T0とが示されており、この半周期はそれぞれ長さt=1の6つの部分に分割されている。乱数発生器は周期的なサイクル5内で種々の乱数Z0〜Z4を送出する。乱数Zおよび変調度Kに応じて、変調すべきクロックの個々のスイッチングエッジ間の間隔が定められる。中ほどの乱数2では、隣接するスイッチングエッジの間隔は半周期T0である。変調度1では他の乱数に対してスイッチングエッジの間隔は次のように得られる。すなわち0=4t、1=5t、3=7t、4=8tである。変調度2では種々の乱数に対して0=2t、1=4t、3=8t、4=10tが得られる。

0019

それぞれ次のスイッチングエッジSFの計算手段は次式1から得られる。

0020

0021

さらにx=I*p+ax*tが得られる。ここでIは次のスイッチングエッジSFが存在するインターバルであり、pは半周期T0当たりの可能なスイッチングポイントであり、aは相応のインターバル内のスイッチングエッジの位置である。

0022

変調度1で変調されたクロックCM1のスイッチングエッジの計算は、乱数1に対して最後のスイッチングエッジSF0の開始時にインターバル0内の位置a=0で得られる。

0023

0024

これはスイッチングエッジSF1が同じインターバルのa=5に存在することを表している。I=1の場合、次のスイッチングエッジは次のインターバル内に存在し、I=2の場合、スイッチングエッジは1つ置いた次のインターバル内に存在する。

0025

0026

0027

図2の本発明のクロック変調器の実施例のブロック図には、直列に接続されたn個の遅延ユニットD1〜Dnが示されており、これらの遅延ユニットの前方および後方にはタップA0〜Anが配置されており、これらのタップは乗算器1に接続されている。個々の遅延ユニットD1〜Dnはそれぞれ長さt=2T0/nの遅延量を形成し、完全な遅延シーケンスは入力側6に印加される変調されていないベースクロックCLを全体で1周期だけ遅延させる。キャリブレーション手段2は入力側Eに印加されるベースクロックCLと最後の遅延段Dnの出力側Anに印加される信号とを比較する。2つの信号のスイッチングエッジの時点が一致しない場合には、キャリブレーション装置2は遅延ユニットD1〜Dnを較正し、2つの信号を一致させる。

0028

フィードバック結合されているシフトレジスタ3を用いてm個の乱数が周期的に発生される。

0029

イニシャライズ装置4を介して種々の乱数シーケンスを選択することができる。

0030

乱数のサイクルが終了すると直ちに、次のサイクルにおいてインバータ5によりフィードバック結合されたシフトレジスタから読み出された乱数が反転され、これにより乱数が均一に分散され、種々の遅延量を得ることができる。偶数の種々の乱数が得られる場合には、この偶数はマップ装置6内で1だけ低減されるので、奇数の種々の乱数が生じる。この低減は例えば最高の乱数が存在する際にこれを取らず、順次に他の乱数を取ることにより実現される。これは例えば最高の乱数が存在する場合に、0から許容される最高の乱数まで計数するカウンタが読み出され、その際に1を加算してセットすることにより行われる。

0031

このようにして得られた乱数は、図1について前述したように計算ユニット7内でタップA0=Anを求めるのに使用される。このタップに対して乗算器1を接続しなければならない。これにより乱数と変調度に相応するスイッチングエッジとが得られる。

0032

図3には7個の遅延ユニットD1〜D7が直列接続されて1個の遅延チェーンを形成することが示されている。この遅延チェーンを介してベースクロックCLKが供給される。ベースクロックCLK(信号TAPP0に相応する)と遅延ユニットD1〜D3から送出された信号TAPP1〜TAPP3とは、それぞれ乗算器20の入力側20a〜20dに印加される。遅延ユニットD4〜D7から送出された信号TAPN0〜TAPN3はそれぞれ乗算器21の入力側21a〜21dへ印加される。乗算器20、21の出力側は乗算器22の入力側に接続されており、乗算器22の出力側はトグルフリップフロップ23の入力側に接続されており、このフリップフロップの出力側に変調クロックfMODが印加される。

0033

信号TAPP1〜TAPP3は付加的にキャリブレーションユニット24へも与えられ、このキャリブレーションユニットはこれらの信号の遅延量が正確であるか否かを監視する。正確でない場合には遅延ユニットD1〜D4は遅延量が正しくなるまで較正される。遅延ユニットD1〜D4に対して求められた値は遅延ユニットD5〜D7に引き渡される。なぜならこれらのユニットは遅延ユニットD1〜D4と同じ動作パラメータを有しているからであり、特に全ての遅延ユニットD1〜D7が1つの集積回路集積されているか、またはクロック変調器全体が集積されている場合にそうである。このキャリブレーションは常時行ってもよいし、また所定の時間間隔を置いて行ってもよい。また例えば所定のパラメータ、例えば温度または回路パラメータが変化した場合に行ってもよい。

0034

図3にはさらに1個の乗算器25、2つの加算器26、27、レジスタ28、トグルフリップフロップ29、ロックフリップフロップ30、および乱数発生器31が示されている。

0035

式1は次のように書き換えることができる。すなわち
S=ai+1=(ai+K*Zi+1+c)modp
ここでc=p−((N−1):2)*Kである。

0036

入力側25aには次の乱数Zi+1が印加され、入力側25bには変調度Kが印加され、入力側26aには定数cが印加され、入力側26bにはレジスタ28から読み出された先行のスイッチングエッジSFの位置aiが印加される。乗算器25からの積と加算器26からの和は加算器27で共通に計数されて和Sとなる。この和Sの最上位ビットはロックフリップフロップ30のセット入力側へ供給され、第2位のビットはトグルフリップフロップ29の入力側へ供給され、残りの2つの下位のビットはレジスタ28へ供給される。レジスタ28の出力側は2つの乗算器25、26を駆動し、さらに加算器26の入力側へフィードバック結合されている。

0037

図4には前述のクロック変調器の機能手段が例としてダイアグラムの形で示されている。ここでTAPP0〜TAPP3は乗算器20の入力側に印加される信号であり、TAPN0〜TAPN3は乗算器21の入力側に印加される信号である。LBは和Sの最下位の2つのビットが表す数、すなわち信号TAPP0〜TAPP3およびTAPN1〜TAPN3の番号を意味しており、Ziはその時点で存在する乱数を意味しており、UBは和Sの3つの上位ビットを意味しており、INTはトグルフリップフロップ29の出力を意味しており、LOCKはロックフリップフロップ30の出力を意味している。

0038

可能な乱数Zの数が3、すなわち0,1,2である場合、半周期T0当たりの可能なスイッチングポイントpの数は4となり(すなわちそれぞれ上昇エッジはTAPP0〜P3およびTAPN0〜N3)、変調度はK=1となる。

0039

したがって和Sは3〜8の値となり、ディジタルでは次のように表される。すなわち
ID=000007HE=035 WI=027 LX=1365 LY=1300
である。

0040

変調はレジスタ28内の値3で開始され、乱数はZi=1、フリップフロップ29、30の出力はゼロとなる。乗算器22の入力側に値0が印加されるとこの値は乗算器20へ導通され、値1が印加されると乗算器21へ導通される。3は乗算器21のTAPP3ないしTAPN3の入力が導通されることを意味しており、遅延ユニットD3に印加される信号が導通され、これにより次の正のエッジでトグルフリップフロップ23の出力側が切り換えられる。

0041

これと同時に計算された導通すべき次の入力は
S=3+1×1+3=7またはバイナリ0111
であり、乗算器22から送出された信号STの次の正のエッジでレジスタ28、トグルフリップフロップ29、ロックフリップフロップ30へ引き渡される。これにより下位の2つのビットはUB11=3を有しており、上位のビットは01=1を有する。したがってレジスタ28には3が存在しており、入力TAPP3、TAPN3が導通される。第2位のビットは1であり、これによりトグルフリップフロップ29の出力側が0から1へ切り換えられ、信号が乗算器21の出力側に導通される。このためTAP3の正のエッジはトグルフリップフロップ23を再び0へ切り換える。更なる計算が相応して行われる。和Sが8つまりディジタル1000である場合、ロックフリップフロップ30はトグルフリップフロップ23を阻止し、フリップフロップの出力側を変更することはできない。

0042

図5には遅延ユニットDの可能な構造が示されている。遅延ユニットDは直列接続されたm個の遅延素子10から成っている。遅延素子10はそれぞれ1個のクロック入力側11、2個のクロック出力側12、13、制御入力側14を有している。クロック出力側12は遅延ユニットDの出力側14に接続されており、クロック出力側13はそれぞれ後続の遅延素子10のクロック入力側11に接続されている。制御入力側14により、どちらのクロック出力側12、13に(遅延された)クロック信号が印加されるか、すなわちクロック信号をさらに遅延すべきかまたは遅延せずに出力側14へ到達させるべきかが定められる。このために各遅延ユニットDの遅延時間を大きな範囲で変化させることができる。

0043

図6には、図3の遅延ユニットを適切にキャリブレーションする手段が示されている。まず第1のサイクルC1では各遅延ユニットD1〜D4内で同数の遅延素子が使用され、クロックCLが遅延される。遅延ユニットD4ではクロックが完全な1/2周期よりも大きく遅延されているので、遅延ユニットD1〜D4内ではそれぞれ同数の遅延素子が遮断される。これは複数のステップで数を増加させながら行われ、各遅延ユニットのそれぞれの素子をオンまたはオフすることにより遅延ユニットD4でクロックがほぼ半周期だけ遅延されて粗いキャリブレーションの終了Eが達成されるまで続く。この場合精密なキャリブレーション中に1個または複数の遅延ユニットの個々の遅延素子はオンまたはオフにされ、これは最後のステップCn−1において遅延ユニットD4でクロックが1/2周期以上遅延されるまで行われる。これにより最後のステップCnで遅延素子がオフにされることにより、遅延ユニットのシーケンスは較正され、遅延ユニットD4内でクロックが遅延素子の遅延量の持続時間よりも小さく、クロックの1/2周期よりも短く低減される。

0044

遅延ユニットD5〜D7は相応に調整される。

0045

遅延ユニットD7の後方に図示されない別の遅延ユニットが配置されており、かつ遅延ユニットが前述のように遅延素子のオンオフ切換によって較正される場合、全ての遅延ユニットD1〜D7を同時に較正することができる。これは図示されない遅延ユニットの出力側でのクロックが完全な1周期の持続時間だけ遅延されるまで行われる。

図面の簡単な説明

0046

図1ベースクロックおよび変調クロック形成回路を有する回路の図である。
図2可能な実施例のブロック図である。
図3特に有利なクロック変調器の実施例を示す図である。
図4図3の実施例の機能図である。
図5遅延ユニットの実施例のブロック図である。
図6直列接続された遅延ユニットの適切なキャリブレーション手段を示す回路図である。

--

0047

CLベースクロック
T0半周期
5サイクル
Z乱数
SFスイッチングエッジ
CM変調クロック
D遅延ユニット
A0〜Anタップ
1乗算器
2キャリブレーション装置
3シフトレジスタ
4イニシャライズ装置
5インバータ
6マップ装置
7 計算ユニット

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