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技術 半導体集積回路試験システム及び半導体集積回路試験方法

出願人 日本電気株式会社
発明者 青山新太郎
出願日 1999年8月11日 (20年7ヶ月経過) 出願番号 1999-227052
公開日 2001年2月23日 (19年0ヶ月経過) 公開番号 2001-051022
状態 未査定
技術分野 電子回路の試験 電子回路の試験 半導体メモリの信頼性技術
主要キーワード ドライブタイミング 補正ステップ数 各試験装置 同期処理プログラム 端子グループ オフセットタイミング 中間接続層 本試験装置
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2001年2月23日)のものです。
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図面 (20)

課題

試験項目により必要とされるテストピン数が極端に変化する場合、試験項目によっては試験装置に備えられているテストピンの多くが使用されず、無駄になる場合があるので、これを改善する。

解決手段

試験対象となる半導体集積回路の、試験で必要とされる端子が少なかった場合に、半導体集積回路と一対一に対応づけられた複数の試験装置を用いて、複数の半導体集積回路を同時に試験する。試験項目によって試験に必要なテストピン数が増えた場合には、複数の半導体集積回路のうち特定の1つを選択し、複数の試験装置が選択された1つの半導体集積回路を協調動作しながら試験する。こうすることで、高額な同時測定機能を備えた試験装置を使用することなく半導体集積回路の同時測定を実現しかつ試験装置における無駄を削減する。

概要

背景

半導体集積回路テスト容易化設計手法が導入されている場合、必要とされるテストピン数は試験対象である半導体集積回路の端子数よりも十分少ない数ですむ場合がある。一方半導体集積回路の全端子に対してDC試験を行う場合や、実際の使用状態仮定した機能試験を行う場合には、通常半導体集積回路の端子数程度のテストピンが必要となる。

このような半導体集積回路を試験する場合、通常試験項目中最も多く必要とされるテストピン数以上を備えた半導体集積回路試験装置により、試験対象となる半導体集積回路を1つずつ試験する方法が一般的である。この状態が図10に示されている。同図においては、試験装置10と試験対象となる半導体集積回路3とが1対1に対応している。また、試験項目に応じて使用する半導体集積回路試験装置を変更することで対処する場合もある。

概要

試験項目により必要とされるテストピン数が極端に変化する場合、試験項目によっては試験装置に備えられているテストピンの多くが使用されず、無駄になる場合があるので、これを改善する。

試験対象となる半導体集積回路の、試験で必要とされる端子が少なかった場合に、半導体集積回路と一対一に対応づけられた複数の試験装置を用いて、複数の半導体集積回路を同時に試験する。試験項目によって試験に必要なテストピン数が増えた場合には、複数の半導体集積回路のうち特定の1つを選択し、複数の試験装置が選択された1つの半導体集積回路を協調動作しながら試験する。こうすることで、高額な同時測定機能を備えた試験装置を使用することなく半導体集積回路の同時測定を実現しかつ試験装置における無駄を削減する。

目的

本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は同時測定機能を持たない汎用的な半導体集積回路試験装置を用いて、同時に測定する半導体集積回路の数を柔軟に変更できる半導体集積回路試験システム及び半導体集積回路試験方法を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

試験対象となるN個の半導体集積回路を搭載するためのコネクタと、前記試験装置テストピンと前記N個の半導体集積回路の端子との接続の組み合わせを変更するためのスイッチ群とを含む試験ボードと、前記N個の半導体集積回路の試験を行うN個の半導体集積回路試験装置と、を有する半導体集積回路試験システムであって、前記半導体集積回路に対する第1の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたりmA本でありかつ第2の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたり(mA+mB)本である場合、前記試験ボードは、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第1のスイッチ1個と、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第2のスイッチN個と、2:1の切替能力を備えかつ第1の試験において使用される前記半導体集積回路の端子と接続された第3のスイッチ(N−1)個とを含み、これら第1〜第3のスイッチが外部から切替制御自在であることを特徴とする半導体集積回路試験システム。

請求項2

前記N個の半導体集積回路試験装置で前記N個の半導体集積回路を同時に試験する場合、前記N個の半導体集積回路試験装置各々が前記N個の半導体集積回路各々と1対1に対応して試験を行う場合、各半導体集積回路試験装置のテストピンの一部が試験に必要とされる各半導体集積回路の端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、各半導体集積回路試験装置がそれぞれ対応する半導体集積回路を試験するこを特徴とする請求項1記載の半導体集積回路試験システム。

請求項3

前記N個の半導体集積回路試験装置で1個の半導体集積回路を試験する場合、各半導体集積回路試験装置のテストピンがN個中1個の特定の半導体集積回路とそれぞれ対応づけられ、前記半導体集積回路の、試験に必要とされる端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、前記半導体集積回路を試験することを特徴とする請求項1記載の半導体集積回路試験システム。

請求項4

試験対象となるN個の半導体集積回路を搭載するためのコネクタと、前記試験装置のテストピンと前記N個の半導体集積回路の端子との接続の組み合わせを変更するためのスイッチ群とを含む試験ボードと、前記N個の半導体集積回路の試験を行うN個の半導体集積回路試験装置と、を有する半導体集積回路試験システムにおける試験方法であって、前記半導体集積回路に対する第1の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたりmA本でありかつ第2の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたり(mA+mB)本である場合、前記試験ボードに、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第1のスイッチ1個と、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第2のスイッチN個と、2:1の切替能力を備えかつ第1の試験において使用される前記半導体集積回路の端子と接続された第3のスイッチ(N−1)個とを設け、これら第1〜第3のスイッチを外部から切替制御して試験を行うようにしたことを特徴とする半導体集積回路試験方法。

請求項5

前記N個の半導体集積回路試験装置で前記N個の半導体集積回路を同時に試験する場合、前記N個の半導体集積回路試験装置各々が前記N個の半導体集積回路各々と1対1に対応して試験を行う場合、各半導体集積回路試験装置のテストピンの一部が試験に必要とされる各半導体集積回路の端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、各半導体集積回路試験装置がそれぞれ対応する半導体集積回路を試験するこを特徴とする請求項4記載の半導体集積回路試験方法。

請求項6

前記N個の半導体集積回路試験装置で1個の半導体集積回路を試験する場合、各半導体集積回路試験装置のテストピンがN個中1個の特定の半導体集積回路とそれぞれ対応づけられ、前記半導体集積回路の、試験に必要とされる端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、前記半導体集積回路を試験することを特徴とする請求項4記載の半導体集積回路試験方法。

技術分野

0001

本発明は半導体集積回路試験システム及び半導体集積回路試験方法に関し、特に複数の集積回路試験する際の並列試験技術の改良に関する。

背景技術

0002

半導体集積回路にテスト容易化設計手法が導入されている場合、必要とされるテストピン数は試験対象である半導体集積回路の端子数よりも十分少ない数ですむ場合がある。一方半導体集積回路の全端子に対してDC試験を行う場合や、実際の使用状態仮定した機能試験を行う場合には、通常半導体集積回路の端子数程度のテストピンが必要となる。

0003

このような半導体集積回路を試験する場合、通常試験項目中最も多く必要とされるテストピン数以上を備えた半導体集積回路試験装置により、試験対象となる半導体集積回路を1つずつ試験する方法が一般的である。この状態が図10に示されている。同図においては、試験装置10と試験対象となる半導体集積回路3とが1対1に対応している。また、試験項目に応じて使用する半導体集積回路試験装置を変更することで対処する場合もある。

発明が解決しようとする課題

0004

従来の技術では、必要とされるテストピン数が少ない試験項目を試験する時は、半導体集積回路試験装置に備えられているテストピンの多くが使用されておらず、無駄になっている。この状態が図11に示されている。同図においては、試験装置10と試験対象となる半導体集積回路3とが1対1に対応している。そして、テストピングループPA61及び端子グループDA51は使用されているのに対し、テストピングループPB62及び端子グループDB52は使用されていない。また、一度に試験できる半導体集積回路は常に1つなので、試験のスループットを向上させることが困難である。

0005

このような半導体集積回路を試験する場合、半導体集積試験装置を有効に利用し試験のスループットを向上するためには、少ない端子数で試験できる項目については同時に複数の半導体集積回路に対して試験を行うことが望ましい。この状態が図12に示されている。同図においては、1つの試験装置11に対して複数の試験ボード3が対応している。そして、各試験ボード3の端子グループDA51が使用され、端子グループDB52は使用されていない。

0006

通常1台の半導体集積回路試験装置で複数の半導体集積回路を同時試験する場合では、専用の機構を備えた半導体集積回路試験装置を用いる必要がある。しかし、同時測定機能を備えた半導体集積回路試験装置はそうでないものと比較して一般に高額である。

0007

さらに、多くの試験端子を有する半導体集積回路を試験する場合には、テストピン数が通常半導体集積回路試験装置に備えられるだけの現実的な数を超える可能性が高い。この状態が図13に示されている。同図においては、1つの試験装置11に対して複数の試験ボード3が対応している。そして、複数の試験ボード3にそれぞれ設けられているテストピングループPA61,PB62は、端子グループDA51,B52とそれぞれ対応している。しかしながら、試験ボード3の数によっては、テストピン数が装置に備えられるだけの現実的な数を超える可能性が高いのである。

0008

またこれを実現した場合でも必要とされるテストピン数が少ない試験項目を試験する時は、多くのテストピンが使用されずに無駄になっている。この状態が図14に示されている。同図においては、1つの試験装置11に対して複数の試験ボード3が対応している。そして、各試験ボード3の端子グループDA51が使用され、端子グループDB52は使用されずに無駄になっている。

0009

このような問題を解決するために、例えばウェハ状態の半導体集積回路に対する場合については本願出願人による特願平10−195544号の明細書に記載されているような、半導体集積回路の単独測定と同時測定とを切替える技術が提案されている。この手法は、半導体ウェハ試験プローブとの間に中間接続層を設け、プローブがこの中間層に接触する場所に応じて単独測定と同時測定とを切替えられるようにしたものである。

0010

しかし、この技術はウェハ状態にある半導体集積回路を対象としたものであり、さらに同時測定機能を有していない半導体集積回路試験装置で効率よく同時測定を実現する方法については述べられていない。

0011

本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は同時測定機能を持たない汎用的な半導体集積回路試験装置を用いて、同時に測定する半導体集積回路の数を柔軟に変更できる半導体集積回路試験システム及び半導体集積回路試験方法を提供することである。

課題を解決するための手段

0012

本発明による半導体集積回路試験システムは、試験対象となるN個の半導体集積回路を搭載するためのコネクタと、前記試験装置のテストピンと前記N個の半導体集積回路の端子との接続の組み合わせを変更するためのスイッチ群とを含む試験ボードと、前記N個の半導体集積回路の試験を行うN個の半導体集積回路試験装置と、を有する半導体集積回路試験システムであって、前記半導体集積回路に対する第1の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたりmA本でありかつ第2の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたり(mA+mB)本である場合、前記試験ボードは、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第1のスイッチ1個と、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第2のスイッチN個と、2:1の切替能力を備えかつ第1の試験において使用される前記半導体集積回路の端子と接続された第3のスイッチ(N−1)個とを含み、これら第1〜第3のスイッチが外部から切替制御自在であることを特徴とする。

0013

そして、前記N個の半導体集積回路試験装置で前記N個の半導体集積回路を同時に試験する場合、前記N個の半導体集積回路試験装置各々が前記N個の半導体集積回路各々と1対1に対応して試験を行う場合、各半導体集積回路試験装置のテストピンの一部が試験に必要とされる各半導体集積回路の端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、各半導体集積回路試験装置がそれぞれ対応する半導体集積回路を試験する。また、前記N個の半導体集積回路試験装置で1個の半導体集積回路を試験する場合、各半導体集積回路試験装置のテストピンがN個中1個の特定の半導体集積回路とそれぞれ対応づけられ、前記半導体集積回路の、試験に必要とされる端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、前記半導体集積回路を試験する。

0014

本発明による半導体集積回路試験方法は、試験対象となるN個の半導体集積回路を搭載するためのコネクタと、前記試験装置のテストピンと前記N個の半導体集積回路の端子との接続の組み合わせを変更するためのスイッチ群とを含む試験ボードと、前記N個の半導体集積回路の試験を行うN個の半導体集積回路試験装置と、を有する半導体集積回路試験システムにおける試験方法であって、前記半導体集積回路に対する第1の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたりmA本でありかつ第2の試験において使用される前記半導体集積回路の端子の数が半導体集積回路1つあたり(mA+mB)本である場合、前記試験ボードに、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第1のスイッチ1個と、1:Nの切替能力を備えかつ第1の試験において使用される前記半導体集積回路試験装置のテストピンと接続された第2のスイッチN個と、2:1の切替能力を備えかつ第1の試験において使用される前記半導体集積回路の端子と接続された第3のスイッチ(N−1)個とを設け、これら第1〜第3のスイッチを外部から切替制御して試験を行うようにしたことを特徴とする。

0015

そして、前記N個の半導体集積回路試験装置で前記N個の半導体集積回路を同時に試験する場合、前記N個の半導体集積回路試験装置各々が前記N個の半導体集積回路各々と1対1に対応して試験を行う場合、各半導体集積回路試験装置のテストピンの一部が試験に必要とされる各半導体集積回路の端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、各半導体集積回路試験装置がそれぞれ対応する半導体集積回路を試験する。また、前記N個の半導体集積回路試験装置で1個の半導体集積回路を試験する場合、各半導体集積回路試験装置のテストピンがN個中1個の特定の半導体集積回路とそれぞれ対応づけられ、前記半導体集積回路の、試験に必要とされる端子と接続されるように前記第1〜第3のスイッチを切替制御し、この切替制御された状態で、前記半導体集積回路を試験する。

0016

要するに、本試験装置は、特願平10−362617号の明細書における半導体集積回路試験装置において、これを構成する複数の半導体集積回路試験装置を同時測定機能を持たない汎用的な半導体集積回路試験装置を使用し、かつそのとき使用される試験ボードに試験対象となる半導体集積回路と各半導体集積回路試験装置のテストピンとの接続を切替えるためのスイッチを付加したことを特徴としている。

0017

基本的にこの半導体集積回路試験装置は、特願平10−362617号の明細書に記載されているように、複数台の半導体集積回路試験装置を協調動作させ、1つの半導体集積回路試験装置として機能する。

0018

特願平10−362617号の明細書には、現有の試験装置を有効に活用でき、個々の試験装置に特別な改造や機能の増設を行うことなく、半導体集積回路の試験に必要となる試験装置のピン数の増設や試験機能拡張や増強を可能とする一方で、試験構成の変更の必要に応じて、試験設備再構成や分割を容易に実現し、現有の試験設備を効率よく使用できる新規な半導体集積回路とその試験方法が記載されている。

0019

同明細書に記載されている第1の試験装置は、既存の試験装置を複数台を同期させた状態でDUTとのテストベクタ送受信を行うことで、単独の試験装置では不足する機能を補完することを可能とする機能を有する。具体的には、複数の試験装置の内、試験装置をマスタ装置とし、他をスレーブ装置としたとき、マスタ装置のクロックをスレーブ装置に出力する機能と、マスタ装置からのクロックをスレーブ装置に入力し、スレーブ装置のクロックと同期させる機能と、両装置が互いのテストベクタの実施状態動作制御信号として送受信する機能と、これらの機能により複数台の試験装置を同期させた状態でDUTへテストベクタを送受信し、制御する機能を有する。

0020

また、同明細書に記載されている第2の試験装置は、動作制御信号の送受信をピンエレクトロニクス部で行う機能を有し、第3の試験装置は、条件分岐を含むテストベクタを動作制御信号の送受信により制御する機能を有する。

0021

さらにまた、同一機種の試験装置の組み合わせだけではなく、ロジック用試験装置、メモリ用試験装置、アナログ用試験装置の組み合わせても良い。

0022

勿論、DUTの設定場所は、全ての試験装置に設けても良いし、何れか一方の試験装置にDUTステージに設けても良いし、また、どちらの試験装置にも属さない新たなDUTステージを設けることも可能である。

0023

マスタ装置は自分のクロックに同期してテストベクタを制御すると同時に、このクロックをスレーブ装置に出力し、スレーブ装置はこれを入力し、スレーブ装置のクロックをマスタ装置に同期させ、テストベクタを制御する。このクロックとテストベクタのタイミング同期した状態で、テストベクタのアドレスを同期させるために、相互の動作制御信号の送受信によって相手装置のテストベクタの実行状態を検知することで、アドレスのズレ補正する制御を行い、複数の試験装置からDUTに対して、あたかも1台の試験装置からテストベクタを送受信する如く試験が実行できる。また、条件分岐を含むテストベクタについても、動作制御信号の送受信により自装置の条件分岐判定結果を相手装置に伝えることで、同期状態を維持して試験を継続できる。

0024

図15は、半導体集積回路とその試験方法の具体例の構造を示す図である。同図には、マスタ装置1Aと、このマスタ装置1Aに接続されるスレーブ装置1Bとからなる半導体集積回路試験装置が示されている。

0025

マスタ装置1Aは、基準クロック信号CLKをスレーブ装置1Bに出力する基準クロック信号出力回路11と、スレーブ装置1Bとの動作を制御する制御信号をスレーブ装置に出力する動作制御信号出力回路13と、スレーブ装置1Bからの動作制御信号を受信する動作制御信号入力回路13と、被試験半導体集積回路を試験するためのテストピン1Apとを具備している。

0026

一方、スレーブ装置1Bは、マスタ装置1Aからの基準クロック信号CLKを入力させると共に、基準クロック信号CLKに同期したクロック信号を生成するための外部クロック同期回路12と、マスタ装置1Aとの動作を制御する制御信号をマスタ装置1Aから受信する動作制御信号入力回路14と、マスタ装置1Aとの動作を制御する制御信号をマスタ装置1Aに出力する動作制御信号出力回路13と、被試験半導体集積回路を試験するためのテストピン1Bpとを具備している。そして、スレーブ装置1Bが基準クロック信号CLKに対して同期動作し、マスタ装置1Aとスレーブ装置1Bとが、同時に1つあるいは複数の被試験半導体集積回路(DUT)3を試験するのである。

0027

マスタ装置1Aは、スレーブ装置1Bに対し、基準となるマスタクロックを供給するためのクロック出力回路11を有する。スレーブ装置1Bはマスタ装置1Aから出力されたマスタクロックを受け、これに対して自動的に同期をとるための外部クロック同期回路12を有する。また、マスタ装置1A、スレーブ装置1Bは、それぞれ他方の試験装置に対して、動作の変更を伝達するための動作制御信号を出力する動作制御信号出力回路13と、他方の試験装置から動作の変更を伝える動作制御信号を受けるための動作制御信号入力回路14とを有する。

0028

クロック出力回路11、動作制御信号出力回路13及び動作制御信号入力回路14は、試験装置1に本来の機能として備わっているピンエレクトロニクス回路30を流用することも可能である。

0029

DUT3は、マスタ装置1A及びスレーブ装置1Bの電源部4及びピンエレクトロニクス部30と接続され、試験に必要な信号の供給を受ける。図15では、DUT3は、マスタ装置1Aとスレーブ装置1Bとの中間に配置されているが、DUT3は、マスタ装置1Aあるいはスレーブ装置1Bのテストヘッド上に配置することも可能である。

0030

主制御部2は、DUT3に送受信するテストパタンの値や送受信の切り替え及びそのタイミング、電圧などを制御する役割を担い、ピンエレクトロニクス部30は、主制御部2の制御に基づきDUT3とのテストパタンの送受信の直接のインターフェースの役割を担う。そして、電源部4は、DUT3への電源供給と試験装置内の各部への電源供給の役割を担う。

0031

次に、この半導体集積回路の試験装置とその試験方法について以下に説明する。

0032

本具体例の試験装置を用いた試験は、試験装置の準備も含め、図16に示されている手順から成り立つ。

0033

(1)手順1 各装置でのテストピン部の校正図16のステップA1)
各試験装置のテストヘッド端における全てのピンエレクトロニクス同士のタイミングは、従来技術によりあらかじめ同一となるよう調整されているものとする。

0034

(2)手順2試験装置と半導体集積回路3との接続(図16のステップA2)
図17に示されているようにマスタ装置1A、スレーブ装置1B、DUT3の接続を行う。このとき、マスタ装置信号送受信部15とDUT3との間の遅延時間をta、スレーブ装置信号送受信部15とDUT3との間の遅延時間をtb、マスタ装置信号送受信部15とスレーブ装置信号送受信部15との遅延時間をtcと定義する。

0035

また、各試験装置の信号送受信部15は、ピンエレクトロニクス部30、動作制御信号入力回路14、動作制御信号出力回路13を含むものとする。

0036

図17接続状態において、ある時刻に信号送受信部15に現れるテストベクタの信号と対応するテストベクタアドレスとその開始タイミングがマスタ装置1Aおよびスレーブ装置1Bで常に一致している場合には、図18に示されているように、(DUT3上での時刻)=0とすると、マスタ装置1Aは−ta、スレーブ装置1Bは−tbのオフセット時間を各装置のドライブタイミングに設定する必要がある。また、時刻0にDUT3が発した信号をストローブするためにマスタ装置1Aは+ta、スレーブ装置1Bは+tbのオフセット時間を各装置のストローブタイミングに設定する必要がある。このta、tbとtcの遅延時間は予め計測し、明確にする必要がある。

0037

しかし、現実には各装置のテストベクタのアドレス及びその開始タイミングが時間的に完全に一致するという条件は無条件に得られるものではなく、(3)手順3以降に説明する処理により、同期した試験を実現するものである。

0038

(3)手順3クロックの同期(図16のステップA3)
マスタ装置1Aとスレーブ装置1Bのクロックの同期を行う。このためにマスタ装置1Aのクロック出力回路11からクロックを出力し、スレーブ装置1Bの外部クロック同期回路12にてこのクロックを受け取り、スレーブ装置1Bのクロックをマスタクロックに同期させる。マスタクロックはマスタ装置1Aの試験信号入出力を制御するクロック信号と同期しており、一方でスレーブ装置1Bは、外部クロック同期回路12の出力するクロックに同期して試験信号の入出力を行うことになる。マスタ装置1Aのクロック出力回路11が出力するクロック信号はマスタ装置のマスタクロックと同期しているため、スレーブ装置1Bの試験信号の入出力は、マスタクロックに同期して試験信号の入出力を行うこととなり、その結果、マスタ装置1Aとスレーブ装置1Bの試験信号同士の同期動作が実現する。

0039

(4)手順4テストベクタの位相調整図16のステップA4)
これはDUT3に対する試験信号の送信及び受信を適切なタイミングで行うため、マスタ装置1A、スレーブ装置1Bそれぞれの試験信号のドライブタイミング及びストローブタイミングの調整を行うものである。

0040

手順3までを行った状態で、実際のテストベクタ周期Tの整数倍と等しい繰返し周期T0=mT(mは自然数)のパルス信号をマスタ装置1Aとスレーブ装置1Bのピンエレクトロニクス部30から出力し、これらの信号波形をDUT3において観測する。この時、マスタ装置1Aの出力とスレーブ装置1Bの出力の時間差=T△とし、1テストベクタ周期T未満の時間をTdと定義すると、
T△=nT0+Td (nは0または未知の自然数) −(式1)
と表すことができる。

0041

このT△はテスタ動作原理上、以下の式で表される値と同義である。

0042

図17におけるマスタ装置1Aのマスタクロックからクロック出力回路11、スレーブ装置1Bの外部クロック同期回路12を経由し、スレーブ装置1Bのマスタクロックを生成するまでの遅延時間をtP、マスタ装置1Aのマスタクロックから信号送受信部15までの内部処理時間をti、スレーブ装置1Bのマスタクロックから信号送受信部15までの内部処理時間をtjと定義したとき、
T△={(tP+tj+tb)−(ti+ta)} −(式2)
となる。

0043

ただし、一般的に(式2)のti,tj,tPについては試験装置の設計仕様に基づく値であり、試験装置ユーザーは明確に知ることが出来ない。

0044

また、(式1)のnT0についても、テストベクタが匿名性のある01の繰返しであるため、n番目の周期とn+1番目の波形の区別は不可能である。従って波形を観測する者は(式1)のTd成分のみを認識できる。

0045

スレーブ装置側の試験信号がマスタ装置側の試験信号に対しTd(0<Td<T0/2)だけ遅れているように観測された場合、マスタ装置側の試験信号出力タイミングをTdだけ遅らせるようにオフセットを設定する。逆に、スレーブ装置側の試験信号がマスタ側の信号に対しTd(0<Td<T0/2)だけ進んでいた場合、スレーブ装置側の試験信号出力タイミングをTdだけ遅らせるようにオフセットを設定する。

0046

またこれに加えて、マスタ装置、スレーブ装置それぞれの試験信号出力タイミングに同時にTzだけのオフセットをもたせることもできる。この場合、Tzは負の値をとることもできる。

0047

この調整を行うことで、装置間の時間差はT0の整数倍の時間nT0だけが残る。

0048

(5)手順5クロックの同期(図16のステップA5)
手順4でマスタ装置1A及びスレーブ装置1Bのタイミング調整を行った場合、互いにnT0だけの時間差が存在する。また、(4)手順4までの調整は、試験の構成が確定した後に最低1回実施されるものであるから、手順4までの調整後に試験装置の電源断や装置間のクロック信号線遮断により同期が確定されていない状態になっているなら、手順3の同期を再度行う必要がある。ただし、試験構成が変更されていなければ、手順4の調整作業は必要としない。

0049

(6)手順6テストベクタの頭出しの同期(図16のステップA6)
スレーブ装置1Bのテストは一般にマスタ装置に対してxT(xは0または自然数)だけ遅れた状態で開始される。これに、手順4による位相差nT0を加えた
Tss=nT0+xT=(nm+x)T −(式3)
がマスタ装置1A、スレーブ装置1B間の最終的な位相差となり、ベクタアドレスの差は(nm+x)個分である。

0050

これを解消するため、実際のテストプログラム起動する前に、まず、マスタ装置1Aとスレーブ装置1Bでそれぞれテストプログラムのテストベクタアドレス同期部を起動し、マスタ装置1Aとスレーブ装置1Bのテストベクタアドレスの調整を行う。テストベクタアドレス同期部のベクタ周期は、実際の試験ベクタ周期と同じTとする。

0051

次に、テストベクタアドレス同期部の動作について説明する。

0052

最初に、マスタ装置1A、スレーブ装置1B間でテストベクタアドレスの同期調整が完了した状態における動作について図19を参照して説明する。

0053

マスタ装置1Aのテストベクタアドレス同期部の先頭を時刻0とする。ここではマスタ装置1Aとスレーブ装置1Bのテストベクタアドレスが一致していると仮定しているので、スレーブ装置1Bのテストベクタアドレス同期部の先頭の時刻も0とすることができる。

0054

時刻t0において、マスタ装置1Aの動作制御信号出力回路13から、スレーブ装置1Bの動作制御信号入力回路14に対して、一定の期間Tc0(<T)だけ動作制御信号を出力する。この動作制御信号がスレーブ装置1Bの動作制御信号入力回路14に到達までに要する時間をTcmとする。スレーブ装置1Bは、時刻(t0+Tcm)から(t0+Tcm+Tc0)の間に、マスタ装置1Aから出力された動作制御信号をストローブする。マスタ装置1Aとスレーブ装置1Bのベクタアドレスの同期がとれていると仮定しているので、スレーブ装置1Bはマスタからの動作制御信号を正しく受信することができる。

0055

この場合、時刻t1において、スレーブ装置1Bは動作制御信号出力回路13からマスタ装置1Aの動作制御信号入力回路14に対しTc1の期間、動作制御信号を出力する。この動作制御信号がマスタ装置1Aの動作制御入力回路14に到達するまでに要する時間をTcsとする。マスタ装置は時刻(t1+Tcs)から(t1+Tcs+Tc1)の間に、スレーブ装置1Bから出力された動作制御信号をストローブする。

0056

マスタ装置1Aとスレーブ装置1Bのベクタアドレスの同期がとれている場合では、スレーブ装置1Bはマスタ装置1Aに対して正しい時刻に動作制御信号を出力しているので、マスタ装置1Aは、スレーブ装置1Bからの動作制御信号を正しく受信することができる。

0057

マスタ装置1Aが、スレーブ装置1Bからの動作制御信号を正しく受信した場合、マスタ装置1Aは時刻t2に実際のテストベクタに制御を移しテストを開始する。このときt2はTの整数倍とする。

0058

また、スレーブ装置1B側では、時刻t1にマスタ装置に対して動作制御信号を出力した後、時刻t2までウェイト期間Twを経た後、実際のテストベクタに制御を移し、テストを開始する。このとき、マスタ装置1Aとスレーブ装置1Bは同時に実際のテストベクタを開始することができる。

0059

次に、マスタ装置1Aとスレーブ装置1Bのベクタアドレスが一致していない場合について図20を参照して説明する。

0060

マスタ装置1Aのテストベクタアドレス同期部の先頭を時刻0とする。ここでは、スレーブ装置1Bのテストベクタアドレスがマスタ装置1Aに対してpベクタ遅れている場合(pは0または自然数)、スレーブ装置1Bのテストベクタアドレス同期部の先頭の時刻はpTである。

0061

マスタ装置1Aから出力される動作制御信号は、時刻(t0+Tcm)から(t0+Tcm+Tc0)の間にスレーブ装置1Bに到達するが、スレーブ装置1Bは時刻(pT+t0+Tcm)から(pT+t0+Tcm+Tc0)の間にマスタ装置1Aからの動作制御信号をストローブを試みるため、この動作制御信号を受信することができない。スレーブ装置1Bのテストベクタ同期部の先頭から動作制御信号を受信できなかったと判定するまでの時間をt1’とすると、スレーブ装置1Bは時刻(pT+t1’)から一定のウェイト期間Tw’を経た後、マスタ装置1Aに対して動作制御信号を送出しないまま制御をベクタアドレス同期部の先頭に戻す。このときt1’はTの整数倍とする。

0062

マスタ装置1Aは、スレーブ装置1Bが動作制御信号を出力しないため、時刻(t1+Tcs)から(t1+Tcs+Tc1)の間に、スレーブ装置1Bからの動作制御信号を受信することができず、時刻t2’に動作をテストベクタアドレス同期部の先頭に移す。このときt2’はTの整数倍とする。

0063

スレーブ装置1Bが再度テストベクタアドレス同期の先頭になる時刻は、Tw’が下式であり、αは0またはTの自然数倍とすると、
Tw’=(t2’−t1’+α) −(式4)
pT+t1’+Tw’=pT+t1’+(t2’—t1’+α)=pT+t
2’+α
となる。

0064

テストベクタアドレス同期部を1回実行したのちのマスタ装置における新たなテストベクタアドレス同期部の先頭の時刻はt2’であり、スレーブ装置では(pT+t2’+α)である。αをqT(qは0以外の整数)、t2’=rT(rは自然数)とすると、このときの新たなマスタ装置1A、スレーブ装置1B間の時刻の差は(p+q)Tとなる。

0065

これらのことから、マスタ装置1Aとスレーブ装置1Bのテストベクタアドレス同期部の先頭部が揃うためにはマスタ装置1A、スレーブ装置1Bのループ回数を各々i,jとし、
i×t2’=pT+j×(t2’+α) −(式5)
i×rT=pT+j×(rT+qT)
両辺からTを除して
ir=p+j(r+q)
満足するi,j,qを設定する必要がある。

0066

テストベクタアドレスの先頭が一致したなら、図19に示されている手順の制御を行った後に、テストを開始することができる。

0067

(7)手順7テストの実行(図16のステップA7)
手順1から手順6を経た段階で、マスタ装置1Aとスレーブ装置1Bは同時に実際のテストベクタを実行する。テスト実行後はそれぞれの試験結果を総合し、DUT5の良品不良品の判定を行う。

0068

(8)手順8及び9(図16のステップA8、A9及びA10)
試験終了(ステップA8)を受けてステップA9において、DUT5に対する全ての試験項目が終了したかを判定し、全て終了ならステップA10に示されているテスト終了処理を行う。まだ全ての試験項目が終了していなければ、ステップA6へ戻り、テストベクタの同期を再度行い、次のテストパタンを実行し、これを全ての試験項目が終了するまで繰返す。

0069

次に具体例を用いて本発明の動作を説明する。

0070

最初に、試験装置の構成を図21により説明する。本構成は、マスタ装置1A、スレーブ装置1B、DUT3により構成され、基本構成図17と同じものである。

0071

また、各遅延時間、テストベクタ周期の値は各々以下の値とする。

0072

ta=10ns(マスタ装置1A信号送受信部15とDUT3との間の遅延時間)
tb=20ns(スレーブ装置1B信号送受信部15とDUT3との間の遅延時間)
tc=15ns(マスタ装置1A信号送受信部15とスレーブ装置1B信号送受信部15との遅延時間)
T=T0=50ns (テストベクトルの周期=テストパタンの周期)
既に説明した手順に従い、各試験装置のピンエレクトロニクスの校正を行い(手順1)、上記の構成にて接続を行い(手順2)、マスタ装置1Aとスレーブ装置1Bのクロック同期を行う(手順3)。

0073

その後に、DUT3の信号送受信部にて信号を観測した時、マスタ装置1A、スレーブ装置1B各々のテストベクタのパルスエッジのズレ量からTd=10nsと観測されたと仮定する。このとき実際には両装置の遅延時間の差分は、Tdの他に、そのときのテストベクトルの周期の整数倍にあたるT0×nのズレ量を含むと考えられる。即ち、全体としての両装置の遅延時間の差分T△は(式1)より
T△=T0×n+Td=50×n+10(ns)
であると考えられる。

0074

次に(手順5)に示したテストベクタ頭出しの同期を行う。

0075

マスタ装置1A、スレーブ装置1Bのテストベクタ同期を行うプログラム図22に示されている。図22において、RQは相手装置への動作制御指示信号送信処理を示す。

0076

DMYは時間調整のためのNOP処理を示す。

0077

STBは相手装置からの動作制御信号のストローブ処理を示す。

0078

ACKは相手装置からの動作制御信号を正しくストローブし、それを相手装置に伝えるための動作制御指示信号を送り返す処理を示す。

0079

BUは動作制御信号のストローブ結果が期待値不一致の場合、ジャンプする処理を示す。

0080

BMは動作制御信号のストローブ結果が期待値と一致の場合、ジャンプする処理を示す。

0081

JMPは無条件のジャンプ処理を示す。

0082

STARTはテストの開始を示す。

0083

また#1〜M,Nはアドレスを示す。

0084

イベントの処理時間はTとし、BM、BU、JMP処理による待ち時間は発生しないものとする。

0085

また、ジャンプ処理の飛び先については、マスタ装置において、BM処理(アドレス#6)にてストローブ結果が一致した場合、DMY処理(アドレス#M−1)へジャンプするものとする。JMP処理(アドレス#7)は無条件にRQ処理(アドレス#1)へジャンプするものとする。

0086

一方、スレーブ装置において、BU処理(アドレス#3)はストローブ結果が不一致ならば、DMY処理(アドレス#8)へジャンプするものとする。JMP処理(アドレス#7)は無条件にSTART処理(アドレス#N)へジャンプするものとする。またもう一つのJMP処理(アドレス#10)は無条件にSTB処理(アドレス#1)にジャンプするものとする。

0087

図23図22同期処理プログラムの各ステップを時間経過順に並べたものであり、Tm1〜Tm15、Ts1〜Ts15は、各ステップの処理時刻を示す。

0088

ここでは、スレーブ装置の処理ステップが、マスタ装置の処理ステップより1ステップ分(nT=50ns、n=1)遅れている状態からの同期処理を時間経過に従って説明する。一部のDMY処理は説明を省略する。

0089

(1)マスタ装置は、時刻Tm0においてRQ処理を行い、スレーブ装置に動作制御信号を送信する。

0090

(2)スレーブ装置は、所定の同期時刻より1ステップ分遅れて時刻Ts2にSTB処理を行うが、期待値をストローブできない。

0091

(3)スレーブ装置は、時刻Ts3のDMY処理の後、時刻Ts4のBU処理において、ストローブ結果が期待値と不一致と判定してジャンプを実行し、次はDMY処理を行う(時刻Ts5)。

0092

(4)マスタ装置は、(1)の後に時刻Tm2とTm3でDMY処理を行い、時刻Tm4においてSTB処理を行うが、期待値をストローブできず、時刻Tm6のBM処理において、ストローブ結果が不一致と判定する。このため、時刻Tm7ではJMP処理を行い、時刻Tm8で再びRQ処理を行う。

0093

(5)スレーブ装置は、(3)の後に時刻Ts6ではDMY処理、時刻Ts7ではJMP処理を行い、時刻Ts8では再びSTB処理を行う。

0094

(6)マスタ装置が時刻Tm8のRQ処理において送信した動作制御信号を、スレーブ装置は時刻Ts8のSTB処理においてストローブ出来る。

0095

(7)スレーブ装置は、時刻Ts10において再度BU処理を行うが、今度はストローブ結果が期待値と一致すると判定するので、時刻Ts11ではACK処理を行う。

0096

(8)マスタ装置は、時刻Tm11のSTB処理においてスレーブ装置がACK処理で送信した動作制御信号をストローブできる。

0097

(9)マスタ装置は時刻Tm13に再びBM処理を行い、ストローブ結果が一致と判定し、ジャンプを実行する。このため時刻Tm14ではDMY処理を行い、時刻Tm15ではSTART処理を行う。

0098

(10)スレーブ装置は、(7)の処理後に時刻Ts12,Ts13でDMY処理を行い、時刻Ts14でJMP処理を行う。時刻Ts15では、前時刻のJMP処理に従いSTART処理を行う。

0099

ここまでの同期処理の手順を、既に説明した同期処理の先頭がそろうための条件式
ir=p+j×(r+q)
に当てはめると、
p=1マスタ装置とスレーブ装置の最初のずれ量
r=7 マスタ装置の同期処理1ループステップ数
q=−1 スレーブ装置の同期処理1ループの補正ステップ数
より
7i=1+j×(6)
となり、i=j=1の時、前記式が成り立つことになり、これまでの説明と一致する。

0100

最後に、動作制御信号のマスタ装置、スレーブ装置間での送受信のタイミング設定について図24により説明する。

0101

手順4に従いテストベクタの位相調整を行い、マスタ装置に対してTd=10nsを遅延時間のオフセット量として設定し、手順5に従ったテストベクタの頭出し同期がなされたなら図24に示されているようにマスタ装置、スレーブ装置の送信したテストベクタは同時にDUTに到達する。この時のマスタ装置、スレーブ装置のドライブタイミングのオフセットの設定値は、
マスタ装置のドライバのオフセット=+Td(ns)=10ns
スレーブ装置のドライバのオフセット=0(ns)
となる。図21のta、tbは各装置からDUTまでの距離に依存する遅延時間であるが、Tdはこれらも折り込んだうえで、テストベクタの頭出し同期を前提にDUT端に同時に信号が到達するように設定された値である。

0102

一方、このときの到達時刻をDUTの0時刻と規定した場合、この0時刻のDUT端の信号をマスタ装置、スレーブ装置でストローブするためには、各々の装置のストローブタイミングは自装置のドライブタイミングに対し、さらに+2ta、+2tbのオフセットを設定することになり、その設定値は
マスタ装置のストローブのオフセット=Td+2ta=30ns
スレーブ装置のストローブのオフセット=0+2tb=40ns
である。

0103

以上に述べたように第1の具体例では、複数の試験装置を同期させることで、DUTに対して、あたかも1台の試験装置からテストベクタを与えているように試験を実行することが可能となる。

0104

また、DUTとの信号の送受信がテストベクタという概念で設計されている試験装置であれば、試験装置の組み合わせについては、同一の機種の組み合わせに限定されず、異なるメーカー間のテスタの組み合わせや、ロジックテスタメモリテスタ、ロジックテスタとアナログテスタといった機能の異なる試験装置の組み合わせでの同期も可能である。

0105

図25に示されているように、第2の具体例では、図15の装置間で送受信するための動作制御信号入力回路14と動作信号出力回路13とを独立した専用回路ではなく、ピンエレクトロニクス部30の一部を使用するように構成したものである。

0106

即ち、この第2の具体例においては、ピンエレクトロニクス部30の一部のピンは、マスタ装置1Aとスレーブ装置1Bの間で動作制御信号を送受信するための動作制御信号用ピン30Aとして使用され、その他のピンはDUT3との送受信のためのDUT用ピン30Bとして用いられる。その他の構成要素は図15と同一のため、説明は省略する。また、同期の手順も次に説明する動作制御信号用ピン30Aのドライブとストローブとのオフセットを変更する以外は同一である。

0107

装置間の動作制御信号の伝達をピンエレクトロニクス部30の一部のピンを使用した場合、第1の具体例で説明したドライブおよびストローブのオフセットタイミングを前提に、マスタ装置1Aとスレーブ装置1Bの動作信号送受信部の遅延時間を考慮したオフセットの設定が必要となる。これを図26により説明する。第1にマスタ装置1Aから送られる動作制御信号をスレーブ装置1Bでストローブする場合を説明する。マスタ装置1Aにおいて、DUT用ピン30Bと動作制御信号用ピン30Aが同一のタイミングでドライブするようにオフセット設定されているものとすると、スレーブ装置1Bの動作制御用ピン30Aのストローブタイミングは自装置のドライブタイミングを基準として
2tb−(ta+tb−tc)=tb+tc−ta
のオフセットを設定することになる。

0108

第2にスレーブ装置1Bから送られる動作制御信号をマスタ装置1Aでストローブする場合を説明する。スレーブ装置1Bにおいて、DUT用ピン30Bと動作制御信号用ピン30Aが同一のタイミングでドライブするようにオフセット設定されているものとすると、マスタ装置1Aの動作制御用ピン30Aのストローブタイミングは自装置のドライブタイミングを基準として、
Td+2ta−(ta+tb−tc)=Td+ta−tb+tc
のオフセットを設定することになる。

0109

具体的な試験装置の構成として、図21のような装置間遅延時間を持った例で計算すると、ta=10ns,tb=20ns,tc=15ns,Td=10nsであるから、スレーブ装置1Bの動作制御用ピン30Aのストローブタイミングは
tb+tc−ta=25ns
のオフセットを設定することになり、マスタ装置1Aの動作制御用ピン30Aのストローブタイミングは、
Td+ta−tb+tc=15ns
のオフセットを設定することになる。

0110

以上に述べたように、第2の具体例では、装置間の動作制御信号の送受信にピンエレことができ、動作制御信号の入出力回路を持たない試験装置であっても、他の試験装置と同期させて、DUTに対して試験を実行することが可能となる。

0111

第3の具体例では、DUTからのテストベクタ受信結果によって、次のテストベクタの実行内容が変化するような条件分岐を含んだテストベクタを用いる場合、複数の試験装置を同期させて実行する方法を説明する。

0112

この具体例の構成は、第1の具体例と同一なので説明は省略する。

0113

この具体例の動作は、図27に示されている手順により成り立つ。この手順開始の前提条件として、第1の具体例で説明した手順により、マスタ装置1Aとスレーブ装置1Bのテストベクタは同期して実行されているものとする。また、条件分岐を有するテストベクタが、マスタ装置側であっても、スレーブ装置側であっても、処理手順は同じである。

0114

両装置はテストベクタが同期した時、試験開始(ステップB1及びステップC1)され、所定のテストベクタを実行(ステップB2及びステップC2)した後に、ループテストベクタの処理を始める。ここまでは両装置とも同じ内容の処理を行う。

0115

これ以降の条件分岐を有する装置の処理フローを説明する。

0116

回目のループテストベクタを実行(ステップB3)した後で、DUTから受信したテストベクタから分岐条件を満たしたかを判定する(ステップB4)。

0117

分岐条件が満たされていない場合、相手装置に動作制御信号を送信することはせず、相手装置が動作制御信号をストローブし、ストローブ結果の判定を行う時間を考慮したウエイト処理を行う(ステップB5)。このウエイト処理の後にループベクタを規定回数実行したかを判定し(ステップB6)、規定回数に不足ならカウント数を1増加させループテストベクタを再度実行(ステップB3)する。この時のループテストベクタの実行時刻はウエイト処理(ステップB5)により相手装置と同期している。また、規定回数に達していれば、規定のループ回数内に次のテストベクタを実行する条件を満たさなかったと判定し、テスト終了の処理(ステップB7)を行う。

0118

分岐条件が満たされている場合、相手装置に対し動作制御信号を送信する(ステップB8)。次に、相手装置が動作制御信号をストローブしてストローブ結果の判定を行う時間を考慮したウエイト処理(ステップB9)を行った後、次のテストベクタを実行する(ステップB10)。この時の次のテストベクタの実行時刻はウエイト処理(ステップB9)により相手装置と同期している。

0119

一方の条件分岐を有する装置からの動作制御信号を受け取る装置の処理フローを説明する。

0120

1回目のループテストベクタを実行(ステップC3)した後で相手装置が動作制御信号を送信するまでのウエイト処理を行い(ステップC4)、続いて動作制御信号のストローブを行う(ステップC5)。次に、このストローブ結果から相手装置からの動作要求信号の有無の判定(ステップC6)を行う。

0121

動作要求信号が無かったと判定した場合、次にループベクタを規定回数実行したかを判定し(ステップC7)、規定回数に不足ならカウント数を1増加させループテストベクタを再度実行する(ステップC3)。この時のループテストベクタの実行時刻は相手装置のウエイト処理(ステップB5)により同期している。

0122

また、規定回数に達していれば、相手装置が規定のループ回数内に次のテストベクタを実行する条件を満たさなかったと判定し、テスト終了の処理(ステップC8)を行う。

0123

動作要求信号が有ったと判定した場合、次の新しいテストベクタを実行(ステップC9)する。この時のテストベクタの実行時刻は相手装置のウエイト処理(ステップB9)により同期している。

0124

次に、分岐判定を行う装置と、相手側装置のプログラムが図28に示されている。

0125

図28において、TSTはテストベクタの実行処理を示す。

0126

TBUはテストベクタの結果による分岐判定処理を示す。

0127

NTループカウントが規定回数に達したかを判定し、不足時にカウントを1増加させ、所定のアドレスにジャンプする処理を示す。

0128

ENDはテスト終了処理を示す。

0129

RQは相手装置への動作制御指示信号の送信処理を示す。

0130

DMYは時間調整のためのNOP処理を示す。

0131

STBは相手装置からの動作制御信号のストローブ処理を示す。

0132

BMは動作制御信号のストローブ結果が期待値と一致の場合、ジャンプする処理を示す。

0133

JMPは無条件のジャンプ処理を示す。

0134

また、#はアドレスを示す。

0135

各イベントの処理時間はTとし、TBU,CNT,BM,JMP処理による待ち時間は発生しないものとする。また、条件分岐を行う装置のジャンプ処理の飛び先として、TBU処理(アドレス#N)の飛び先はDMY処理(#P)、JMP処理(#N+3)の飛び先はTST処理(#Q)、CNT処理(#P+4)の飛び先はTST処理(#M+1)とする。

0136

一方の相手装置のジャンプ処理において、BM処理(アドレス#N+3)の飛び先はTST処理(#Q)、CNT処理(#N+5)の飛び先はTST処理(#M+1)とする。

0137

図29は、図28のプログラムを各ステップの時間経過順に並べたものであり、Ti1〜Ti14、Tj1〜Tj14は、各ステップの処理時刻を示す。ここでは、両装置の処理ステップは同期しており、テスト開始後は同じアドレスのテストベクタが実行されているものとし、条件分岐を行う装置を装置A、相手装置を装置Bとして時間経過に従って説明する。一部のDMY処理は説明を省略する。

0138

装置Aでの時間経過は以下のようになる。
・時刻Ti1において、1回目のループテストベクタ(アドレス#N−1)を実行する。
・時刻Ti2にはTBU処理(アドレス#N)を行い、分岐条件が満たされなければ、次はDMY処理(アドレス#P)を行う。これ以後、装置Aは相手装置Bとの時間調整のためにDMY処理(アドレス#P+1から#P+3)を時刻Ti6まで繰返す。
・時刻Ti7では、CNT処理(アドレス#P+4)を行い、ループカウンタを1つ繰上げる。
・時刻Ti8では、再度TST処理(アドレス#N−1)を行う。
・時刻Ti9では、再度TBU処理(アドレス#N)を行う。このときは分岐条件が満足されたものとする。
・時刻Ti10では、RQ処理(アドレス#N+1)より動作制御信号を相手装置Bに送信する。
・時刻Ti12では、JMP処理により無条件に次のテストへジャンプする。
・時刻Ti13以降では新しいTST処理(アドレス#Q以降)を実行する。

0139

装置Bでの時間経過は以下のようになる。
・時刻Tj1において、1回目のループテストベクタ(アドレス#N−1)を実行する。
・時刻Tj3にはSTB処理(アドレス#N+1)を行うが、動作制御信号は装置Aからは送信されていない。
・時刻Tj5にはBM処理(アドレス#N+3)を行う。時刻Tj3にて動作制御信号がストローブ出来ていないので、ジャンプは行われない。
・時刻Tj7では、CNT処理(アドレス#N+5)を行い、ループカウンタを1つ繰り上げる。
・時刻Tj8では、再度TST処理(アドレス#N−1)を行う。
・時刻Tj10では、再度STB処理(アドレス#N+1)を行う。このときは装置Aからの動作制御信号をストローブする。
・時刻Tj12では、BM処理(アドレス#N+3)を行う。今度は時刻Tj10にて動作制御信号がストローブ出来たので、ジャンプは行う。
・時刻Tj13以降では新しいTST処理(アドレス#Q以降)を実行する。

0140

以上説明したように、この具体例では、テストベクタの実行内容が途中から変わるような条件分岐を含む内容であっても、複数の試験装置は同期を保った状態で試験が可能となる。

0141

試験項目のうち、多くのテストピンを必要とする場合には、特願平10−362617の技術を用いて、複数台の半導体集積回路試験装置のテストピンを組み合わせて必要なテストピン数を準備し、1つの半導体集積回路を試験する。また、このとき試験対象となる半導体集積回路を変更する場合には、スイッチを操作することで半導体集積回路試験装置に接続される半導体集積回路を変更する。

0142

一方、必要とするテストピンが少数ですむ試験項目では、スイッチを操作して各半導体集積回路試験装置のテストピンとの接続を切替え、各半導体集積回路試験装置がそれぞれ1つの半導体集積回路を同時に試験する。

0143

複数の半導体集積回路を同時に測定する場合には、それぞれ複数の半導体集積回路試験装置が半導体集積回路と一対一で試験を行うため、各半導体集積回路試験装置は複数の半導体集積回路に対する同時測定機能を有する必要がない。また、このとき必要とされる半導体集積回路試験装置のテストピン数は少数ですみ、小型の半導体集積回路試験装置を利用することができる。

発明を実施するための最良の形態

0144

図1に、本発明の一実施の形態としての半導体集積回路試験装置が示されている。本半導体集積回路試験装置は、同時測定機能をもたないN台の半導体集積回路試験装置10から構成されている。このN台の半導体集積回路試験装置10は、特願平10−362617号の明細書の記載内容に従い、互いに協調動作して1つの半導体集積回路試験装置を形成することができる。このN台の半導体集積回路試験装置10は1からNまでの番号で識別される。そして、本発明に従って試験対象となる半導体集積回路3と半導体集積回路試験装置10のテストピンとの接続を切替えるためのスイッチ4を備えた試験ボード2が設けられている。

0145

試験ボード2にはm本の端子を有する半導体集積回路3をN個搭載することができ、これらの半導体集積回路3は1からNまでの番号により識別される。この図では、まず半導体集積回路の端子は、これが使用される試験の種類によって2つのグループ分類されている。N台の半導体集積回路試験装置10がそれぞれ1つの半導体集積回路3を同時に試験するとき、半導体集積回路3で使用されるmA本の端子をグループDAとして分類する。なお、このときn番目の半導体集積回路試験装置10がn番目の半導体集積回路3を試験するものとする。端子グループDA以外の、mB本の半導体集積回路3の端子をグループDBとする。また、n番目の半導体集積回路3における端子グループAの端子をDAnと呼び、同じく端子グループBの端子をDBnと呼ぶ。

0146

各スイッチ4は1つあるいは複数のスイッチ素子及びその周辺回路から構成され、スイッチ41、スイッチ42、スイッチ43の3つのグループに分けられる。

0147

スイッチ41のグループは1:Nの切替能力をもち、その数はmA個である。スイッチ42のグループは1:Nの切替能力をもち、その数はN×mB個である。スイッチ43のグループは1:2の切替能力をもち、その数は(N−1)×mA個である。

0148

スイッチ4は、N台の半導体集積回路試験装置10で1つの半導体集積回路3を試験する場合と、N台の半導体集積回路試験装置10において同時にそれぞれ1つずつの半導体集積回路3を試験する場合とで、試験対象である半導体集積回路3と各半導体集積回路試験装置10のテストピンとの接続関係を変更する。また、N台の半導体集積回路試験装置10で1つの半導体集積回路3を試験する場合には、試験ボード2上のN個の半導体集積回路3から試験対象とするものを1つだけ選択するためにも用いられる。

0149

以下、本実施の形態の動作につき説明する。

0150

まず、N台の半導体集積回路試験装置10でN個の半導体集積回路3を試験する場合について図2により説明する。スイッチ4を制御して1からNまでのnについて、n番めの半導体集積回路試験装置10のテストピンとn番めの半導体集積回路の端子DAnとを接続する。1台の半導体集積回路試験装置10には1つの半導体集積回路3が接続されており、このとき端子グループDAとスイッチ4を介して接続される、半導体集積回路試験装置10のテストピンのグループをテストピングループPAとする。各半導体集積回路試験装置10はこの状態で独立して試験を行うことができる。1台の半導体集積回路試験装置10に接続されている半導体集積回路3の数が1つなので、特に同時測定機能を持たない汎用の半導体集積回路試験装置でも試験を行うことができる。

0151

次に、N台の半導体集積回路試験装置10を協調動作させ、1個の半導体集積回路3を試験する場合には、図3のようにスイッチ4の状態を変化させる。この図では、N台の半導体集積回路試験装置10で1番めの半導体集積回路3を試験するための接続状態が示されている。半導体集積回路試験装置10のテストピンのうち、各半導体集積回路3の端子グループDBとスイッチ4を介して接続されるものをテストピングループPBとする。このとき、N台の半導体集積回路試験装置10は特願平10−362617号の明細書に記載されている方法により、協調動作を行い試験を完了することができる。特願平11−175565号の明細書に記載されている方法によって協調動作を行っても良い。

0152

次に2番めの半導体集積回路3を試験する場合には、スイッチ4の状態を図4のように変更し、同様に試験を行う。このようにしてN番めの半導体集積回路3まで順次スイッチで接続を変更しながら試験ボード上のすべての半導体集積回路3を試験することができる。

0153

図5には本実施形態の実施例の1つが示されている。この例では、T1及びT2との呼称で区別される同型の2台のロジックLSIテスタ12を使用して、有効端子数が188本のマイクロプロセッサ31を試験する。各ロジックLSIテスタ12はそれぞれ128本のテストピンを有する。マイクロプロセッサ31の試験項目は2つあり、1つはマイクロプロセッサに内蔵されたSCAN回路を用いた構造試験であり、このときの試験に必要な端子数は44本で、この端子をグループDAとする。もう1つは188端子全てを使用する機能試験である。この188本の端子でグループDA以外の端子をグループDBとする。

0154

試験ボード2には同時に2個のマイクロプロセッサ31を搭載するためのソケットが設けられており、それぞれのソケットに装着されたマイクロプロセッサ31はそれぞれM1、M2との呼称で区別される。試験ボード2には、1:2の切替能力を有するリレー47、48が計188個と、2:1の切替能力を有するリレー49が44個設置され、マイクロプロセッサ31はこれを介して2台のロジックLSIテスタ12のテストピンと接続されている。

0155

SCAN回路による構造試験における接続の状態が図6に示されている。この試験では、各ロジックLSIテスタ12が同時にそれぞれ1つのマイクロプロセッサ31を試験する。

0156

また、188端子全てを使用する機能試験を行う場合には、各ロジックLSIテスタ12を協調動作させて、一度にM1とM2のどちらか一方を試験する。

0157

M1の機能試験を行う場合の接続状態が図7に示されている。また、M2を試験する場合の接続状態が図8に示されている。各ロジックLSIテスタ12を協調動作させて1つのマイクロプロセッサを試験するための機構及び制御方法は特願平10−362617号の明細書に記載されている方法による。

0158

本発明の他の実施の形態について説明する。本実施形態の基本的構成は上記の通りである。ただし、本実施形態では、さらに同時測定機能を有する半導体集積回路試験装置11を加え、さらに試験の柔軟性を高めている。この装置の構成が図9に示されている。同図において、半導体集積回路3の一部の端子は、同時測定機能を有する半導体集積回路試験装置11のテストピンと1対1で直接接続されており、これらの端子については常に同時測定機能を有する半導体集積回路試験装置11により制御される。

0159

このように、本形態では、さらに、半導体集積回路3の一部の端子について接続経路長を制限しなければならない場合などにおいて、試験ボード上のすべての半導体集積回路3を同時に測定する機能を有する半導体集積回路試験装置11の近傍に配置し、接続経路長を制限しなければならない端子に対しては、同時測定機能を有する半導体集積回路試験装置11から供給する。こうすることで、同時測定機能を有する半導体集積回路試験装置11の限られた能力を超えて試験を行うことができるという効果が得られる。

0160

上記各形態では、各半導体集積回路試験装置10と試験対象である半導体集積回路3との接続の切替えを行うために、リレーを用いているが、その代わりにアナログマルチプレクサ回路アナログスイッチ回路を用いることもできる。なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

発明の効果

0161

以上説明したように本発明によれば、同時測定機能を持たない複数の半導体集積回路試験装置と試験対象である半導体集積回路とをスイッチを介して接続するという基本構成に基づき、同時測定機能を持たない半導体集積回路試験装置による同時測定試験を実現することができるという効果がある。

図面の簡単な説明

0162

図1本発明の実施の形態における半導体集積回路試験装置を示すブロック図である。
図2本発明の実施の形態において、N台の半導体集積回路試験装置でN個の半導体集積回路を同時に試験する場合のスイッチの状態を示す接続図である。
図3本発明の実施の形態において、N台の半導体集積回路試験装置で1つの半導体集積回路を試験する場合の、特に1番目の半導体集積回路を試験する場合のスイッチの状態を示す接続図である。
図4本発明の実施の形態において、N台の半導体集積回路試験装置で1つの半導体集積回路を試験する場合の、特に2番目の半導体集積回路を試験する場合のスイッチの状態を示す接続図である。
図5本発明の第1の実施例における半導体集積回路試験装置を示すブロック図である。
図6本発明の第1の実施例において、2台の半導体集積回路試験装置で2個の半導体集積回路を同時に試験する場合のスイッチの状態を示す接続図である。
図7本発明の第1の実施例において、2台の半導体集積回路試験装置で1つの半導体集積回路を試験する場合の、特に1番目の半導体集積回路を試験する場合のスイッチの状態を示す接続図である。
図8本発明の第1の実施例において、2台の半導体集積回路試験装置で1つの半導体集積回路を試験する場合の、特に2番目の半導体集積回路を試験する場合のスイッチの状態を示す接続図である。
図9本発明の他の実施例における半導体集積回路試験装置を示すブロック図である。
図10従来の半導体集積回路試験装置による試験の様子を示す概念図である。
図11従来の半導体集積回路試験装置により、少ない半導体集積回路の端子を使って行う試験モードにおける試験の様子を示す概念図である。
図12同時測定機能を備えた半導体集積回路試験装置を用い、少ない半導体集積回路の端子を使って行う試験モードにおいて、複数の半導体集積回路を同時に試験する様子を示す概念図である。
図13十分なテストピン数を備え、かつ同時測定機能を備えた半導体集積回路試験装置を用い、多くの半導体集積回路の端子を使って行う試験モードにおいて、複数の半導体集積回路を同時に試験する様子を示す概念図である。
図14十分なテストピン数を備え、かつ同時測定機能を備えた半導体集積回路試験装置を用い、少ない半導体集積回路の端子を使って行う試験モードにおいて、複数の半導体集積回路を同時に試験する様子を示す概念図である。
図15(a)は特願平10−362617号の明細書に記載されている試験装置の構成を示すブロック図、(b)はマスタ装置のテストベクタとスレーブ装置のテストベクタとの位相の関係を示す図である。
図16図15の試験装置の第1の具体例における制御の手順を示すフローチャートである。
図17図15の試験装置の第1の具体例の構成における接続関係を示す図である。
図18図15の試験装置の第1の具体例における各装置のタイミング関係を示す図である。
図19図15の試験装置の第1の具体例における正常時の制御状態を時間経過にしたがって説明するための図である。
図20図15の試験装置の第1の具体例における異常時の制御状態を時間経過にしたがって説明するための図である。
図21図17の具体的な例を示す図である。
図22図15の試験装置の第1の具体例における制御プログラムの一例を示す図である。
図23図22の制御プログラムの処理経過を時間順に示す図である。
図24図15の試験装置の第1の具体例におけるTdを加味した各装置のタイミング関係を示す図である。
図25図15の試験装置の第2の具体例における試験装置の構成を示す図である。
図26図15の試験装置の第2の具体例における各装置のタイミング関係を示す図である。
図27図15の試験装置の第3の具体例における制御の手順を示すフローチャートである。
図28図15の試験装置の第3の具体例における制御プログラムの1つを示す図である。
図29図28の制御プログラムの処理経過を時間順に示す図である。

--

0163

10同時測定機能を持たない半導体集積回路試験装置
11 同時測定機能を備えた半導体集積回路試験装置
12ロジックLSIテスタ
2試験ボード
3試験対象となる半導体集積回路
31マイクロプロセッサ
4,41〜43 スイッチ
47,48 1:2の切替能力を備えたリレー
49 2:1の切替能力を備えたリレー
51端子グループDA
52 端子グループDB
53 端子グループDC
61テストピングループPA
62 テストピングループPB
63 テストピングループPC

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